JP2544746B2 - パルス幅変調波発生回路 - Google Patents
パルス幅変調波発生回路Info
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- JP2544746B2 JP2544746B2 JP62260708A JP26070887A JP2544746B2 JP 2544746 B2 JP2544746 B2 JP 2544746B2 JP 62260708 A JP62260708 A JP 62260708A JP 26070887 A JP26070887 A JP 26070887A JP 2544746 B2 JP2544746 B2 JP 2544746B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，パルス幅変調波発生回路，特に，例えばパ
ルス幅変調による電圧制御によってモータを制御するた
めに，基準三角波電圧と被変調入力電圧を比較してパル
ス幅変調された出力を得るパルス幅変調波発生回路に関
する。
ルス幅変調による電圧制御によってモータを制御するた
めに，基準三角波電圧と被変調入力電圧を比較してパル
ス幅変調された出力を得るパルス幅変調波発生回路に関
する。
従来，双極性のパルス幅変調波を得る回路として，例
えば第６図に示すものがある。演算増幅器20の非反転入
力端子と演算増幅器21の反転入力端子とに被変調入力電
圧Vinが加えられ，演算増幅器20の反転入力端子と演算
増幅器21の非反転入力端子とに基準三角波電圧γが加え
られる。被変調入力電圧Vinと基準三角波電圧γとが第
７図（Ａ）に示すような関係で変化したとすると，演算
増幅器20および21の出力Vop1およびVop2は，それぞれ第
７図（Ｂ），（Ｃ）に示すような波形となり,2つ併せて
双極性のパルス幅変調波とすることができる。
えば第６図に示すものがある。演算増幅器20の非反転入
力端子と演算増幅器21の反転入力端子とに被変調入力電
圧Vinが加えられ，演算増幅器20の反転入力端子と演算
増幅器21の非反転入力端子とに基準三角波電圧γが加え
られる。被変調入力電圧Vinと基準三角波電圧γとが第
７図（Ａ）に示すような関係で変化したとすると，演算
増幅器20および21の出力Vop1およびVop2は，それぞれ第
７図（Ｂ），（Ｃ）に示すような波形となり,2つ併せて
双極性のパルス幅変調波とすることができる。
パルス幅変調による電圧制御によりモーターを制御し
たりすることが広く行われているが，用途が拡大するに
つれて，制御回路の簡便さと制御性能の向上が強く要求
されるようになってきた。
たりすることが広く行われているが，用途が拡大するに
つれて，制御回路の簡便さと制御性能の向上が強く要求
されるようになってきた。
しかるに，前記従来の回路では，演算増幅器20および
21からの出力電流を制御することができない。このた
め，モーター等の負荷に対して，所定（定格）の値以上
の電流が流れないように制限することが難かしいという
問題があった。
21からの出力電流を制御することができない。このた
め，モーター等の負荷に対して，所定（定格）の値以上
の電流が流れないように制限することが難かしいという
問題があった。
本発明は，上記の欠点を解決することを目的としてお
り，簡単な構成によって，出力電流を制限できるように
したパルス幅変調波発生回路を提供することを目的とし
ている。
り，簡単な構成によって，出力電流を制限できるように
したパルス幅変調波発生回路を提供することを目的とし
ている。
本発明は，上記目的を達成するために，基準三角波と
被変調入力との比較を行う演算増幅器と接地電位との間
に挿入された抵抗素子と，前記抵抗素子を流れる前記演
算増幅器の出力電流が所定の値以上であることを検出す
る手段と，前記演算増幅器への前記被変調入力を制限す
る手段とを備えるようにして，前記出力電流の値が前記
所定の値以上である時に，前記演算増幅器への前記被変
調入力を制限することによって，前記出力電流を制限す
るようにしたことを特徴としている。
被変調入力との比較を行う演算増幅器と接地電位との間
に挿入された抵抗素子と，前記抵抗素子を流れる前記演
算増幅器の出力電流が所定の値以上であることを検出す
る手段と，前記演算増幅器への前記被変調入力を制限す
る手段とを備えるようにして，前記出力電流の値が前記
所定の値以上である時に，前記演算増幅器への前記被変
調入力を制限することによって，前記出力電流を制限す
るようにしたことを特徴としている。
第１図は本発明に係るパルス幅変調波発生回路の一実
施例の構成を示し，第２図および第３図は第１図図示実
施例の動作波形を示している。
施例の構成を示し，第２図および第３図は第１図図示実
施例の動作波形を示している。
第１図において,1ないし４は比較器としての演算増幅
器,5および６はダイオード,7ないし11は抵抗素子,12は
容量素子,13は負荷である。
器,5および６はダイオード,7ないし11は抵抗素子,12は
容量素子,13は負荷である。
また,Vinは被変調入力電圧，＋Vcc1および＋Vcc2は正
の電源（＋Vcc1≧＋Vcc2）,GNDは基準電位としての接地
電位（電源），αは電源電位＋Vcc2と電位＋1/2Vcc2と
の間で変化する基準三角波（電圧），βは電源電位GND
と電位＋1/2Vcc2との間で変化するαと同相の基準三角
波（電圧）,Vrefは出力電流i1,i2を制限するための参照
電位である。
の電源（＋Vcc1≧＋Vcc2）,GNDは基準電位としての接地
電位（電源），αは電源電位＋Vcc2と電位＋1/2Vcc2と
の間で変化する基準三角波（電圧），βは電源電位GND
と電位＋1/2Vcc2との間で変化するαと同相の基準三角
波（電圧）,Vrefは出力電流i1,i2を制限するための参照
電位である。
演算増幅器３は，例えばモーター等のインダクタンス
成分を含む負荷の駆動に適した電流相似形であり，電源
＋Vcc1とGNDとの間で動作し,Vin＞＋1/2Vcc2の場合にお
いて（第３図（Ａ））,Vin＞αの時その出力をハイレベ
ル（＋Vcc1）とし,Vin＜αの時その出力をロウレベル
（GND）とする（第３図（Ｂ））。出力がハイレベルの
時，出力電流i1は，＋Vcc1→演算増幅器３→負荷13→演
算増幅器４→抵抗10→GNDの順に流れる。出力電流i1に
よる抵抗10での電圧降下によって生ずる電位VAは，演算
増幅器１において参照電圧Vrefと比較される。即ち，抵
抗10は，演算増幅器３の出力電流を検出（監視）するた
めの手段であり，他方の演算増幅器４の接地電位（電
源）GND側に設けられる。
成分を含む負荷の駆動に適した電流相似形であり，電源
＋Vcc1とGNDとの間で動作し,Vin＞＋1/2Vcc2の場合にお
いて（第３図（Ａ））,Vin＞αの時その出力をハイレベ
ル（＋Vcc1）とし,Vin＜αの時その出力をロウレベル
（GND）とする（第３図（Ｂ））。出力がハイレベルの
時，出力電流i1は，＋Vcc1→演算増幅器３→負荷13→演
算増幅器４→抵抗10→GNDの順に流れる。出力電流i1に
よる抵抗10での電圧降下によって生ずる電位VAは，演算
増幅器１において参照電圧Vrefと比較される。即ち，抵
抗10は，演算増幅器３の出力電流を検出（監視）するた
めの手段であり，他方の演算増幅器４の接地電位（電
源）GND側に設けられる。
なお,Vin＞＋1/2Vcc2の場合，演算増幅器４の出力は
ロウレベルとなるようにされる。第３図（Ｃ））。
ロウレベルとなるようにされる。第３図（Ｃ））。
演算増幅器４は，例えば電流相似形であり，電源＋Vc
c1とGNDとの間で動作し,Vin＜＋1/2Vcc2の場合において
（第２図（Ａ））,Vin＜βの時その出力をハイレベル
（＋Vcc1）とし,Vin＞βの時その出力をロウレベル（GN
D）とする（第２図（Ｃ））。出力がハイレベルの時，
出力電流i2は，＋Vcc1→演算増幅器４→負荷13→演算増
幅器３→抵抗９→GNDの順に流れる。出力電流i2による
抵抗９での電圧降下によって生ずる電位VBは，演算増幅
器２において参照電圧Vrefと比較される。即ち，抵抗９
は，演算増幅器４の出力電流を検出（監視）するための
手段であり，他方の演算増幅器３の電源GND側に設けら
れる。
c1とGNDとの間で動作し,Vin＜＋1/2Vcc2の場合において
（第２図（Ａ））,Vin＜βの時その出力をハイレベル
（＋Vcc1）とし,Vin＞βの時その出力をロウレベル（GN
D）とする（第２図（Ｃ））。出力がハイレベルの時，
出力電流i2は，＋Vcc1→演算増幅器４→負荷13→演算増
幅器３→抵抗９→GNDの順に流れる。出力電流i2による
抵抗９での電圧降下によって生ずる電位VBは，演算増幅
器２において参照電圧Vrefと比較される。即ち，抵抗９
は，演算増幅器４の出力電流を検出（監視）するための
手段であり，他方の演算増幅器３の電源GND側に設けら
れる。
なお,Vin＜＋1/2Vcc2の場合，演算増幅器３の出力は
ロウレベルとなるようにされる（第２図（Ｂ））。
ロウレベルとなるようにされる（第２図（Ｂ））。
抵抗11および容量12は，雑音除去のための回路であ
り，電位VB側にも設けてもよい。
り，電位VB側にも設けてもよい。
制御側の演算増幅器１および２は電源＋Vcc2とGNDと
の間で動作する。演算増幅器１は,Vref＞VAの時その出
力をハイレベル（＋Vcc2）とし,Vref＞VAの時その出力
をロウレベル（GND）とする。一方，演算増幅器２は,Vr
ef＞VBの時その出力をロウレベル（GND）とし,Vref＞VB
の時その出力をハイレベル（＋Vcc2）とする。
の間で動作する。演算増幅器１は,Vref＞VAの時その出
力をハイレベル（＋Vcc2）とし,Vref＞VAの時その出力
をロウレベル（GND）とする。一方，演算増幅器２は,Vr
ef＞VBの時その出力をロウレベル（GND）とし,Vref＞VB
の時その出力をハイレベル（＋Vcc2）とする。
ダイオード５および６は,Vref＞VAまたはVref＞VBの
時に夫々逆にバイアスされ，演算増幅器１および２を演
算増幅器３および４から切り離す。
時に夫々逆にバイアスされ，演算増幅器１および２を演
算増幅器３および４から切り離す。
これによって，出力電流が電位Vrefによって定まる所
定の値以上であることが検出され，出力段の演算増幅器
３および４への被変調入力が制限される。即ち，出力電
流が制限される。
定の値以上であることが検出され，出力段の演算増幅器
３および４への被変調入力が制限される。即ち，出力電
流が制限される。
（１）＋Vcc2＞Vin＞＋1/2Vcc2の時 被変調入力電圧Vinが基準三角波αより大きい期間だ
け，演算増幅器３の出力がハイレベルとなり，出力電流
i1が流れる。これにより抵抗10において発生した電位VA
は，遂次，参照電位Vrefと比較される。
け，演算増幅器３の出力がハイレベルとなり，出力電流
i1が流れる。これにより抵抗10において発生した電位VA
は，遂次，参照電位Vrefと比較される。
今,Vref＞VAであったとすると，演算増幅器１の出力
はハイレベル（＋Vcc2）であるからダイオード５は逆に
バイアスされる。従って，演算増幅器３は演算増幅器１
の影響は受けない。
はハイレベル（＋Vcc2）であるからダイオード５は逆に
バイアスされる。従って，演算増幅器３は演算増幅器１
の影響は受けない。
この時，演算増幅器３の入力インピーダンスは抵抗７
に比べて大きいから，被変調入力電圧Vinは略そのまま
の値で演算増幅器３に入力される。これにより，第３図
（Ｄ）に示す如く，パルス幅変調された信号が負荷13に
印加される。負荷13がモーターであれば，前記信号の印
加により，所定の方向に回転する。
に比べて大きいから，被変調入力電圧Vinは略そのまま
の値で演算増幅器３に入力される。これにより，第３図
（Ｄ）に示す如く，パルス幅変調された信号が負荷13に
印加される。負荷13がモーターであれば，前記信号の印
加により，所定の方向に回転する。
一方Vref＜VAであったとすると，演算増幅器１の出力
はロウレベル（GND）であるからダイオード５は順バイ
アスされる。従って，演算増幅器３の出力はロウレベル
（GND）とされる。
はロウレベル（GND）であるからダイオード５は順バイ
アスされる。従って，演算増幅器３の出力はロウレベル
（GND）とされる。
この時，出力電流i1に着目すると，次のようになる。
即ち，ダイオード５の順にバイアスによって，被変調
入力電圧Vinについてみると，演算増幅器３への経路の
他に，抵抗７→ダイオード５→演算増幅器１→GNDとい
う経路が形成される。この場合，抵抗７とダイオード５
の接続点の電位は，これらと演算増幅器１の出力インピ
ーダンスとによって決定され，被変調入力電圧Vinより
小さくなる。また，演算増幅器３への入力電流は、前記
２つの経路のインピーダンスの比によって２つに分配さ
れるので，小さくされる。従って，出力電流i1の増加に
より電位VAが上昇し所定の電位Vrefより大きくなると，
演算増幅器３の非反転入力端子への入力電圧および入力
電流は共に小さくなることにより，出力電流i1も小さく
され，電位Vrefに相当する値で制限（リミット）され
る。なお，上記のように非反転端子への入力電圧が極め
て小さくなった時は，演算増幅器３の出力が,Vin＞αに
も拘らず，反転する（ロウレベルとなる）ことはいうま
でもない。
入力電圧Vinについてみると，演算増幅器３への経路の
他に，抵抗７→ダイオード５→演算増幅器１→GNDとい
う経路が形成される。この場合，抵抗７とダイオード５
の接続点の電位は，これらと演算増幅器１の出力インピ
ーダンスとによって決定され，被変調入力電圧Vinより
小さくなる。また，演算増幅器３への入力電流は、前記
２つの経路のインピーダンスの比によって２つに分配さ
れるので，小さくされる。従って，出力電流i1の増加に
より電位VAが上昇し所定の電位Vrefより大きくなると，
演算増幅器３の非反転入力端子への入力電圧および入力
電流は共に小さくなることにより，出力電流i1も小さく
され，電位Vrefに相当する値で制限（リミット）され
る。なお，上記のように非反転端子への入力電圧が極め
て小さくなった時は，演算増幅器３の出力が,Vin＞αに
も拘らず，反転する（ロウレベルとなる）ことはいうま
でもない。
（２）＋1/2Vcc2＞Vin＞＋GNDの時 被変調入力電圧Vinが基準三角波βより小さい期間だ
け，演算増幅器４の出力がハイレベルとなり，出力電流
i2が流れる。これにより抵抗９において発生した電位VB
は，遂次，参照電位Vrefと比較される。
け，演算増幅器４の出力がハイレベルとなり，出力電流
i2が流れる。これにより抵抗９において発生した電位VB
は，遂次，参照電位Vrefと比較される。
今,Vref＞VBであったとすると，演算増幅器２の出力
はロウレベル（GND）であるからダイオード６は逆バイ
アスされる。従って，演算増幅器４は演算増幅器２の影
響は受けない。
はロウレベル（GND）であるからダイオード６は逆バイ
アスされる。従って，演算増幅器４は演算増幅器２の影
響は受けない。
この時，演算増幅器４の入力インピーダンスは抵抗８
に比べて大きいから，被変調入力電圧Vinは略そのまま
の値で演算増幅器４に入力される。これにより，第２図
（Ｄ）に示す如く，パルス幅変調された信号が負荷13に
印加される。出力電流i1により負荷に発生する電圧を正
の電圧とすれば，出力電流i2による電圧は負の電圧と言
うことができる。
に比べて大きいから，被変調入力電圧Vinは略そのまま
の値で演算増幅器４に入力される。これにより，第２図
（Ｄ）に示す如く，パルス幅変調された信号が負荷13に
印加される。出力電流i1により負荷に発生する電圧を正
の電圧とすれば，出力電流i2による電圧は負の電圧と言
うことができる。
負荷13がモーターであれば，前記信号の印加により，
前記所定の方向とは逆方向に回転する。
前記所定の方向とは逆方向に回転する。
一方,Vref＜VBであったとすると，演算増幅器２の出
力はハイレベル（＋Vcc2）であるからダイオード６は順
にバイアスされる。従って，演算増幅器４の出力はロウ
レベル（GND）とされる。
力はハイレベル（＋Vcc2）であるからダイオード６は順
にバイアスされる。従って，演算増幅器４の出力はロウ
レベル（GND）とされる。
この時，出力電流i2に着目すると，次のようになる。
即ち，ダイオード６の順にバイアスによって，被変調
入力電圧Vinについて，＋Vcc2→演算増幅器２→ダイオ
ード６→抵抗８→Vinという経路が形成される。この場
合，演算増幅器４への入力電圧は大きくされ，入力電流
は小さくされる。入力電流が小さくなることにより電流
i2も小さくされ，電位Vrefに相当する値で制限（リミッ
ト）される。なお，このように反転端子への入力電圧が
極めて大きくなった時は，演算増幅器４の出力が,Vin＞
βにも拘らず，反転する（ロウレベルとなる）ことはい
うまでもない。
入力電圧Vinについて，＋Vcc2→演算増幅器２→ダイオ
ード６→抵抗８→Vinという経路が形成される。この場
合，演算増幅器４への入力電圧は大きくされ，入力電流
は小さくされる。入力電流が小さくなることにより電流
i2も小さくされ，電位Vrefに相当する値で制限（リミッ
ト）される。なお，このように反転端子への入力電圧が
極めて大きくなった時は，演算増幅器４の出力が,Vin＞
βにも拘らず，反転する（ロウレベルとなる）ことはい
うまでもない。
以上により，本発明によれば，参照電位Vrefを適当な
値に設定することにより，出力電流を制限することがで
きる。
値に設定することにより，出力電流を制限することがで
きる。
また，演算増幅器とダイオード（および抵抗）とのみ
で出力電流を制限したパルス幅変調波が得られ，回路構
成が簡単かつ安価になる。
で出力電流を制限したパルス幅変調波が得られ，回路構
成が簡単かつ安価になる。
さらに，パルス幅変調であるので，低損失である。
第４図は本発明の他の実施例を示す図である。
第４図において,14ないし17はダイオード,18および19
は抵抗素子である。
は抵抗素子である。
この実施例は，＋Vcc2＞＋Vcc1の場合の回路構成を示
す。即ち，演算増幅器１および２の出力振幅が，演算増
幅器３および４の動作（バイアス）範囲より広いので，
前記出力振幅を前記動作範囲内とするために，保護回路
が付加されている。演算増幅器３に対して，その電源＋
Vcc1とGND（側の抵抗９）との間に，ダイオード14と15
および抵抗18による保護回路が設けられている。これに
より，演算増幅器３の非反転入力端子への入力は，＋Vc
c1＋VF（ダイオードの順方向電圧降下）からVFまでの範
囲に制限される。演算増幅器４についても同様である。
す。即ち，演算増幅器１および２の出力振幅が，演算増
幅器３および４の動作（バイアス）範囲より広いので，
前記出力振幅を前記動作範囲内とするために，保護回路
が付加されている。演算増幅器３に対して，その電源＋
Vcc1とGND（側の抵抗９）との間に，ダイオード14と15
および抵抗18による保護回路が設けられている。これに
より，演算増幅器３の非反転入力端子への入力は，＋Vc
c1＋VF（ダイオードの順方向電圧降下）からVFまでの範
囲に制限される。演算増幅器４についても同様である。
なお，この場合，基準三角波αは＋Vcc1＞α＞＋1/2V
cc1の範囲とされ，基準三角波βは＋1/2Vcc1＞β＞GND
の範囲とされる。
cc1の範囲とされ，基準三角波βは＋1/2Vcc1＞β＞GND
の範囲とされる。
このように，本実施例によれば，制御側の演算増幅器
１および２の電源電位と，出力段の演算増幅器３および
４の電源電位とを等しくする必要が無い。
１および２の電源電位と，出力段の演算増幅器３および
４の電源電位とを等しくする必要が無い。
従って，第１図図示の実施例（＋Vcc1≧＋Vcc2）と併
せて考えると，本発明によれば，前記２つの電源電位の
間の関係を精密に調整する必要はないので，電源回路の
構成を簡素化することができる。
せて考えると，本発明によれば，前記２つの電源電位の
間の関係を精密に調整する必要はないので，電源回路の
構成を簡素化することができる。
第５図は本発明のさらに他の実施例を示す図である。
第５図において,20は抵抗素子であり，第１図の抵抗
９および10に相当するものである。即ち，この実施例
は，演算増幅器３および４の出力電流の検出を，共通
に，一つの検出手段によって行う例である。
９および10に相当するものである。即ち，この実施例
は，演算増幅器３および４の出力電流の検出を，共通
に，一つの検出手段によって行う例である。
第１図の例において，負荷13に対して第３図（Ｄ）の
如き正電圧が印加される時，演算増幅器３によって出力
が制御され，出力電流は抵抗10に流れる。一方，負荷13
に対して第２図（Ｄ）の如き負電圧が印加される時，演
算増幅器４によって出力が制御され，出力電流は抵抗９
に流れる。即ち，演算増幅器３および４の制御は，時間
的に独立である。従って，出力電流の検出を共通に行う
ことができる。
如き正電圧が印加される時，演算増幅器３によって出力
が制御され，出力電流は抵抗10に流れる。一方，負荷13
に対して第２図（Ｄ）の如き負電圧が印加される時，演
算増幅器４によって出力が制御され，出力電流は抵抗９
に流れる。即ち，演算増幅器３および４の制御は，時間
的に独立である。従って，出力電流の検出を共通に行う
ことができる。
これにより，一つの電流検出抵抗を設け，かつ，電源
GNDを共通にできる。つまり，出力段の２つの演算増幅
器３および４の電源，特に接地電位を共通にできるの
で，デュアル演算増幅器を用いることができる。
GNDを共通にできる。つまり，出力段の２つの演算増幅
器３および４の電源，特に接地電位を共通にできるの
で，デュアル演算増幅器を用いることができる。
以上説明した如く，本発明によれば，インダクタンス
成分を持つ負荷を駆動するためにパルス幅変調波を発生
する場合において，簡易な回路構成により，前記負荷に
流れる電流を所定の値以下に制限することができる。
成分を持つ負荷を駆動するためにパルス幅変調波を発生
する場合において，簡易な回路構成により，前記負荷に
流れる電流を所定の値以下に制限することができる。
【図面の簡単な説明】 第１図は本発明の一実施例構成図，第２図および第３図
は動作波形図，第４図はその他の実施例構成図，第５図
はさらにその他の実施例構成図，第６図は従来のパルス
幅変調波発生回路図，第７図は従来の動作波形図を示
す。 図中,1ないし４は演算増幅器,5,6および14ないし17はダ
イオード,7ないし11および20は抵抗素子,12は容量素子
を表す。
は動作波形図，第４図はその他の実施例構成図，第５図
はさらにその他の実施例構成図，第６図は従来のパルス
幅変調波発生回路図，第７図は従来の動作波形図を示
す。 図中,1ないし４は演算増幅器,5,6および14ないし17はダ
イオード,7ないし11および20は抵抗素子,12は容量素子
を表す。
Claims (1)
- 【請求項１】基準三角波と被変調入力とを比較してパル
ス幅変調された出力を得るパルス幅変調波発生回路にお
いて， 前記比較を行うための演算増幅器と， 前記演算増幅器と接地電位との間に挿入された抵抗素子
と， 前記抵抗素子を流れる前記演算増幅器の出力電流が所定
の値以上であることを検出する手段と， 前記演算増幅器への前記被変調入力を制限する手段とを
備え， 前記出力電流の値が前記所定の値以上である時に，前記
演算増幅器への前記被変調入力を制限することによっ
て，前記出力電流を制限することができるようにしたこ
とを特徴とするパルス幅変調波発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260708A JP2544746B2 (ja) | 1987-10-15 | 1987-10-15 | パルス幅変調波発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260708A JP2544746B2 (ja) | 1987-10-15 | 1987-10-15 | パルス幅変調波発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103168A JPH01103168A (ja) | 1989-04-20 |
| JP2544746B2 true JP2544746B2 (ja) | 1996-10-16 |
Family
ID=17351664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260708A Expired - Lifetime JP2544746B2 (ja) | 1987-10-15 | 1987-10-15 | パルス幅変調波発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544746B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150054A (ja) | 1998-11-13 | 2000-05-30 | Yazaki Corp | ジョイントコネクタ |
| JP3530046B2 (ja) | 1998-11-13 | 2004-05-24 | 矢崎総業株式会社 | ジョイントコネクタ |
| JP2002042954A (ja) | 2000-07-24 | 2002-02-08 | Yazaki Corp | ジョイントコネクタ |
-
1987
- 1987-10-15 JP JP62260708A patent/JP2544746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01103168A (ja) | 1989-04-20 |
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