JPS6110306A - 電子回路 - Google Patents
電子回路Info
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- JPS6110306A JPS6110306A JP13008584A JP13008584A JPS6110306A JP S6110306 A JPS6110306 A JP S6110306A JP 13008584 A JP13008584 A JP 13008584A JP 13008584 A JP13008584 A JP 13008584A JP S6110306 A JPS6110306 A JP S6110306A
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- fet
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
- H03F3/45381—Long tailed pairs
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- H03—ELECTRONIC CIRCUITRY
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- H03F2203/45—Indexing scheme relating to differential amplifiers
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45212—Indexing scheme relating to differential amplifiers the differential amplifier being designed to have a reduced offset
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45622—Indexing scheme relating to differential amplifiers the IC comprising a voltage generating circuit
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- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＦＥＴ電界効果形トランジスタで構成された
差動回路のオフセットを軽減するために用いられる電子
回路に関する。
差動回路のオフセットを軽減するために用いられる電子
回路に関する。
従来ＦＥＴｔこよる差動回路の最も簡単な回路は第９図
に示すようであった。ここでＱ＝−Ｑｔにソースを共通
に接続した差動トランジスタ、Ｒ旧Ｒ８，は出力に電圧
を取り出す負荷抵抗、１１は電涛源である。Ｆ ＥＴ
Ｑ＋ −ＱｔのゲートにＤＣバイアスを与えるため、の
手段として電源ＶＤＤ とアース七の間に分割した抵
抗Ｒ，，Ｒ，とその接続点からアイソレージ目ン抵抗Ｒ
１Ｉ、、ＲＢ、を用いて各ＦＥＴのゲートに電圧を加え
ることが考えられている。差動入力としては％ＦＥＴの
ゲート端子から外に出されたＩｎ、、Ｉ−が使われる。
に示すようであった。ここでＱ＝−Ｑｔにソースを共通
に接続した差動トランジスタ、Ｒ旧Ｒ８，は出力に電圧
を取り出す負荷抵抗、１１は電涛源である。Ｆ ＥＴ
Ｑ＋ −ＱｔのゲートにＤＣバイアスを与えるため、の
手段として電源ＶＤＤ とアース七の間に分割した抵
抗Ｒ，，Ｒ，とその接続点からアイソレージ目ン抵抗Ｒ
１Ｉ、、ＲＢ、を用いて各ＦＥＴのゲートに電圧を加え
ることが考えられている。差動入力としては％ＦＥＴの
ゲート端子から外に出されたＩｎ、、Ｉ−が使われる。
ここで、Ｉｎｌ、Ｉｎ、ｉコ伺も入力されない時に、Ｆ
ＥＴＱＩＱ、及び抵抗ＦＬＬ、 、ＲＩＬ、の特性がそ
れぞれ等しければ出力Ｏｐ１ｔｏｐｍとの間に何の電圧
差も現れない。しかしながら現在の集積回路技術では抵
抗ＦＥＴ、ともに必ずばらつきが生じる。特にＦＥＴは
互いの特性差が大きいことが実験的に確かめられている
。通常差動ＦＥＴはソースを共通域にして第１０図のご
とく作られる。このようにすると最もコンパクトに素子
が形成できるからである。
ＥＴＱＩＱ、及び抵抗ＦＬＬ、 、ＲＩＬ、の特性がそ
れぞれ等しければ出力Ｏｐ１ｔｏｐｍとの間に何の電圧
差も現れない。しかしながら現在の集積回路技術では抵
抗ＦＥＴ、ともに必ずばらつきが生じる。特にＦＥＴは
互いの特性差が大きいことが実験的に確かめられている
。通常差動ＦＥＴはソースを共通域にして第１０図のご
とく作られる。このようにすると最もコンパクトに素子
が形成できるからである。
しかしながらゲートをソースドレイン間の真中に設計し
たとしてもかならずマスクずれが生じ、ゲートかどちら
かに寄ってしまう。このためゲートソース電圧対ドレイ
ン電流特性が第１１図に示すように互いに一致しなくな
り、ドレイン電流が零となるゲートソース電圧（しきい
値電圧、 ｖ ｔｈ）が数十ｍＶ程度違ってしまう。こ
のため両ＦＥＴのゲートソース電圧がｖａｓｌｔｒｃな
るようＩこ１１の電流を流したとすると第１１図から明
らかなようにＱ、にはＩＤ、のドレイン電流が、Ｑ、に
はより！のドレイン電流が流れ、例えＲＬ、 、ＲＬ、
の値が一致（ＲＬ□−ＲＬ、 −ＲＬ） シていたとし
てもＯｐ、。
たとしてもかならずマスクずれが生じ、ゲートかどちら
かに寄ってしまう。このためゲートソース電圧対ドレイ
ン電流特性が第１１図に示すように互いに一致しなくな
り、ドレイン電流が零となるゲートソース電圧（しきい
値電圧、 ｖ ｔｈ）が数十ｍＶ程度違ってしまう。こ
のため両ＦＥＴのゲートソース電圧がｖａｓｌｔｒｃな
るようＩこ１１の電流を流したとすると第１１図から明
らかなようにＱ、にはＩＤ、のドレイン電流が、Ｑ、に
はより！のドレイン電流が流れ、例えＲＬ、 、ＲＬ、
の値が一致（ＲＬ□−ＲＬ、 −ＲＬ） シていたとし
てもＯｐ、。
Ｏｐ！にはＲ，Ｌ（ＩＤ、 −ＩＤ、 ） の電圧差
が生じてしまう。これは通常出力オフセット電圧と呼ば
れるものである。以上の問題はバイポーラ集積回路でも
生じるが第１１図で△Ｖに値する電圧に通常１〜３ｍＶ
程度と非常に小さいために差動ＦＥＴ回路はどの出力オ
フセット電圧に生じない。
が生じてしまう。これは通常出力オフセット電圧と呼ば
れるものである。以上の問題はバイポーラ集積回路でも
生じるが第１１図で△Ｖに値する電圧に通常１〜３ｍＶ
程度と非常に小さいために差動ＦＥＴ回路はどの出力オ
フセット電圧に生じない。
ところで例えば差動回路を用いたアナログディジタル変
換器等に上記のオフセクト電圧に重大な問題となる。そ
れは上記のオフセット電圧が生じるとそれ以下の分離能
は得られなくなるからである。
換器等に上記のオフセクト電圧に重大な問題となる。そ
れは上記のオフセット電圧が生じるとそれ以下の分離能
は得られなくなるからである。
この発明の目的は上記の点に鑑みてなされたもので、オ
フセクト電圧の軽減を目的とした電子回路を提供すると
きである。
フセクト電圧の軽減を目的とした電子回路を提供すると
きである。
この発明はオフセットを生じる差動１’ＥＴのゲート電
圧にあらかじめ差電圧を与える手段をほどこすことによ
って結果として出力オフセット電圧の軽減を行うように
したものである。
圧にあらかじめ差電圧を与える手段をほどこすことによ
って結果として出力オフセット電圧の軽減を行うように
したものである。
第１図は本発明の実施例を表わした図である。
第９図と同じものは同一の記号をっけである。この図で
Ｑ、、Ｑ、はバイアス用のＦＥＴである。ここでＱ、と
Ｑ４はＱｌとＱ、と同じ様に背中合わせにしてひとつの
マスクによりＱｓ 、Ｑｓ ト同Ｒに作製されるが、
今度はドレインを共通Ｉこしてソースが別々ｆこ取り出
される。この時２組のＦＥＴはソース領域がほぼ平衡Ｉ
こなるように互いに並設されＱ、はＱ、と同じ側にｓ
Ｑ４はＱ、と同じ側にする。この様子を第２図に示した
。
Ｑ、、Ｑ、はバイアス用のＦＥＴである。ここでＱ、と
Ｑ４はＱｌとＱ、と同じ様に背中合わせにしてひとつの
マスクによりＱｓ 、Ｑｓ ト同Ｒに作製されるが、
今度はドレインを共通Ｉこしてソースが別々ｆこ取り出
される。この時２組のＦＥＴはソース領域がほぼ平衡Ｉ
こなるように互いに並設されＱ、はＱ、と同じ側にｓ
Ｑ４はＱ、と同じ側にする。この様子を第２図に示した
。
例えば今、マスクずれによりＱ、、Ｑ４の方がＱ、、Ｑ
、よりも同じゲートソース電圧を加え−た場合にドレイ
ン電流が多く流れるとする。そこで電流ｉＩｏはＱ−、
Ｑ４ともに同じだから、ＱｓｐＱ、のゲートは共通バイ
アスのためにＱ４のソースＶｓ、はＱ、のソースＶｓ、
よりも高い電位となる（ＶＧｓ、（ＶＧｓ、 ）。
、よりも同じゲートソース電圧を加え−た場合にドレイ
ン電流が多く流れるとする。そこで電流ｉＩｏはＱ−、
Ｑ４ともに同じだから、ＱｓｐＱ、のゲートは共通バイ
アスのためにＱ４のソースＶｓ、はＱ、のソースＶｓ、
よりも高い電位となる（ＶＧｓ、（ＶＧｓ、 ）。
また、Ｑ、とＱ、を考えると、Ｑｌの方がＱ。
よりも電流が流れやすくなっている。しかしＱｌとＱ、
のゲート電圧を考えるとＱ、のゲート電圧はＱ、のゲー
ト電圧よりも高くバイアスされている。ＱｌとＱｌはソ
ース共通のためＶＧｓｌはＶＧｓＩよりも大きくなり、
結果としてＱｌとＱ、にはほぼ同じ電流が流れることに
なる。
のゲート電圧を考えるとＱ、のゲート電圧はＱ、のゲー
ト電圧よりも高くバイアスされている。ＱｌとＱｌはソ
ース共通のためＶＧｓｌはＶＧｓＩよりも大きくなり、
結果としてＱｌとＱ、にはほぼ同じ電流が流れることに
なる。
以上の様子を図で示すと第３図になる。
この図でＱ ａ ＃ Ｑ４１こ同じ電流エーウＳ流れ
るとそれぞれのゲートソース電圧はＶＧｓ、、ＶＧｓ、
となる。これらの差電圧△ＶＧ ８ （−ＶＣ５ｓ−Ｖ
ｃ Ｓ、 ）は第２図でＶｓ、とＶｓ、の差Ｖｓ、 −
Ｖｓｊｌコ等しい。
るとそれぞれのゲートソース電圧はＶＧｓ、、ＶＧｓ、
となる。これらの差電圧△ＶＧ ８ （−ＶＣ５ｓ−Ｖ
ｃ Ｓ、 ）は第２図でＶｓ、とＶｓ、の差Ｖｓ、 −
Ｖｓｊｌコ等しい。
この電圧差がそのままＱ、とＱ、のゲート電圧差として
加れるためＱ、、Ｑ、のゲートソース電圧はＶＧｓｌ、
ＶＧｓ、と図に示した様−どなる。このゲート常圧が与
えられた時、Ｑ、、Ｑ、の各ドレイン電流Ｉ、、Ｉ、は
ほぼ等しくできることになる。
加れるためＱ、、Ｑ、のゲートソース電圧はＶＧｓｌ、
ＶＧｓ、と図に示した様−どなる。このゲート常圧が与
えられた時、Ｑ、、Ｑ、の各ドレイン電流Ｉ、、Ｉ、は
ほぼ等しくできることになる。
もしＱ、、Ｑ、とＱ□、鍋の電流密度が等しくなるよう
に設計すればＩ、と工、は一致し、出力オフセットは零
にすることができる。
に設計すればＩ、と工、は一致し、出力オフセットは零
にすることができる。
第１図、第２図１こおける回路においてバイアス電流Ｉ
ｓはＱ−、ＱＩに等しい電流を流す必要がある。
ｓはＱ−、ＱＩに等しい電流を流す必要がある。
第４図はこの電流源を構成した場合の回路構成色を示し
ている。また第５図は第１０図、第２図と同様な第４図
の平面略図である。
ている。また第５図は第１０図、第２図と同様な第４図
の平面略図である。
Ｑ、とＱ、及びＱ、とＱ、がそれぞれ同じ側になるよう
に配置されている。このため例えばＱｉｅＱ、側かＱ＝
、Ｑｔ側よりも同じゲートソース電圧で多いドレイ
ン電流が流れるとする。しかしＱ。
に配置されている。このため例えばＱｉｅＱ、側かＱ＝
、Ｑｔ側よりも同じゲートソース電圧で多いドレイ
ン電流が流れるとする。しかしＱ。
とＱ、、Ｑ、とＱ、のドレインがそれぞれ接続されてい
るため、合計される電流は結果として等しくすることが
で青る。
るため、合計される電流は結果として等しくすることが
で青る。
第６図は本発明の応用例の１つである。
本回路はマスタースレーブ形のＴフリップフロラプ回路
であり周波数を１／２１こ分局する分周回路さして知ら
れている。ところで本回路は入力Ｉｎｌ、Ｉｎｌに入力
信号を加えない時に自走発振（ｆｒｅｅ ｒｕｎ）
と呼ばれる一種の発振現象を起こすことが知られている
。そのメカニズムを詳細することはやめるがこの発振周
波数付近で入力感度が最も良くなる。
であり周波数を１／２１こ分局する分周回路さして知ら
れている。ところで本回路は入力Ｉｎｌ、Ｉｎｌに入力
信号を加えない時に自走発振（ｆｒｅｅ ｒｕｎ）
と呼ばれる一種の発振現象を起こすことが知られている
。そのメカニズムを詳細することはやめるがこの発振周
波数付近で入力感度が最も良くなる。
そのため所望のバンドをこの自走発振周波数付近に設計
すれば非常に良い入力感度特性が得られることになる。
すれば非常に良い入力感度特性が得られることになる。
その様子を第７図に示した。本図で実線が入力感度曲線
でありこのラインよりも上の領域で正常に動作する。図
から明らかなように自走発振周波数付近が最も入力感度
が高くなっている。ところがＱＩＩＩＩＱＩＩ及びＱＩ
ｔ ｒ Ｑ ｔｓの差動ＦＥＴの特性がそろグて・いな
い場合にはＱＩ６とＱＩを及びＱ ｓｔとＱｌｊのドレ
イン電流はそぞれぞ違った値となってしまう。
でありこのラインよりも上の領域で正常に動作する。図
から明らかなように自走発振周波数付近が最も入力感度
が高くなっている。ところがＱＩＩＩＩＱＩＩ及びＱＩ
ｔ ｒ Ｑ ｔｓの差動ＦＥＴの特性がそろグて・いな
い場合にはＱＩ６とＱＩを及びＱ ｓｔとＱｌｊのドレ
イン電流はそぞれぞ違った値となってしまう。
このため負荷抵抗ＲＬ、。、ＲＬ、ｌ及びＲＬ□、ＦＬ
Ｌ、、には異った電圧が生じるため自走発振の条件が成
立しなくなるので自走発振に起こらず第７図の破線で示
すように入力感度が悪化してしまうことになる。
Ｌ、、には異った電圧が生じるため自走発振の条件が成
立しなくなるので自走発振に起こらず第７図の破線で示
すように入力感度が悪化してしまうことになる。
そこで本発明のバイアス回路をＩｎｋ、Ｉｎ、に接続し
、かつＱｌとＱ８．及びＱｏとＱ ｔｓをそれぞれ同じ
サイドに作るようにすればＱ １６とＱｏのドレイン電
流は等しくできるようζこなる（ Ｑｔｔ ＝ ＱＩ、
のドレイン電流も同様）。さらにＱ１４〜ＱｔｙとＱｌ
。
、かつＱｌとＱ８．及びＱｏとＱ ｔｓをそれぞれ同じ
サイドに作るようにすればＱ １６とＱｏのドレイン電
流は等しくできるようζこなる（ Ｑｔｔ ＝ ＱＩ、
のドレイン電流も同様）。さらにＱ１４〜ＱｔｙとＱｌ
。
Ｑｔａを図示すると第８図の様になる。
ここで、Ｑｔ。、Ｑｌｌ は本特許の構成をとるため
ドレイン電流に等しくできている。ＲＬ、。に流れる電
流はＱＩ４とＱｔｇのドレイン電流の和である。
ドレイン電流に等しくできている。ＲＬ、。に流れる電
流はＱＩ４とＱｔｇのドレイン電流の和である。
Ｑ ＋４とＱｌｌｌは互いにソースに対して逆サイドに
出来ているためどちらかのドレイン電流が多く流れれば
片方の少い電流となり、結局ＲＬｌｌｌｙＲＬ１１）こ
流れる電流は等しいことになり各抵抗の出力電圧は同一
とすることができる。さらにＱｌｊとＱｔａ及びＱｌ８
とＱｕは同じ側に作る（Ｑｌ、とＱｔａｒＱｎとゝＱ、
。も同様）ように考慮すればＱ ！！ ｔ Ｑ ｔｓの
ゲートソース電圧もマツチングが取れてより都合が良よ
ってＦＥＴ差動回路の出力オフセット電圧を軽減するこ
とができ、例えばアナログディジタル変換器においては
分解能の向上２周波数分周回路においては入力感度の向
上を図ることができ、その効果は非常に大きい。
出来ているためどちらかのドレイン電流が多く流れれば
片方の少い電流となり、結局ＲＬｌｌｌｙＲＬ１１）こ
流れる電流は等しいことになり各抵抗の出力電圧は同一
とすることができる。さらにＱｌｊとＱｔａ及びＱｌ８
とＱｕは同じ側に作る（Ｑｌ、とＱｔａｒＱｎとゝＱ、
。も同様）ように考慮すればＱ ！！ ｔ Ｑ ｔｓの
ゲートソース電圧もマツチングが取れてより都合が良よ
ってＦＥＴ差動回路の出力オフセット電圧を軽減するこ
とができ、例えばアナログディジタル変換器においては
分解能の向上２周波数分周回路においては入力感度の向
上を図ることができ、その効果は非常に大きい。
第１図は本発明のバイアス回路を含むＦＥＴ差動回路図
、第２図は第（図のＦＥＴのみを平面図に描いた回路図
、第３図は第２図のドレイン電流特性を表わした図、第
４図はＷＩ１図又は第２図の電流源を構成する時の回路
接続図、第５図は第４図を平面図で表わした図、第６図
は本発明を応用スル時のマスタースレーブ形Ｔフリップ
フロクプ回路図、第７図は第６図による分周回路の入力
感度を示した特性図、第８図は第６図のマスタ一部のみ
を一部平面図で表わした回路図、第９図、は従来のＦＥ
Ｔ差動回路図、第１０図は第９図のＦＥＴＱ、、Ｑ、・
・・差動Ｆ Ｆｉ Ｔ 、 Ｑｖ −ＱＩ・・・バイア
ス用ＦＥＴ、 Ｒ，、Ｒ，、ＲＢ、 、ＲＢ□、ＲＬｌ
、ＲＬＲ・・・抵抗。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第３図 第４図 第７図 自走□辣 第８図 第９図 第１０図 第１１図
、第２図は第（図のＦＥＴのみを平面図に描いた回路図
、第３図は第２図のドレイン電流特性を表わした図、第
４図はＷＩ１図又は第２図の電流源を構成する時の回路
接続図、第５図は第４図を平面図で表わした図、第６図
は本発明を応用スル時のマスタースレーブ形Ｔフリップ
フロクプ回路図、第７図は第６図による分周回路の入力
感度を示した特性図、第８図は第６図のマスタ一部のみ
を一部平面図で表わした回路図、第９図、は従来のＦＥ
Ｔ差動回路図、第１０図は第９図のＦＥＴＱ、、Ｑ、・
・・差動Ｆ Ｆｉ Ｔ 、 Ｑｖ −ＱＩ・・・バイア
ス用ＦＥＴ、 Ｒ，、Ｒ，、ＲＢ、 、ＲＢ□、ＲＬｌ
、ＲＬＲ・・・抵抗。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第３図 第４図 第７図 自走□辣 第８図 第９図 第１０図 第１１図
Claims (3)
- （１）差動回路を構成する第１および第２のＦＥＴと、
ゲートが共通接続されソースに互いに等しい電流を流す
定電流源がそれぞれ接続され該ソースより前記第１およ
び第２のＦＥＴのゲートにバイアス電流を供給する第３
および第４のＦＥＴとから成り、前記第１および第２の
ＦＥＴ並びに前記第３および第４のＦＥＴはそれぞれソ
ース領域を共通にしてその両側に配置形成されるととも
に前記２つのソース領域がほぼ平行するよう互いに並設
され、かつ前記第１のＦＥＴ（又は第２のＦＥＴ）がソ
ース領域に対して左側に配置されているとき、このＦＥ
Ｔにバイアス電流を供給する第３のＦＥＴ（又は第４の
ＦＥＴ）はソース領域に対して右側に配置されているこ
とを特徴とする電子回路。 - （２）電流源回路はソースを共通に接続してなる２組の
ＦＥＴにおいて、異なる側のＦＥＴのドレインを接続す
ることによって構成したことを特徴とする特許請求の範
囲第１項記載の電子回路。 - （３）差動ＦＥＴとバイアス回路ＦＥＴとが電流密度が
等しくなるように構成されたことを特徴とする特許請求
の範囲第１項記載の電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13008584A JPS6110306A (ja) | 1984-06-26 | 1984-06-26 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13008584A JPS6110306A (ja) | 1984-06-26 | 1984-06-26 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110306A true JPS6110306A (ja) | 1986-01-17 |
Family
ID=15025615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13008584A Pending JPS6110306A (ja) | 1984-06-26 | 1984-06-26 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473365A2 (en) * | 1990-08-31 | 1992-03-04 | Nec Corporation | Differential input circuit |
-
1984
- 1984-06-26 JP JP13008584A patent/JPS6110306A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473365A2 (en) * | 1990-08-31 | 1992-03-04 | Nec Corporation | Differential input circuit |
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