JPH0327606A - 電界効果トランジスタ増幅回路 - Google Patents
電界効果トランジスタ増幅回路Info
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- JPH0327606A JPH0327606A JP1161696A JP16169689A JPH0327606A JP H0327606 A JPH0327606 A JP H0327606A JP 1161696 A JP1161696 A JP 1161696A JP 16169689 A JP16169689 A JP 16169689A JP H0327606 A JPH0327606 A JP H0327606A
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- 230000005669 field effect Effects 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 230000003321 amplification Effects 0.000 abstract description 26
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 26
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 6
- 101150073536 FET3 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦＥＴ （電界効果トランジスタ）増幅回路に
関し、特にＩＣ化に適したバイアス回路を有するＦＥＴ
増幅回路に関する． 〔従来の技術］ 従来、この種のＦＥＴ増幅回路は、第３図に一例を示す
ように、増幅用トランジスタＦＥＴＩのゲートを入力端
子ＩＮとし、ドレインを出力端子ＯＵＴとし、ゲートに
はゲートバイアス抵抗Ｒ１を、ドレインには負荷抵抗Ｒ
２を接続している。
関し、特にＩＣ化に適したバイアス回路を有するＦＥＴ
増幅回路に関する． 〔従来の技術］ 従来、この種のＦＥＴ増幅回路は、第３図に一例を示す
ように、増幅用トランジスタＦＥＴＩのゲートを入力端
子ＩＮとし、ドレインを出力端子ＯＵＴとし、ゲートに
はゲートバイアス抵抗Ｒ１を、ドレインには負荷抵抗Ｒ
２を接続している。
また、ソースの直流電位を設定するために、抵抗Ｒ３を
ソースと接地との間に接続し、増幅用トランジスタＦＥ
ＴＩのソース・ドレイン間電流により抵抗Ｒ３の両端に
発生する直流電圧により直流電位を設定している．なお
、Ｃは高周波短絡用のキャパシタである． 〔発明が解決しようとする課題〕 上述した従来のＦＥＴ増幅回路は、増幅用トランジスタ
ＦＥＴＩのソース・ドレイン間電流を大きくした場合に
は、所定のソース電位を得るためには電圧設定用の抵抗
Ｒ３を非常に小さくする必要があり、ＩＣでｔｉｒｌｉ
．することができないという問題がある． 例えば、回路電流を１００ｍＡに設定し、ゲートを零電
位に設定し、ソース電位を＋１ｖに設定する場合、抵抗
Ｒ３は１０Ωが必要となる．しかし、ＩＣ構威で使用可
能な抵抗層のシート抵抗はＦＥＴチャネル層で数１００
Ωであり、低くても１００Ω以上である．このように、
大きなシート抵抗の抵抗層を用いて数Ωの抵抗をｔＳ威
することは面積が大きくなるとともに、抵抗値の制御が
困難なものとなる． 本発明はソース・ドレイン間電流を大きくした場合でも
所要のソース電位を得ることができるＦＥＴ増幅回路を
提供することを目的とする。
ソースと接地との間に接続し、増幅用トランジスタＦＥ
ＴＩのソース・ドレイン間電流により抵抗Ｒ３の両端に
発生する直流電圧により直流電位を設定している．なお
、Ｃは高周波短絡用のキャパシタである． 〔発明が解決しようとする課題〕 上述した従来のＦＥＴ増幅回路は、増幅用トランジスタ
ＦＥＴＩのソース・ドレイン間電流を大きくした場合に
は、所定のソース電位を得るためには電圧設定用の抵抗
Ｒ３を非常に小さくする必要があり、ＩＣでｔｉｒｌｉ
．することができないという問題がある． 例えば、回路電流を１００ｍＡに設定し、ゲートを零電
位に設定し、ソース電位を＋１ｖに設定する場合、抵抗
Ｒ３は１０Ωが必要となる．しかし、ＩＣ構威で使用可
能な抵抗層のシート抵抗はＦＥＴチャネル層で数１００
Ωであり、低くても１００Ω以上である．このように、
大きなシート抵抗の抵抗層を用いて数Ωの抵抗をｔＳ威
することは面積が大きくなるとともに、抵抗値の制御が
困難なものとなる． 本発明はソース・ドレイン間電流を大きくした場合でも
所要のソース電位を得ることができるＦＥＴ増幅回路を
提供することを目的とする。
本発明のＦＥＴ増幅回路は、増幅用ＦＥＴのソースに、
並列接続した電流源ＦＥＴと高周波短絡キャパシタとを
接続している。
並列接続した電流源ＦＥＴと高周波短絡キャパシタとを
接続している。
この構威では、電流源ＦＥＴによりソース電流が決定さ
れ、この電流に基づくゲート・ソース間電圧によりソー
ス電位が決定され、電流源ＦＥＴの規格により所要のソ
ース電位に設定できる。
れ、この電流に基づくゲート・ソース間電圧によりソー
ス電位が決定され、電流源ＦＥＴの規格により所要のソ
ース電位に設定できる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の回路図であり、第３図と
同一部分には同一符号を付してある．この例では、増幅
用トランジスタＦＥＴＩのソ−ス電位を設定するために
、ソースに電流源トランジスタ（Ｔ！；．界効果トラン
ジスタ）ＦＥＴ２のソース・ドレインを接続している。
同一部分には同一符号を付してある．この例では、増幅
用トランジスタＦＥＴＩのソ−ス電位を設定するために
、ソースに電流源トランジスタ（Ｔ！；．界効果トラン
ジスタ）ＦＥＴ２のソース・ドレインを接続している。
この電流限トランジスタＦＥＴ２のゲートは接地してい
る。また、ソース・ドレインには高周波短絡キャパシタ
Ｃを並列に接続している． なお、Ｒ１はゲートバイアスト抵抗、Ｒ２は負荷抵抗で
ある． この回路では、ソース電位は次のように決定される．即
ち、電流源トランジスタＦＥＴ２の電流により増幅用ト
ランジスタＦＥＴＩの電流が決定される．一方、この増
幅用トランジスタＦＥＴＩの電流は、ゲート・ソース間
電圧により略決定されるため、この電流値に対応するゲ
ート・ソース間電圧になるようにソース電位は自動的に
ゲート電位に対し決定される．したがって、電流源トラ
ンジスタＦＥ７２のゲート幅を変えて電流値を適切に設
定することにより、増幅用トランジスタＦＥＴＩのゲー
ト・ソース間電位を自動的に、また任意に設定すること
が可能となる。
る。また、ソース・ドレインには高周波短絡キャパシタ
Ｃを並列に接続している． なお、Ｒ１はゲートバイアスト抵抗、Ｒ２は負荷抵抗で
ある． この回路では、ソース電位は次のように決定される．即
ち、電流源トランジスタＦＥＴ２の電流により増幅用ト
ランジスタＦＥＴＩの電流が決定される．一方、この増
幅用トランジスタＦＥＴＩの電流は、ゲート・ソース間
電圧により略決定されるため、この電流値に対応するゲ
ート・ソース間電圧になるようにソース電位は自動的に
ゲート電位に対し決定される．したがって、電流源トラ
ンジスタＦＥ７２のゲート幅を変えて電流値を適切に設
定することにより、増幅用トランジスタＦＥＴＩのゲー
ト・ソース間電位を自動的に、また任意に設定すること
が可能となる。
これにより、電流源トランジスタＦＥＴ２は増幅用トラ
ンジスタＦＥＴＩと同等にＩＣ化することが可能であり
、ソース・ドレイン間電流を大きくした場合でも所要の
ソース電位を得ることができるＦＥＴ増幅回路のＩＣ化
を実現する．第２図は本発明の第２実施例の回路図であ
り、ここでは２段接続した例を示している．即ち、前記
増幅用トランジスタＦＥＴＩを次段のトランジスタとし
、この増幅用トランジスタＦＥＴＩのゲートに初段の増
幅用トランジスタＦＥＴ３のドレインを直接接続してい
る． この場合でも、次段の増幅用トランジスタＦＥＴ１のソ
ースには、電流源トランジスタＦＥＴ２と高周波短絡キ
ャパシタＣをそれぞれ接続してソース電位を設定するよ
うに構威している．なお、Ｒ４は初段増幅用トランジス
タＦＥＴ３の負荷抵抗である． この回路では、次段の増幅用トランジスタＦＥＴ１のゲ
ート電位には、初段の増幅用トランジスタＦＥＴ３の出
力電位と同電位が与えられるが、この電位は負荷抵抗Ｒ
４及び初段増幅用トランジスタＦＥＴ３のばらつきによ
り変動する．しかし、この回路においても次段の増幅用
トランジスタＦＥＴＩのソース電位は第１実施例の場合
と同様に自動的に決定されるため、初段側のばらつきに
よってソース電位が変動されることはなく、特性の優れ
た多段の増幅回路を容易に構成することが可能となる． 〔発明の効果〕 以上説明したように本発明は、増幅用ＦＥＴのソースに
、並列接続した電流源ＦＥＴと高周波短絡キャパシタと
を接続しているので、電流源ＦＥＴによりソース電流が
決定され、かつゲート・ソース間電圧によりソース電位
が所定の電位に設定される．これにより、ソース・ドレ
イン間電流を大きくした場合でも所要のソース電位を得
ることができ、かつ電流源ＦＥＴは増幅用ＦＥＴと同等
にＩＣ化することが可能であり、ＦＥＴ増幅回路のＩＣ
化を実現することができる． また、増幅用ＦＥＴと電流源ＦＥＴゲート幅の比を変え
るだけでソース電位を任意に設定することができる。
ンジスタＦＥＴＩと同等にＩＣ化することが可能であり
、ソース・ドレイン間電流を大きくした場合でも所要の
ソース電位を得ることができるＦＥＴ増幅回路のＩＣ化
を実現する．第２図は本発明の第２実施例の回路図であ
り、ここでは２段接続した例を示している．即ち、前記
増幅用トランジスタＦＥＴＩを次段のトランジスタとし
、この増幅用トランジスタＦＥＴＩのゲートに初段の増
幅用トランジスタＦＥＴ３のドレインを直接接続してい
る． この場合でも、次段の増幅用トランジスタＦＥＴ１のソ
ースには、電流源トランジスタＦＥＴ２と高周波短絡キ
ャパシタＣをそれぞれ接続してソース電位を設定するよ
うに構威している．なお、Ｒ４は初段増幅用トランジス
タＦＥＴ３の負荷抵抗である． この回路では、次段の増幅用トランジスタＦＥＴ１のゲ
ート電位には、初段の増幅用トランジスタＦＥＴ３の出
力電位と同電位が与えられるが、この電位は負荷抵抗Ｒ
４及び初段増幅用トランジスタＦＥＴ３のばらつきによ
り変動する．しかし、この回路においても次段の増幅用
トランジスタＦＥＴＩのソース電位は第１実施例の場合
と同様に自動的に決定されるため、初段側のばらつきに
よってソース電位が変動されることはなく、特性の優れ
た多段の増幅回路を容易に構成することが可能となる． 〔発明の効果〕 以上説明したように本発明は、増幅用ＦＥＴのソースに
、並列接続した電流源ＦＥＴと高周波短絡キャパシタと
を接続しているので、電流源ＦＥＴによりソース電流が
決定され、かつゲート・ソース間電圧によりソース電位
が所定の電位に設定される．これにより、ソース・ドレ
イン間電流を大きくした場合でも所要のソース電位を得
ることができ、かつ電流源ＦＥＴは増幅用ＦＥＴと同等
にＩＣ化することが可能であり、ＦＥＴ増幅回路のＩＣ
化を実現することができる． また、増幅用ＦＥＴと電流源ＦＥＴゲート幅の比を変え
るだけでソース電位を任意に設定することができる。
更に、直流電位の変動を考慮することなく多段接続した
ＦＥＴ増幅回路を容易に構成することが可能となる。
ＦＥＴ増幅回路を容易に構成することが可能となる。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は従来のＦＥＴ増幅回路
の回路図である。 ＦＥＴＩ・・・増幅用電界効果トランジスタ、ＦＥＴ２
・・・電流源電界効果トランジスタ、ＦＥＴ３・・・初
段増幅用電界効果トランジスタ、Ｒ１〜Ｒ４・・・抵抗
、Ｃ・・・高周波短絡キャパシタ、ＩＮ・・・入力端子
、ＯｔＪＴ・・・出力端子。
の第２実施例の回路図、第３図は従来のＦＥＴ増幅回路
の回路図である。 ＦＥＴＩ・・・増幅用電界効果トランジスタ、ＦＥＴ２
・・・電流源電界効果トランジスタ、ＦＥＴ３・・・初
段増幅用電界効果トランジスタ、Ｒ１〜Ｒ４・・・抵抗
、Ｃ・・・高周波短絡キャパシタ、ＩＮ・・・入力端子
、ＯｔＪＴ・・・出力端子。
Claims (1)
- １、ゲートを入力端子に接続し、ドレインを出力端子に
接続した電界効果トランジスタを備える増幅回路におい
て、そのソースには並列接続した電流源電界効果トラン
ジスタと高周波短絡キャパシタとを接続したことを特徴
とする電界効果トランジスタ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161696A JPH0327606A (ja) | 1989-06-23 | 1989-06-23 | 電界効果トランジスタ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161696A JPH0327606A (ja) | 1989-06-23 | 1989-06-23 | 電界効果トランジスタ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0327606A true JPH0327606A (ja) | 1991-02-06 |
Family
ID=15740126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161696A Pending JPH0327606A (ja) | 1989-06-23 | 1989-06-23 | 電界効果トランジスタ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0327606A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516636A (ja) * | 2003-07-17 | 2007-06-21 | コミツサリア タ レネルジー アトミーク | 低消費電力型電圧増幅器 |
-
1989
- 1989-06-23 JP JP1161696A patent/JPH0327606A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516636A (ja) * | 2003-07-17 | 2007-06-21 | コミツサリア タ レネルジー アトミーク | 低消費電力型電圧増幅器 |
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