JP2603962Y2 - アナログ・ローパス・フィルタ - Google Patents
アナログ・ローパス・フィルタInfo
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- JP2603962Y2 JP2603962Y2 JP1993051236U JP5123693U JP2603962Y2 JP 2603962 Y2 JP2603962 Y2 JP 2603962Y2 JP 1993051236 U JP1993051236 U JP 1993051236U JP 5123693 U JP5123693 U JP 5123693U JP 2603962 Y2 JP2603962 Y2 JP 2603962Y2
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Description
【０００１】
【産業上の利用分野】本考案は、２次アナログ・ローパ
ス・フィルタに関し、特に回路規模の小さな２次アナロ
グ・ローパス・フィルタに関する。
ス・フィルタに関し、特に回路規模の小さな２次アナロ
グ・ローパス・フィルタに関する。
【０００２】
【従来の技術】従来は、１個の演算増幅器により２次ア
ナログ・ローパス・フィルタを構成していたが、この場
合には信号歪が大きくなるため、最近では、２個の演算
増幅器を用いることにより、２次アナログ・ローパス・
フィルタを実現している。
ナログ・ローパス・フィルタを構成していたが、この場
合には信号歪が大きくなるため、最近では、２個の演算
増幅器を用いることにより、２次アナログ・ローパス・
フィルタを実現している。
【０００３】図４はこのような従来の２次アナログ・ロ
ーパス・フィルタに用いる積分器の一例を示す構成ブロ
ック図である。実際には図４に示す積分器を２個用いて
２次アナログ・ローパス・フィルタを実現する。
ーパス・フィルタに用いる積分器の一例を示す構成ブロ
ック図である。実際には図４に示す積分器を２個用いて
２次アナログ・ローパス・フィルタを実現する。
【０００４】図４において１は定電流源、２，３，４，
５，６，７，８，９，１０，１１，１２及び１３はＭＯ
ＳＦＥＴ(Metal Oxide Semiconductor Field Effect Tr
ansistor：以下、ＦＥＴと呼ぶ。）、１４及び１５は容
量、１６はコモンモード帰還回路、１７及び１８は寄生
容量、１００及び１０１は入力電圧、１０２及び１０３
は出力電圧である。
５，６，７，８，９，１０，１１，１２及び１３はＭＯ
ＳＦＥＴ(Metal Oxide Semiconductor Field Effect Tr
ansistor：以下、ＦＥＴと呼ぶ。）、１４及び１５は容
量、１６はコモンモード帰還回路、１７及び１８は寄生
容量、１００及び１０１は入力電圧、１０２及び１０３
は出力電圧である。
【０００５】入力電圧１００及び１０１はＦＥＴ２及び
３のゲートに入力され、ＦＥＴ２及び３のソースは定電
流源１の一端に接続される。また、ＦＥＴ２のドレイン
はＦＥＴ６のソース、ＦＥＴ７及び８のドレインに接続
され、この結果、ＦＥＴ２のドレインには等価的に寄生
容量１７の一端が接続されることになる。
３のゲートに入力され、ＦＥＴ２及び３のソースは定電
流源１の一端に接続される。また、ＦＥＴ２のドレイン
はＦＥＴ６のソース、ＦＥＴ７及び８のドレインに接続
され、この結果、ＦＥＴ２のドレインには等価的に寄生
容量１７の一端が接続されることになる。
【０００６】ＦＥＴ３のドレインはＦＥＴ１１のソー
ス、ＦＥＴ１２及び１３のドレインに接続され、この結
果、ＦＥＴ３のドレインには等価的に寄生容量１８の一
端が接続されることになる。
ス、ＦＥＴ１２及び１３のドレインに接続され、この結
果、ＦＥＴ３のドレインには等価的に寄生容量１８の一
端が接続されることになる。
【０００７】ＦＥＴ６のドレインは出力電圧１０２の出
力すると共にＦＥＴ５のドレイン、容量１４の一端、コ
モンモード帰還回路１６の一方の入力端子に接続され
る。また、ＦＥＴ１１のドレインは出力電圧１０３の出
力すると共にＦＥＴ１０のドレイン、容量１５の一端、
コモンモード帰還回路１６の他方の入力端子に接続され
る。
力すると共にＦＥＴ５のドレイン、容量１４の一端、コ
モンモード帰還回路１６の一方の入力端子に接続され
る。また、ＦＥＴ１１のドレインは出力電圧１０３の出
力すると共にＦＥＴ１０のドレイン、容量１５の一端、
コモンモード帰還回路１６の他方の入力端子に接続され
る。
【０００８】また、コモンモード帰還回路１６の出力は
ＦＥＴ８及び１３のゲートに接続され、ＦＥＴ５及び１
０のソースはＦＥＴ４及び９のドレインにそれぞれ接続
される。
ＦＥＴ８及び１３のゲートに接続され、ＦＥＴ５及び１
０のソースはＦＥＴ４及び９のドレインにそれぞれ接続
される。
【０００９】さらに、ＦＥＴ４及び９のゲート、ＦＥＴ
５及び１０のゲート、ＦＥＴ６及び１１のゲート、ＦＥ
Ｔ７及び１２のゲートにはそれぞれバイアス電圧が印加
される。
５及び１０のゲート、ＦＥＴ６及び１１のゲート、ＦＥ
Ｔ７及び１２のゲートにはそれぞれバイアス電圧が印加
される。
【００１０】定電流源１の他端、ＦＥＴ４及び９のソー
スは正電圧源に接続され、ＦＥＴ７，８，１２及び１３
のソースは負電圧源に接続され、容量１４及び１５の他
端、寄生容量１７及び１８の他端はそれぞれ接地され
る。
スは正電圧源に接続され、ＦＥＴ７，８，１２及び１３
のソースは負電圧源に接続され、容量１４及び１５の他
端、寄生容量１７及び１８の他端はそれぞれ接地され
る。
【００１１】ここで、図４では出力端子である”イ”及
び”ロ”の部分に容量負荷である容量１４及び１５を設
けて積分器を構成している。また、前述のようにこの積
分器を２個用いて２次アナログ・ローパス・フィルタを
構成する。
び”ロ”の部分に容量負荷である容量１４及び１５を設
けて積分器を構成している。また、前述のようにこの積
分器を２個用いて２次アナログ・ローパス・フィルタを
構成する。
【００１２】
【考案が解決しようとする課題】しかし、図４に示す積
分器において図４中”ハ”にはＦＥＴ２，６，７及び８
のソース−基板間若しくはドレイン−基板間の容量が寄
生容量１７として存在し、同様に図４中”ニ”にはＦＥ
Ｔ３，１１，１２及び１３により寄生容量１８が存在す
ることになる。
分器において図４中”ハ”にはＦＥＴ２，６，７及び８
のソース−基板間若しくはドレイン−基板間の容量が寄
生容量１７として存在し、同様に図４中”ニ”にはＦＥ
Ｔ３，１１，１２及び１３により寄生容量１８が存在す
ることになる。
【００１３】この結果、図４に示す積分器は前記寄生容
量１７及び１８により、高周波においては理想的な積分
器として動作せず、この積分器を用いた２次アナログ・
ローパス・フィルタは伝達関数に歪が生じる。
量１７及び１８により、高周波においては理想的な積分
器として動作せず、この積分器を用いた２次アナログ・
ローパス・フィルタは伝達関数に歪が生じる。
【００１４】また、２次アナログ・ローパス・フィルタ
を構成するためには図４に示す積分器、即ち演算増幅器
を２個用いなければならず消費電力及び回路規模が大き
くなるといった問題点がある。従って本考案の目的は、
消費電力及び回路規模が小さく、伝達関数が低歪である
２次アナログ・ローパス・フィルタを実現することにあ
る。
を構成するためには図４に示す積分器、即ち演算増幅器
を２個用いなければならず消費電力及び回路規模が大き
くなるといった問題点がある。従って本考案の目的は、
消費電力及び回路規模が小さく、伝達関数が低歪である
２次アナログ・ローパス・フィルタを実現することにあ
る。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、本考案では、アナログ・ローパス・フィルタ
において、２つの入力電圧が入力され、第１の容量の両
端に２つの出力電圧が印加される差動入力回路と、この
差動入力回路の２つの出力電圧が２組のカスコード接続
ＦＥＴの間に設けられた第１及び第２の抵抗の一端に印
加され、前記差動入力回路の２つの電圧出力に基づき２
つの出力電圧を出力する出力段回路と、この出力段回路
の２つの出力が両端に印加される直列抵抗を有し、この
直列抵抗による分圧値を前記カスコードＦＥＴの一方に
帰還して前記出力段回路のコモンモード電圧を制御する
帰還回路と、前記出力段回路の２つの出力端子と接地間
にそれぞれ接続された第２及び第３の容量とを備えたこ
とを特徴とするものである。
るために、本考案では、アナログ・ローパス・フィルタ
において、２つの入力電圧が入力され、第１の容量の両
端に２つの出力電圧が印加される差動入力回路と、この
差動入力回路の２つの出力電圧が２組のカスコード接続
ＦＥＴの間に設けられた第１及び第２の抵抗の一端に印
加され、前記差動入力回路の２つの電圧出力に基づき２
つの出力電圧を出力する出力段回路と、この出力段回路
の２つの出力が両端に印加される直列抵抗を有し、この
直列抵抗による分圧値を前記カスコードＦＥＴの一方に
帰還して前記出力段回路のコモンモード電圧を制御する
帰還回路と、前記出力段回路の２つの出力端子と接地間
にそれぞれ接続された第２及び第３の容量とを備えたこ
とを特徴とするものである。
【００１６】
【作用】差動入力回路と、帰還回路と、出力段回路と、
差動入力回路出力が両端に接続される容量と、出力段回
路の出力端子に接続される２つの容量で構成することに
より、消費電力及び回路規模が小さく、伝達関数が低歪
になる。
差動入力回路出力が両端に接続される容量と、出力段回
路の出力端子に接続される２つの容量で構成することに
より、消費電力及び回路規模が小さく、伝達関数が低歪
になる。
【００１７】
【実施例】以下本考案を図面を用いて詳細に説明する。
図１は本考案に係るアナログ・ローパス・フィルタの一
実施例を示す構成ブロック図である。ここで、１〜１６
は図４と同一符号を付してある。
図１は本考案に係るアナログ・ローパス・フィルタの一
実施例を示す構成ブロック図である。ここで、１〜１６
は図４と同一符号を付してある。
【００１８】図１において１９及び２０はＦＥＴ、２１
は定電流源、２２，２３，２４，２５，２６及び２７は
抵抗、２８は容量、１００ａ及び１０１ａは入力電圧、
１０２ａ及び１０３ａは出力電圧である。
は定電流源、２２，２３，２４，２５，２６及び２７は
抵抗、２８は容量、１００ａ及び１０１ａは入力電圧、
１０２ａ及び１０３ａは出力電圧である。
【００１９】ここで、１〜３は差動入力回路５０を、
８，１３，１６及び１９〜２５は帰還回路５１を、４〜
７，９〜１２，２６及び２７は出力段回路５２をそれぞ
れ構成している。
８，１３，１６及び１９〜２５は帰還回路５１を、４〜
７，９〜１２，２６及び２７は出力段回路５２をそれぞ
れ構成している。
【００２０】入力電圧１００ａ及び１０１ａはＦＥＴ２
及び３のゲートに入力され、ＦＥＴ２及び３のソースは
定電流源１の一端に接続される。
及び３のゲートに入力され、ＦＥＴ２及び３のソースは
定電流源１の一端に接続される。
【００２１】ＦＥＴ２のドレインはＦＥＴ７，８及び１
９のドレイン、抵抗２６の一端、容量２８の一端に接続
される。また、ＦＥＴ３のドレインはＦＥＴ１２，１３
及び２０のドレイン、抵抗２７の一端、容量２８の他端
に接続される。
９のドレイン、抵抗２６の一端、容量２８の一端に接続
される。また、ＦＥＴ３のドレインはＦＥＴ１２，１３
及び２０のドレイン、抵抗２７の一端、容量２８の他端
に接続される。
【００２２】抵抗２６の他端はＦＥＴ６のソースに接続
され、ＦＥＴ６のドレインは出力電圧１０２ａを出力す
ると共にＦＥＴ５のドレイン、容量１４の一端、抵抗２
２の一端に接続される。
され、ＦＥＴ６のドレインは出力電圧１０２ａを出力す
ると共にＦＥＴ５のドレイン、容量１４の一端、抵抗２
２の一端に接続される。
【００２３】また、抵抗２７の他端はＦＥＴ１１のソー
スに接続され、ＦＥＴ１１のドレインは出力電圧１０３
ａを出力すると共にＦＥＴ１０のドレイン、容量１５の
一端、抵抗２５の一端に接続される。
スに接続され、ＦＥＴ１１のドレインは出力電圧１０３
ａを出力すると共にＦＥＴ１０のドレイン、容量１５の
一端、抵抗２５の一端に接続される。
【００２４】即ち、出力段回路５２を構成するカスコー
ド接続されたＦＥＴ６と７及びＦＥＴ１１と１２の間に
抵抗２６及び２７をそれぞれ設けたことになる。
ド接続されたＦＥＴ６と７及びＦＥＴ１１と１２の間に
抵抗２６及び２７をそれぞれ設けたことになる。
【００２５】抵抗２２の他端はＦＥＴ１９のゲート及び
抵抗２３の一端に接続され、抵抗２３の他端は抵抗２４
の一端及びコモンモード帰還回路１６の入力端子に接続
される。また、抵抗２４の他端はＦＥＴ２０のゲート及
び抵抗２５の他端に接続される。
抵抗２３の一端に接続され、抵抗２３の他端は抵抗２４
の一端及びコモンモード帰還回路１６の入力端子に接続
される。また、抵抗２４の他端はＦＥＴ２０のゲート及
び抵抗２５の他端に接続される。
【００２６】また、コモンモード帰還回路１６の出力は
ＦＥＴ８及び１３のゲートに接続され、ＦＥＴ５及び１
０のソースはＦＥＴ４及び９のドレインに接続され、Ｆ
ＥＴ１９及び２０のソースは定電流源２１の一端に接続
される。
ＦＥＴ８及び１３のゲートに接続され、ＦＥＴ５及び１
０のソースはＦＥＴ４及び９のドレインに接続され、Ｆ
ＥＴ１９及び２０のソースは定電流源２１の一端に接続
される。
【００２７】さらに、ＦＥＴ４及び９のゲート、ＦＥＴ
５及び１０のゲート、ＦＥＴ６及び１１のゲート、ＦＥ
Ｔ７及び１２のゲートにはそれぞれバイアス電圧が印加
される。
５及び１０のゲート、ＦＥＴ６及び１１のゲート、ＦＥ
Ｔ７及び１２のゲートにはそれぞれバイアス電圧が印加
される。
【００２８】また、定電流源１及び２１の他端、ＦＥＴ
４及び９のソースは正電圧源に、ＦＥＴ７，８，１２及
び１３のソースは負電圧源にそれぞれ接続され、容量１
４及び１５の他端は接地される。
４及び９のソースは正電圧源に、ＦＥＴ７，８，１２及
び１３のソースは負電圧源にそれぞれ接続され、容量１
４及び１５の他端は接地される。
【００２９】ここで、図１に示す実施例の動作を図２及
び図３を用いて説明する。図２は図１中のコモンモード
帰還回路１６の具体例を示す詳細回路図、図３は図１に
示す実施例の動作を説明する回路図である。
び図３を用いて説明する。図２は図１中のコモンモード
帰還回路１６の具体例を示す詳細回路図、図３は図１に
示す実施例の動作を説明する回路図である。
【００３０】先ず、コモンモード帰還回路１６の動作に
ついて説明する。図２において太線部分が図１における
コモンモード帰還回路１６を具体的に表した部分であ
る。接続関係については図１とほぼ同様であり、異なる
点についてのみ説明する。また、５０〜５２の記載は省
略する。
ついて説明する。図２において太線部分が図１における
コモンモード帰還回路１６を具体的に表した部分であ
る。接続関係については図１とほぼ同様であり、異なる
点についてのみ説明する。また、５０〜５２の記載は省
略する。
【００３１】２９，３０，３１及び３２はＦＥＴであ
り、抵抗２３及び２４の接続点がＦＥＴ３１のゲートに
接続され、ＦＥＴ３１のソースはＦＥＴ８及び１３のゲ
ート、ＦＥＴ３２のドレインに接続される。また、ＦＥ
Ｔ３１のドレインは正電圧源に接続され、ＦＥＴ３２の
ソースは負電圧源に接続される。
り、抵抗２３及び２４の接続点がＦＥＴ３１のゲートに
接続され、ＦＥＴ３１のソースはＦＥＴ８及び１３のゲ
ート、ＦＥＴ３２のドレインに接続される。また、ＦＥ
Ｔ３１のドレインは正電圧源に接続され、ＦＥＴ３２の
ソースは負電圧源に接続される。
【００３２】また、ＦＥＴ２９のドレインはＦＥＴ１９
及び２０のソースに接続され、ＦＥＴ３０のドレインは
ＦＥＴ２及び３のソースに接続される。
及び２０のソースに接続され、ＦＥＴ３０のドレインは
ＦＥＴ２及び３のソースに接続される。
【００３３】さらに、ＦＥＴ２９及び３０のゲートには
バイアス電圧が印加され、ＦＥＴ２９及び３０のソース
は正電圧源に接続される。
バイアス電圧が印加され、ＦＥＴ２９及び３０のソース
は正電圧源に接続される。
【００３４】図２中”イ”の点にはコモンモード電圧が
抵抗２２〜２５から構成される直列抵抗により分圧され
て現れる。従って、図２中”イ”の点の電圧が大きくな
れば、ＦＥＴ８及び１３に流れる電流が増加してコモン
モード電圧が小さくなるように出力段回路５２が動作す
る。
抵抗２２〜２５から構成される直列抵抗により分圧され
て現れる。従って、図２中”イ”の点の電圧が大きくな
れば、ＦＥＴ８及び１３に流れる電流が増加してコモン
モード電圧が小さくなるように出力段回路５２が動作す
る。
【００３５】一方、図２中”イ”の点の電圧が小さくな
れば、ＦＥＴ８及び１３に流れる電流が減少してコモン
モード電圧が大きくなるように出力段回路５２が動作す
る。
れば、ＦＥＴ８及び１３に流れる電流が減少してコモン
モード電圧が大きくなるように出力段回路５２が動作す
る。
【００３６】次に、図３を用いて全体の動作について説
明する。図３において符号及び接続関係については図１
と同様であるので説明は省略する。また、５０〜５２の
記載についても省略する。
明する。図３において符号及び接続関係については図１
と同様であるので説明は省略する。また、５０〜５２の
記載についても省略する。
【００３７】ここで、ＦＥＴ２，６及び１９のトランス
コンダクタンスをそれぞれ”ｇmi”，”ｇm1”及び”ｇ
mf”とし、容量１４及び１５の容量値を”Ｃ２”、容量
２８の容量値を”Ｃ１”、抵抗２２〜２５の抵抗値を”
Ｒ２”、抵抗２６及び２７の抵抗値を”Ｒ１”とする。
コンダクタンスをそれぞれ”ｇmi”，”ｇm1”及び”ｇ
mf”とし、容量１４及び１５の容量値を”Ｃ２”、容量
２８の容量値を”Ｃ１”、抵抗２２〜２５の抵抗値を”
Ｒ２”、抵抗２６及び２７の抵抗値を”Ｒ１”とする。
【００３８】伝達関数は入力電圧１００ａ及び１０１ａ
の電圧値を”ＶIN - ”及び”ＶIN +”、出力電圧１０２
ａ及び１０３ａの電圧値を”ＶOUT +”及び”ＶOUT -”と
した場合、 ＶOUT(s)／ＶIN(s)＝(ＶOUT +(s)−ＶOUT -(s)) ／(ＶIN +(s)−ＶIN -(s)) (1) で表される。
の電圧値を”ＶIN - ”及び”ＶIN +”、出力電圧１０２
ａ及び１０３ａの電圧値を”ＶOUT +”及び”ＶOUT -”と
した場合、 ＶOUT(s)／ＶIN(s)＝(ＶOUT +(s)−ＶOUT -(s)) ／(ＶIN +(s)−ＶIN -(s)) (1) で表される。
【００３９】また、ＦＥＴ２に流れる電流を”ｉi ”、
ＦＥＴ６に流れる電流を”ｉ1 ”、ＦＥＴ１９に流れる
電流を”ｉf ”とそれぞれすると、 Ｉi(s)＝ｇmi・ＶIN(s)／２ (2) Ｉf(s)＝ｇmf・ＶOUT(s)／２ (3) となる。
ＦＥＴ６に流れる電流を”ｉ1 ”、ＦＥＴ１９に流れる
電流を”ｉf ”とそれぞれすると、 Ｉi(s)＝ｇmi・ＶIN(s)／２ (2) Ｉf(s)＝ｇmf・ＶOUT(s)／２ (3) となる。
【００４０】図３中”イ”において電流”Ｉi ”が抵抗
２６側と容量２８側に分流するので、 Ｉ1(s)＝1／{1＋(Ｒ1＋1／ｇm1)2・Ｃ1・s} ×(Ｉi(s)−Ｉf(s)) (4) となる。
２６側と容量２８側に分流するので、 Ｉ1(s)＝1／{1＋(Ｒ1＋1／ｇm1)2・Ｃ1・s} ×(Ｉi(s)−Ｉf(s)) (4) となる。
【００４１】また、式（４）において Ｃ1'＝2・Ｃ1 (5) Ｒ1'＝Ｒ1＋1／ｇm1 (6) とすれば式（４）は、 Ｉ1(s)＝(Ｉi(s)−Ｉf(s))／(1＋Ｒ1'・Ｃ1'・s) (7) となる。
【００４２】一方、図３中”ロ”において電流”Ｉ1 ”
が容量１４側と抵抗２２側に分流するので、 ＶOUT(s)／2＝2・Ｒ2・Ｉ1(s)／(1＋2Ｒ2・Ｃ2・s) (8) となり、 Ｒ2'＝2・Ｒ2 (9) Ｃ2'＝Ｃ2 (10) とすれば、式（８）は、 ＶOUT(s)／2＝Ｒ2'・Ｉ1(s)／(1＋Ｒ2'・Ｃ2'・s) (11) となる。
が容量１４側と抵抗２２側に分流するので、 ＶOUT(s)／2＝2・Ｒ2・Ｉ1(s)／(1＋2Ｒ2・Ｃ2・s) (8) となり、 Ｒ2'＝2・Ｒ2 (9) Ｃ2'＝Ｃ2 (10) とすれば、式（８）は、 ＶOUT(s)／2＝Ｒ2'・Ｉ1(s)／(1＋Ｒ2'・Ｃ2'・s) (11) となる。
【００４３】また、式（７）及び式（１１）より、 ＶOUT(s)＝2／(1＋Ｒ1'・Ｃ1'・s)・Ｒ2'／(1＋Ｒ2'・Ｃ2'・s) ×(Ｉi(s)−Ｉf(s)) (12) となる。
【００４４】さらに、式（１２）に式（２）及び式
（３）を代入すれば、 ＶOUT(s)＝1／(1＋Ｒ1'・Ｃ1'・s)・Ｒ2'／(1＋Ｒ2'・Ｃ2'・s) ×(gmi・ＶIN(s)−ｇmf・ＶOUT(s)) (13) となり、これを整理すると、 ＶOUT(s)／ＶIN(s) ＝ｇmi・Ｒ2'／{Ｒ1'・Ｒ2'・Ｃ1'・Ｃ2'・s2 ＋(Ｒ1'・Ｃ1'＋Ｒ2'・Ｃ2')s ＋(1＋ｇmf・Ｒ2')} (14) となる。
（３）を代入すれば、 ＶOUT(s)＝1／(1＋Ｒ1'・Ｃ1'・s)・Ｒ2'／(1＋Ｒ2'・Ｃ2'・s) ×(gmi・ＶIN(s)−ｇmf・ＶOUT(s)) (13) となり、これを整理すると、 ＶOUT(s)／ＶIN(s) ＝ｇmi・Ｒ2'／{Ｒ1'・Ｒ2'・Ｃ1'・Ｃ2'・s2 ＋(Ｒ1'・Ｃ1'＋Ｒ2'・Ｃ2')s ＋(1＋ｇmf・Ｒ2')} (14) となる。
【００４５】また、直流利得は ＶOUT(s)／ＶIN(s)|s=0 ＝ｇmi・Ｒ2'/(1＋ｇmf・Ｒ2') (15) となる。
【００４６】この結果、式（１４）は２次の伝達関数で
あり、図１に示す実施例は１個の演算増幅器により２次
アナログ・ローパス・フィルタを構成していることにな
る。従って、演算増幅器が１個で良いことから回路規模
が小さくなり、消費電力が減少する。
あり、図１に示す実施例は１個の演算増幅器により２次
アナログ・ローパス・フィルタを構成していることにな
る。従って、演算増幅器が１個で良いことから回路規模
が小さくなり、消費電力が減少する。
【００４７】また、式（１４）から容量２８（Ｃ１）も
伝達関数の極を生じさせていることから、ＦＥＴ２及び
３に寄生する寄生容量による伝達関数の歪が低減でき
る。
伝達関数の極を生じさせていることから、ＦＥＴ２及び
３に寄生する寄生容量による伝達関数の歪が低減でき
る。
【００４８】また、入力段がＭＯＳＦＥＴのゲートなの
で高入力インピーダンスが実現できる。
で高入力インピーダンスが実現できる。
【００４９】さらに、高周波領域において図４に示す従
来例では前記寄生容量１７及び１８により、伝達関数が
２次ではなく高次伝達関数になってしまうため、２次ア
ナログ・ローパス・フィルタとして動作しない。
来例では前記寄生容量１７及び１８により、伝達関数が
２次ではなく高次伝達関数になってしまうため、２次ア
ナログ・ローパス・フィルタとして動作しない。
【００５０】これに対して、本考案は高周波領域におい
て多少極の位置がずれるものの２次の伝達関数を維持で
きるので２次アナログ・ローパス・フィルタとして動作
可能である。
て多少極の位置がずれるものの２次の伝達関数を維持で
きるので２次アナログ・ローパス・フィルタとして動作
可能である。
【００５１】即ち、差動入力回路５０と、帰還回路５１
と、出力段回路５２と、差動入力回路５０の出力が両端
に接続される容量２８と、出力段回路５２の出力端子に
接続される２つの容量１４及び１５で構成することによ
り、消費電力及び回路規模が小さく、伝達関数が低歪で
ある２次アナログ・ローパス・フィルタが実現できる。
と、出力段回路５２と、差動入力回路５０の出力が両端
に接続される容量２８と、出力段回路５２の出力端子に
接続される２つの容量１４及び１５で構成することによ
り、消費電力及び回路規模が小さく、伝達関数が低歪で
ある２次アナログ・ローパス・フィルタが実現できる。
【００５２】なお、図１に示す実施例ではＭＯＳＦＥＴ
により２次アナログ・ローパス・フィルタを構成してい
るが、バイポーラ・トランジスタ等によっても構成する
ことも可能である。
により２次アナログ・ローパス・フィルタを構成してい
るが、バイポーラ・トランジスタ等によっても構成する
ことも可能である。
【００５３】また、図１に示す実施例をカスケード接続
することにより高次のアナログ・ローパス・フィルタを
実現することができる。例えば、図１に示す実施例をｎ
個カスケード接続すれば２ｎ次のアナログ・ローパス・
フィルタを構成することができる。
することにより高次のアナログ・ローパス・フィルタを
実現することができる。例えば、図１に示す実施例をｎ
個カスケード接続すれば２ｎ次のアナログ・ローパス・
フィルタを構成することができる。
【００５４】
【考案の効果】以上説明したことから明らかなように、
本考案によれば次のような効果がある。差動入力回路
と、帰還回路と、出力段回路と、差動入力回路の出力が
両端に接続される容量と、この出力段回路の出力端子に
接続される２つの容量で構成することにより、消費電力
及び回路規模が小さく、伝達関数が低歪である２次アナ
ログ・ローパス・フィルタが実現できる。
本考案によれば次のような効果がある。差動入力回路
と、帰還回路と、出力段回路と、差動入力回路の出力が
両端に接続される容量と、この出力段回路の出力端子に
接続される２つの容量で構成することにより、消費電力
及び回路規模が小さく、伝達関数が低歪である２次アナ
ログ・ローパス・フィルタが実現できる。
【図１】本考案に係るアナログ・ローパス・フィルタの
一実施例を示す構成ブロック図である。
一実施例を示す構成ブロック図である。
【図２】図１中のコモンモード帰還回路の具体例を示す
詳細回路図である。
詳細回路図である。
【図３】図１に示す実施例の動作を説明する回路図であ
る。
る。
【図４】従来の２次アナログ・ローパス・フィルタに用
いる積分器の一例を示す構成ブロック図である。
いる積分器の一例を示す構成ブロック図である。
１，２１ 定電流源 ２，３，４，５，６，７，８，９，１０，１１，１２，
１３，１９，２０，２９，３０，３１，３２ ＭＯＳＦ
ＥＴ １４，１５，２８ 容量 １６ コモンモード帰還回路 １７，１８ 寄生容量 ２２，２３，２４，２５，２６，２７ 抵抗 ５０ 差動入力回路 ５１ 帰還回路 ５２ 出力段回路 １００，１００ａ，１０１，１０１ａ 入力電圧 １０２，１０２ａ，１０３，１０３ａ 出力電圧
１３，１９，２０，２９，３０，３１，３２ ＭＯＳＦ
ＥＴ １４，１５，２８ 容量 １６ コモンモード帰還回路 １７，１８ 寄生容量 ２２，２３，２４，２５，２６，２７ 抵抗 ５０ 差動入力回路 ５１ 帰還回路 ５２ 出力段回路 １００，１００ａ，１０１，１０１ａ 入力電圧 １０２，１０２ａ，１０３，１０３ａ 出力電圧
Claims (1)
- 【請求項１】アナログ・ローパス・フィルタにおいて、 ２つの入力電圧が入力され、第１の容量の両端に２つの
出力電圧が印加される差動入力回路と、 この差動入力回路の２つの出力電圧が２組のカスコード
接続ＦＥＴの間に設けられた第１及び第２の抵抗の一端
に印加され、前記差動入力回路の２つの電圧出力に基づ
き２つの出力電圧を出力する出力段回路と、 この出力段回路の２つの出力が両端に印加される直列抵
抗を有し、この直列抵抗による分圧値を前記カスコード
ＦＥＴの一方に帰還して前記出力段回路のコモンモード
電圧を制御する帰還回路と、 前記出力段回路の２つの出力端子と接地間にそれぞれ接
続された第２及び第３の容量とを備えたことを特徴とす
るアナログ・ローパス・フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993051236U JP2603962Y2 (ja) | 1993-09-21 | 1993-09-21 | アナログ・ローパス・フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993051236U JP2603962Y2 (ja) | 1993-09-21 | 1993-09-21 | アナログ・ローパス・フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0720722U JPH0720722U (ja) | 1995-04-11 |
| JP2603962Y2 true JP2603962Y2 (ja) | 2000-04-04 |
Family
ID=12881321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993051236U Expired - Fee Related JP2603962Y2 (ja) | 1993-09-21 | 1993-09-21 | アナログ・ローパス・フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603962Y2 (ja) |
-
1993
- 1993-09-21 JP JP1993051236U patent/JP2603962Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720722U (ja) | 1995-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |