JP2603962Y2 - アナログ・ローパス・フィルタ - Google Patents
アナログ・ローパス・フィルタInfo
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- JP2603962Y2 JP2603962Y2 JP1993051236U JP5123693U JP2603962Y2 JP 2603962 Y2 JP2603962 Y2 JP 2603962Y2 JP 1993051236 U JP1993051236 U JP 1993051236U JP 5123693 U JP5123693 U JP 5123693U JP 2603962 Y2 JP2603962 Y2 JP 2603962Y2
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- circuit
- fets
- pass filter
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Description
【0001】
【産業上の利用分野】本考案は、2次アナログ・ローパ
ス・フィルタに関し、特に回路規模の小さな2次アナロ
グ・ローパス・フィルタに関する。
ス・フィルタに関し、特に回路規模の小さな2次アナロ
グ・ローパス・フィルタに関する。
【0002】
【従来の技術】従来は、1個の演算増幅器により2次ア
ナログ・ローパス・フィルタを構成していたが、この場
合には信号歪が大きくなるため、最近では、2個の演算
増幅器を用いることにより、2次アナログ・ローパス・
フィルタを実現している。
ナログ・ローパス・フィルタを構成していたが、この場
合には信号歪が大きくなるため、最近では、2個の演算
増幅器を用いることにより、2次アナログ・ローパス・
フィルタを実現している。
【0003】図4はこのような従来の2次アナログ・ロ
ーパス・フィルタに用いる積分器の一例を示す構成ブロ
ック図である。実際には図4に示す積分器を2個用いて
2次アナログ・ローパス・フィルタを実現する。
ーパス・フィルタに用いる積分器の一例を示す構成ブロ
ック図である。実際には図4に示す積分器を2個用いて
2次アナログ・ローパス・フィルタを実現する。
【0004】図4において1は定電流源、2,3,4,
5,6,7,8,9,10,11,12及び13はMO
SFET(Metal Oxide Semiconductor Field Effect Tr
ansistor:以下、FETと呼ぶ。)、14及び15は容
量、16はコモンモード帰還回路、17及び18は寄生
容量、100及び101は入力電圧、102及び103
は出力電圧である。
5,6,7,8,9,10,11,12及び13はMO
SFET(Metal Oxide Semiconductor Field Effect Tr
ansistor:以下、FETと呼ぶ。)、14及び15は容
量、16はコモンモード帰還回路、17及び18は寄生
容量、100及び101は入力電圧、102及び103
は出力電圧である。
【0005】入力電圧100及び101はFET2及び
3のゲートに入力され、FET2及び3のソースは定電
流源1の一端に接続される。また、FET2のドレイン
はFET6のソース、FET7及び8のドレインに接続
され、この結果、FET2のドレインには等価的に寄生
容量17の一端が接続されることになる。
3のゲートに入力され、FET2及び3のソースは定電
流源1の一端に接続される。また、FET2のドレイン
はFET6のソース、FET7及び8のドレインに接続
され、この結果、FET2のドレインには等価的に寄生
容量17の一端が接続されることになる。
【0006】FET3のドレインはFET11のソー
ス、FET12及び13のドレインに接続され、この結
果、FET3のドレインには等価的に寄生容量18の一
端が接続されることになる。
ス、FET12及び13のドレインに接続され、この結
果、FET3のドレインには等価的に寄生容量18の一
端が接続されることになる。
【0007】FET6のドレインは出力電圧102の出
力すると共にFET5のドレイン、容量14の一端、コ
モンモード帰還回路16の一方の入力端子に接続され
る。また、FET11のドレインは出力電圧103の出
力すると共にFET10のドレイン、容量15の一端、
コモンモード帰還回路16の他方の入力端子に接続され
る。
力すると共にFET5のドレイン、容量14の一端、コ
モンモード帰還回路16の一方の入力端子に接続され
る。また、FET11のドレインは出力電圧103の出
力すると共にFET10のドレイン、容量15の一端、
コモンモード帰還回路16の他方の入力端子に接続され
る。
【0008】また、コモンモード帰還回路16の出力は
FET8及び13のゲートに接続され、FET5及び1
0のソースはFET4及び9のドレインにそれぞれ接続
される。
FET8及び13のゲートに接続され、FET5及び1
0のソースはFET4及び9のドレインにそれぞれ接続
される。
【0009】さらに、FET4及び9のゲート、FET
5及び10のゲート、FET6及び11のゲート、FE
T7及び12のゲートにはそれぞれバイアス電圧が印加
される。
5及び10のゲート、FET6及び11のゲート、FE
T7及び12のゲートにはそれぞれバイアス電圧が印加
される。
【0010】定電流源1の他端、FET4及び9のソー
スは正電圧源に接続され、FET7,8,12及び13
のソースは負電圧源に接続され、容量14及び15の他
端、寄生容量17及び18の他端はそれぞれ接地され
る。
スは正電圧源に接続され、FET7,8,12及び13
のソースは負電圧源に接続され、容量14及び15の他
端、寄生容量17及び18の他端はそれぞれ接地され
る。
【0011】ここで、図4では出力端子である”イ”及
び”ロ”の部分に容量負荷である容量14及び15を設
けて積分器を構成している。また、前述のようにこの積
分器を2個用いて2次アナログ・ローパス・フィルタを
構成する。
び”ロ”の部分に容量負荷である容量14及び15を設
けて積分器を構成している。また、前述のようにこの積
分器を2個用いて2次アナログ・ローパス・フィルタを
構成する。
【0012】
【考案が解決しようとする課題】しかし、図4に示す積
分器において図4中”ハ”にはFET2,6,7及び8
のソース−基板間若しくはドレイン−基板間の容量が寄
生容量17として存在し、同様に図4中”ニ”にはFE
T3,11,12及び13により寄生容量18が存在す
ることになる。
分器において図4中”ハ”にはFET2,6,7及び8
のソース−基板間若しくはドレイン−基板間の容量が寄
生容量17として存在し、同様に図4中”ニ”にはFE
T3,11,12及び13により寄生容量18が存在す
ることになる。
【0013】この結果、図4に示す積分器は前記寄生容
量17及び18により、高周波においては理想的な積分
器として動作せず、この積分器を用いた2次アナログ・
ローパス・フィルタは伝達関数に歪が生じる。
量17及び18により、高周波においては理想的な積分
器として動作せず、この積分器を用いた2次アナログ・
ローパス・フィルタは伝達関数に歪が生じる。
【0014】また、2次アナログ・ローパス・フィルタ
を構成するためには図4に示す積分器、即ち演算増幅器
を2個用いなければならず消費電力及び回路規模が大き
くなるといった問題点がある。従って本考案の目的は、
消費電力及び回路規模が小さく、伝達関数が低歪である
2次アナログ・ローパス・フィルタを実現することにあ
る。
を構成するためには図4に示す積分器、即ち演算増幅器
を2個用いなければならず消費電力及び回路規模が大き
くなるといった問題点がある。従って本考案の目的は、
消費電力及び回路規模が小さく、伝達関数が低歪である
2次アナログ・ローパス・フィルタを実現することにあ
る。
【0015】
【課題を解決するための手段】このような目的を達成す
るために、本考案では、アナログ・ローパス・フィルタ
において、2つの入力電圧が入力され、第1の容量の両
端に2つの出力電圧が印加される差動入力回路と、この
差動入力回路の2つの出力電圧が2組のカスコード接続
FETの間に設けられた第1及び第2の抵抗の一端に印
加され、前記差動入力回路の2つの電圧出力に基づき2
つの出力電圧を出力する出力段回路と、この出力段回路
の2つの出力が両端に印加される直列抵抗を有し、この
直列抵抗による分圧値を前記カスコードFETの一方に
帰還して前記出力段回路のコモンモード電圧を制御する
帰還回路と、前記出力段回路の2つの出力端子と接地間
にそれぞれ接続された第2及び第3の容量とを備えたこ
とを特徴とするものである。
るために、本考案では、アナログ・ローパス・フィルタ
において、2つの入力電圧が入力され、第1の容量の両
端に2つの出力電圧が印加される差動入力回路と、この
差動入力回路の2つの出力電圧が2組のカスコード接続
FETの間に設けられた第1及び第2の抵抗の一端に印
加され、前記差動入力回路の2つの電圧出力に基づき2
つの出力電圧を出力する出力段回路と、この出力段回路
の2つの出力が両端に印加される直列抵抗を有し、この
直列抵抗による分圧値を前記カスコードFETの一方に
帰還して前記出力段回路のコモンモード電圧を制御する
帰還回路と、前記出力段回路の2つの出力端子と接地間
にそれぞれ接続された第2及び第3の容量とを備えたこ
とを特徴とするものである。
【0016】
【作用】差動入力回路と、帰還回路と、出力段回路と、
差動入力回路出力が両端に接続される容量と、出力段回
路の出力端子に接続される2つの容量で構成することに
より、消費電力及び回路規模が小さく、伝達関数が低歪
になる。
差動入力回路出力が両端に接続される容量と、出力段回
路の出力端子に接続される2つの容量で構成することに
より、消費電力及び回路規模が小さく、伝達関数が低歪
になる。
【0017】
【実施例】以下本考案を図面を用いて詳細に説明する。
図1は本考案に係るアナログ・ローパス・フィルタの一
実施例を示す構成ブロック図である。ここで、1〜16
は図4と同一符号を付してある。
図1は本考案に係るアナログ・ローパス・フィルタの一
実施例を示す構成ブロック図である。ここで、1〜16
は図4と同一符号を付してある。
【0018】図1において19及び20はFET、21
は定電流源、22,23,24,25,26及び27は
抵抗、28は容量、100a及び101aは入力電圧、
102a及び103aは出力電圧である。
は定電流源、22,23,24,25,26及び27は
抵抗、28は容量、100a及び101aは入力電圧、
102a及び103aは出力電圧である。
【0019】ここで、1〜3は差動入力回路50を、
8,13,16及び19〜25は帰還回路51を、4〜
7,9〜12,26及び27は出力段回路52をそれぞ
れ構成している。
8,13,16及び19〜25は帰還回路51を、4〜
7,9〜12,26及び27は出力段回路52をそれぞ
れ構成している。
【0020】入力電圧100a及び101aはFET2
及び3のゲートに入力され、FET2及び3のソースは
定電流源1の一端に接続される。
及び3のゲートに入力され、FET2及び3のソースは
定電流源1の一端に接続される。
【0021】FET2のドレインはFET7,8及び1
9のドレイン、抵抗26の一端、容量28の一端に接続
される。また、FET3のドレインはFET12,13
及び20のドレイン、抵抗27の一端、容量28の他端
に接続される。
9のドレイン、抵抗26の一端、容量28の一端に接続
される。また、FET3のドレインはFET12,13
及び20のドレイン、抵抗27の一端、容量28の他端
に接続される。
【0022】抵抗26の他端はFET6のソースに接続
され、FET6のドレインは出力電圧102aを出力す
ると共にFET5のドレイン、容量14の一端、抵抗2
2の一端に接続される。
され、FET6のドレインは出力電圧102aを出力す
ると共にFET5のドレイン、容量14の一端、抵抗2
2の一端に接続される。
【0023】また、抵抗27の他端はFET11のソー
スに接続され、FET11のドレインは出力電圧103
aを出力すると共にFET10のドレイン、容量15の
一端、抵抗25の一端に接続される。
スに接続され、FET11のドレインは出力電圧103
aを出力すると共にFET10のドレイン、容量15の
一端、抵抗25の一端に接続される。
【0024】即ち、出力段回路52を構成するカスコー
ド接続されたFET6と7及びFET11と12の間に
抵抗26及び27をそれぞれ設けたことになる。
ド接続されたFET6と7及びFET11と12の間に
抵抗26及び27をそれぞれ設けたことになる。
【0025】抵抗22の他端はFET19のゲート及び
抵抗23の一端に接続され、抵抗23の他端は抵抗24
の一端及びコモンモード帰還回路16の入力端子に接続
される。また、抵抗24の他端はFET20のゲート及
び抵抗25の他端に接続される。
抵抗23の一端に接続され、抵抗23の他端は抵抗24
の一端及びコモンモード帰還回路16の入力端子に接続
される。また、抵抗24の他端はFET20のゲート及
び抵抗25の他端に接続される。
【0026】また、コモンモード帰還回路16の出力は
FET8及び13のゲートに接続され、FET5及び1
0のソースはFET4及び9のドレインに接続され、F
ET19及び20のソースは定電流源21の一端に接続
される。
FET8及び13のゲートに接続され、FET5及び1
0のソースはFET4及び9のドレインに接続され、F
ET19及び20のソースは定電流源21の一端に接続
される。
【0027】さらに、FET4及び9のゲート、FET
5及び10のゲート、FET6及び11のゲート、FE
T7及び12のゲートにはそれぞれバイアス電圧が印加
される。
5及び10のゲート、FET6及び11のゲート、FE
T7及び12のゲートにはそれぞれバイアス電圧が印加
される。
【0028】また、定電流源1及び21の他端、FET
4及び9のソースは正電圧源に、FET7,8,12及
び13のソースは負電圧源にそれぞれ接続され、容量1
4及び15の他端は接地される。
4及び9のソースは正電圧源に、FET7,8,12及
び13のソースは負電圧源にそれぞれ接続され、容量1
4及び15の他端は接地される。
【0029】ここで、図1に示す実施例の動作を図2及
び図3を用いて説明する。図2は図1中のコモンモード
帰還回路16の具体例を示す詳細回路図、図3は図1に
示す実施例の動作を説明する回路図である。
び図3を用いて説明する。図2は図1中のコモンモード
帰還回路16の具体例を示す詳細回路図、図3は図1に
示す実施例の動作を説明する回路図である。
【0030】先ず、コモンモード帰還回路16の動作に
ついて説明する。図2において太線部分が図1における
コモンモード帰還回路16を具体的に表した部分であ
る。接続関係については図1とほぼ同様であり、異なる
点についてのみ説明する。また、50〜52の記載は省
略する。
ついて説明する。図2において太線部分が図1における
コモンモード帰還回路16を具体的に表した部分であ
る。接続関係については図1とほぼ同様であり、異なる
点についてのみ説明する。また、50〜52の記載は省
略する。
【0031】29,30,31及び32はFETであ
り、抵抗23及び24の接続点がFET31のゲートに
接続され、FET31のソースはFET8及び13のゲ
ート、FET32のドレインに接続される。また、FE
T31のドレインは正電圧源に接続され、FET32の
ソースは負電圧源に接続される。
り、抵抗23及び24の接続点がFET31のゲートに
接続され、FET31のソースはFET8及び13のゲ
ート、FET32のドレインに接続される。また、FE
T31のドレインは正電圧源に接続され、FET32の
ソースは負電圧源に接続される。
【0032】また、FET29のドレインはFET19
及び20のソースに接続され、FET30のドレインは
FET2及び3のソースに接続される。
及び20のソースに接続され、FET30のドレインは
FET2及び3のソースに接続される。
【0033】さらに、FET29及び30のゲートには
バイアス電圧が印加され、FET29及び30のソース
は正電圧源に接続される。
バイアス電圧が印加され、FET29及び30のソース
は正電圧源に接続される。
【0034】図2中”イ”の点にはコモンモード電圧が
抵抗22〜25から構成される直列抵抗により分圧され
て現れる。従って、図2中”イ”の点の電圧が大きくな
れば、FET8及び13に流れる電流が増加してコモン
モード電圧が小さくなるように出力段回路52が動作す
る。
抵抗22〜25から構成される直列抵抗により分圧され
て現れる。従って、図2中”イ”の点の電圧が大きくな
れば、FET8及び13に流れる電流が増加してコモン
モード電圧が小さくなるように出力段回路52が動作す
る。
【0035】一方、図2中”イ”の点の電圧が小さくな
れば、FET8及び13に流れる電流が減少してコモン
モード電圧が大きくなるように出力段回路52が動作す
る。
れば、FET8及び13に流れる電流が減少してコモン
モード電圧が大きくなるように出力段回路52が動作す
る。
【0036】次に、図3を用いて全体の動作について説
明する。図3において符号及び接続関係については図1
と同様であるので説明は省略する。また、50〜52の
記載についても省略する。
明する。図3において符号及び接続関係については図1
と同様であるので説明は省略する。また、50〜52の
記載についても省略する。
【0037】ここで、FET2,6及び19のトランス
コンダクタンスをそれぞれ”gmi”,”gm1”及び”g
mf”とし、容量14及び15の容量値を”C2”、容量
28の容量値を”C1”、抵抗22〜25の抵抗値を”
R2”、抵抗26及び27の抵抗値を”R1”とする。
コンダクタンスをそれぞれ”gmi”,”gm1”及び”g
mf”とし、容量14及び15の容量値を”C2”、容量
28の容量値を”C1”、抵抗22〜25の抵抗値を”
R2”、抵抗26及び27の抵抗値を”R1”とする。
【0038】伝達関数は入力電圧100a及び101a
の電圧値を”VIN - ”及び”VIN +”、出力電圧102
a及び103aの電圧値を”VOUT +”及び”VOUT -”と
した場合、 VOUT(s)/VIN(s)=(VOUT +(s)−VOUT -(s)) /(VIN +(s)−VIN -(s)) (1) で表される。
の電圧値を”VIN - ”及び”VIN +”、出力電圧102
a及び103aの電圧値を”VOUT +”及び”VOUT -”と
した場合、 VOUT(s)/VIN(s)=(VOUT +(s)−VOUT -(s)) /(VIN +(s)−VIN -(s)) (1) で表される。
【0039】また、FET2に流れる電流を”ii ”、
FET6に流れる電流を”i1 ”、FET19に流れる
電流を”if ”とそれぞれすると、 Ii(s)=gmi・VIN(s)/2 (2) If(s)=gmf・VOUT(s)/2 (3) となる。
FET6に流れる電流を”i1 ”、FET19に流れる
電流を”if ”とそれぞれすると、 Ii(s)=gmi・VIN(s)/2 (2) If(s)=gmf・VOUT(s)/2 (3) となる。
【0040】図3中”イ”において電流”Ii ”が抵抗
26側と容量28側に分流するので、 I1(s)=1/{1+(R1+1/gm1)2・C1・s} ×(Ii(s)−If(s)) (4) となる。
26側と容量28側に分流するので、 I1(s)=1/{1+(R1+1/gm1)2・C1・s} ×(Ii(s)−If(s)) (4) となる。
【0041】また、式(4)において C1'=2・C1 (5) R1'=R1+1/gm1 (6) とすれば式(4)は、 I1(s)=(Ii(s)−If(s))/(1+R1'・C1'・s) (7) となる。
【0042】一方、図3中”ロ”において電流”I1 ”
が容量14側と抵抗22側に分流するので、 VOUT(s)/2=2・R2・I1(s)/(1+2R2・C2・s) (8) となり、 R2'=2・R2 (9) C2'=C2 (10) とすれば、式(8)は、 VOUT(s)/2=R2'・I1(s)/(1+R2'・C2'・s) (11) となる。
が容量14側と抵抗22側に分流するので、 VOUT(s)/2=2・R2・I1(s)/(1+2R2・C2・s) (8) となり、 R2'=2・R2 (9) C2'=C2 (10) とすれば、式(8)は、 VOUT(s)/2=R2'・I1(s)/(1+R2'・C2'・s) (11) となる。
【0043】また、式(7)及び式(11)より、 VOUT(s)=2/(1+R1'・C1'・s)・R2'/(1+R2'・C2'・s) ×(Ii(s)−If(s)) (12) となる。
【0044】さらに、式(12)に式(2)及び式
(3)を代入すれば、 VOUT(s)=1/(1+R1'・C1'・s)・R2'/(1+R2'・C2'・s) ×(gmi・VIN(s)−gmf・VOUT(s)) (13) となり、これを整理すると、 VOUT(s)/VIN(s) =gmi・R2'/{R1'・R2'・C1'・C2'・s2 +(R1'・C1'+R2'・C2')s +(1+gmf・R2')} (14) となる。
(3)を代入すれば、 VOUT(s)=1/(1+R1'・C1'・s)・R2'/(1+R2'・C2'・s) ×(gmi・VIN(s)−gmf・VOUT(s)) (13) となり、これを整理すると、 VOUT(s)/VIN(s) =gmi・R2'/{R1'・R2'・C1'・C2'・s2 +(R1'・C1'+R2'・C2')s +(1+gmf・R2')} (14) となる。
【0045】また、直流利得は VOUT(s)/VIN(s)|s=0 =gmi・R2'/(1+gmf・R2') (15) となる。
【0046】この結果、式(14)は2次の伝達関数で
あり、図1に示す実施例は1個の演算増幅器により2次
アナログ・ローパス・フィルタを構成していることにな
る。従って、演算増幅器が1個で良いことから回路規模
が小さくなり、消費電力が減少する。
あり、図1に示す実施例は1個の演算増幅器により2次
アナログ・ローパス・フィルタを構成していることにな
る。従って、演算増幅器が1個で良いことから回路規模
が小さくなり、消費電力が減少する。
【0047】また、式(14)から容量28(C1)も
伝達関数の極を生じさせていることから、FET2及び
3に寄生する寄生容量による伝達関数の歪が低減でき
る。
伝達関数の極を生じさせていることから、FET2及び
3に寄生する寄生容量による伝達関数の歪が低減でき
る。
【0048】また、入力段がMOSFETのゲートなの
で高入力インピーダンスが実現できる。
で高入力インピーダンスが実現できる。
【0049】さらに、高周波領域において図4に示す従
来例では前記寄生容量17及び18により、伝達関数が
2次ではなく高次伝達関数になってしまうため、2次ア
ナログ・ローパス・フィルタとして動作しない。
来例では前記寄生容量17及び18により、伝達関数が
2次ではなく高次伝達関数になってしまうため、2次ア
ナログ・ローパス・フィルタとして動作しない。
【0050】これに対して、本考案は高周波領域におい
て多少極の位置がずれるものの2次の伝達関数を維持で
きるので2次アナログ・ローパス・フィルタとして動作
可能である。
て多少極の位置がずれるものの2次の伝達関数を維持で
きるので2次アナログ・ローパス・フィルタとして動作
可能である。
【0051】即ち、差動入力回路50と、帰還回路51
と、出力段回路52と、差動入力回路50の出力が両端
に接続される容量28と、出力段回路52の出力端子に
接続される2つの容量14及び15で構成することによ
り、消費電力及び回路規模が小さく、伝達関数が低歪で
ある2次アナログ・ローパス・フィルタが実現できる。
と、出力段回路52と、差動入力回路50の出力が両端
に接続される容量28と、出力段回路52の出力端子に
接続される2つの容量14及び15で構成することによ
り、消費電力及び回路規模が小さく、伝達関数が低歪で
ある2次アナログ・ローパス・フィルタが実現できる。
【0052】なお、図1に示す実施例ではMOSFET
により2次アナログ・ローパス・フィルタを構成してい
るが、バイポーラ・トランジスタ等によっても構成する
ことも可能である。
により2次アナログ・ローパス・フィルタを構成してい
るが、バイポーラ・トランジスタ等によっても構成する
ことも可能である。
【0053】また、図1に示す実施例をカスケード接続
することにより高次のアナログ・ローパス・フィルタを
実現することができる。例えば、図1に示す実施例をn
個カスケード接続すれば2n次のアナログ・ローパス・
フィルタを構成することができる。
することにより高次のアナログ・ローパス・フィルタを
実現することができる。例えば、図1に示す実施例をn
個カスケード接続すれば2n次のアナログ・ローパス・
フィルタを構成することができる。
【0054】
【考案の効果】以上説明したことから明らかなように、
本考案によれば次のような効果がある。差動入力回路
と、帰還回路と、出力段回路と、差動入力回路の出力が
両端に接続される容量と、この出力段回路の出力端子に
接続される2つの容量で構成することにより、消費電力
及び回路規模が小さく、伝達関数が低歪である2次アナ
ログ・ローパス・フィルタが実現できる。
本考案によれば次のような効果がある。差動入力回路
と、帰還回路と、出力段回路と、差動入力回路の出力が
両端に接続される容量と、この出力段回路の出力端子に
接続される2つの容量で構成することにより、消費電力
及び回路規模が小さく、伝達関数が低歪である2次アナ
ログ・ローパス・フィルタが実現できる。
【図1】本考案に係るアナログ・ローパス・フィルタの
一実施例を示す構成ブロック図である。
一実施例を示す構成ブロック図である。
【図2】図1中のコモンモード帰還回路の具体例を示す
詳細回路図である。
詳細回路図である。
【図3】図1に示す実施例の動作を説明する回路図であ
る。
る。
【図4】従来の2次アナログ・ローパス・フィルタに用
いる積分器の一例を示す構成ブロック図である。
いる積分器の一例を示す構成ブロック図である。
1,21 定電流源 2,3,4,5,6,7,8,9,10,11,12,
13,19,20,29,30,31,32 MOSF
ET 14,15,28 容量 16 コモンモード帰還回路 17,18 寄生容量 22,23,24,25,26,27 抵抗 50 差動入力回路 51 帰還回路 52 出力段回路 100,100a,101,101a 入力電圧 102,102a,103,103a 出力電圧
13,19,20,29,30,31,32 MOSF
ET 14,15,28 容量 16 コモンモード帰還回路 17,18 寄生容量 22,23,24,25,26,27 抵抗 50 差動入力回路 51 帰還回路 52 出力段回路 100,100a,101,101a 入力電圧 102,102a,103,103a 出力電圧
Claims (1)
- 【請求項1】アナログ・ローパス・フィルタにおいて、 2つの入力電圧が入力され、第1の容量の両端に2つの
出力電圧が印加される差動入力回路と、 この差動入力回路の2つの出力電圧が2組のカスコード
接続FETの間に設けられた第1及び第2の抵抗の一端
に印加され、前記差動入力回路の2つの電圧出力に基づ
き2つの出力電圧を出力する出力段回路と、 この出力段回路の2つの出力が両端に印加される直列抵
抗を有し、この直列抵抗による分圧値を前記カスコード
FETの一方に帰還して前記出力段回路のコモンモード
電圧を制御する帰還回路と、 前記出力段回路の2つの出力端子と接地間にそれぞれ接
続された第2及び第3の容量とを備えたことを特徴とす
るアナログ・ローパス・フィルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1993051236U JP2603962Y2 (ja) | 1993-09-21 | 1993-09-21 | アナログ・ローパス・フィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1993051236U JP2603962Y2 (ja) | 1993-09-21 | 1993-09-21 | アナログ・ローパス・フィルタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0720722U JPH0720722U (ja) | 1995-04-11 |
JP2603962Y2 true JP2603962Y2 (ja) | 2000-04-04 |
Family
ID=12881321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1993051236U Expired - Fee Related JP2603962Y2 (ja) | 1993-09-21 | 1993-09-21 | アナログ・ローパス・フィルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2603962Y2 (ja) |
-
1993
- 1993-09-21 JP JP1993051236U patent/JP2603962Y2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0720722U (ja) | 1995-04-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |