JP2656683B2 - 差動型入力回路 - Google Patents
差動型入力回路Info
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- JP2656683B2 JP2656683B2 JP3217724A JP21772491A JP2656683B2 JP 2656683 B2 JP2656683 B2 JP 2656683B2 JP 3217724 A JP3217724 A JP 3217724A JP 21772491 A JP21772491 A JP 21772491A JP 2656683 B2 JP2656683 B2 JP 2656683B2
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Description
【０００１】
【産業上の利用分野】本発明は差動型入力回路に関し、
特に高周波論理回路において用いられる単相駆動の差動
型入力回路に関する。
特に高周波論理回路において用いられる単相駆動の差動
型入力回路に関する。
【０００２】
【従来の技術】従来の差動型入力回路には、単相および
両相の２形式が使用されており、後者の両相型差動入力
回路は、回路利得を大きくとることができ、その分入力
信号の振幅を小さくすることができる点で好ましいが、
通常は、入力信号は単相の状態で入力されるために、単
相の入力信号より逆相信号を作って両相の入力信号とす
ることは、回路的に複雑になること、および入力周
波数が高くなると、完全な逆位相を作りだすことが困難
であることの理由により、通常は、単相の差動型入力回
路が使用されているのが現状である。
両相の２形式が使用されており、後者の両相型差動入力
回路は、回路利得を大きくとることができ、その分入力
信号の振幅を小さくすることができる点で好ましいが、
通常は、入力信号は単相の状態で入力されるために、単
相の入力信号より逆相信号を作って両相の入力信号とす
ることは、回路的に複雑になること、および入力周
波数が高くなると、完全な逆位相を作りだすことが困難
であることの理由により、通常は、単相の差動型入力回
路が使用されているのが現状である。
【０００３】図３に示されるのは、従来用いられている
単相駆動型の差動型入力回路の一例を示す。図３に示さ
れるように、本従来例は、入力端子５６および５７と、
出力端子５８および５９と、電源端子６０および６１に
対応して、抵抗１７および１８、ＭＥＳＦＥＴ１９およ
び２０、ダイオード２３および２４により形成される第
１のバイアス発生回路と、抵抗２７および２８、ＭＥＳ
ＦＥＴ２１および２２、ダイオード２５および２６によ
り形成される第２のバイアス発生回路と、抵抗３２およ
び３３、ＭＥＳＦＥＴ２９、３０および３１により形成
される差動回路とを備えて構成される。
単相駆動型の差動型入力回路の一例を示す。図３に示さ
れるように、本従来例は、入力端子５６および５７と、
出力端子５８および５９と、電源端子６０および６１に
対応して、抵抗１７および１８、ＭＥＳＦＥＴ１９およ
び２０、ダイオード２３および２４により形成される第
１のバイアス発生回路と、抵抗２７および２８、ＭＥＳ
ＦＥＴ２１および２２、ダイオード２５および２６によ
り形成される第２のバイアス発生回路と、抵抗３２およ
び３３、ＭＥＳＦＥＴ２９、３０および３１により形成
される差動回路とを備えて構成される。
【０００４】図３において、ＭＥＳＦＥＴ２９および３
０は、負荷抵抗を形成する抵抗３２および３３と差動回
路を構成しており、ＭＥＳＦＥＴ３１は、当該差動回路
の定電流源である。ＭＥＳＦＥＴ１９および２０とダイ
オード２３および２４は、ソースフォロア型の第１のバ
イアス発生回路を形成しており、ＭＥＳＦＥＴ１９のゲ
ートのバイアス電圧は、分割抵抗１７および１８により
供給され、且つ本バイアス回路の出力端はＭＥＳＦＥＴ
２９のゲートに接続されて、入力端子５６に印加された
高周波信号１０４は、前記第１のバイアス発生回路の出
力端を経由して前記差動回路に入力され、単相駆動動作
が行われる。また、前記第２のバイアス発生回路は、第
１のバイアス発生回路の場合と同様に、ＭＥＳＦＥＴ２
１および２２とダイオード２５および２６により形成さ
れており、ＭＥＳＦＥＴ２１のゲートのバイアス電圧
は、分割抵抗２７および２８により供給され、この第２
のバイアス発生回路の出力端は、ＭＥＳＦＥＴ３０のゲ
ートに接続されて、その参照電圧として機能している。
なお、ＶDDおよびＶSSは、それぞれ高電位側および低電
位側の電源電圧である。
０は、負荷抵抗を形成する抵抗３２および３３と差動回
路を構成しており、ＭＥＳＦＥＴ３１は、当該差動回路
の定電流源である。ＭＥＳＦＥＴ１９および２０とダイ
オード２３および２４は、ソースフォロア型の第１のバ
イアス発生回路を形成しており、ＭＥＳＦＥＴ１９のゲ
ートのバイアス電圧は、分割抵抗１７および１８により
供給され、且つ本バイアス回路の出力端はＭＥＳＦＥＴ
２９のゲートに接続されて、入力端子５６に印加された
高周波信号１０４は、前記第１のバイアス発生回路の出
力端を経由して前記差動回路に入力され、単相駆動動作
が行われる。また、前記第２のバイアス発生回路は、第
１のバイアス発生回路の場合と同様に、ＭＥＳＦＥＴ２
１および２２とダイオード２５および２６により形成さ
れており、ＭＥＳＦＥＴ２１のゲートのバイアス電圧
は、分割抵抗２７および２８により供給され、この第２
のバイアス発生回路の出力端は、ＭＥＳＦＥＴ３０のゲ
ートに接続されて、その参照電圧として機能している。
なお、ＶDDおよびＶSSは、それぞれ高電位側および低電
位側の電源電圧である。
【０００５】図４に示されるのは、本従来例の動作につ
いて、計算機シミュレーションにより得られた結果であ
り、入力端子５６における入力信号１０４、前記差動回
路のＭＥＳＦＥＴ２９および３０に対する出力端Ａおよ
びＢにおける参照電圧、および出力端子５８および５９
における出力信号１０５および１０６等を含む信号波形
を示している。
いて、計算機シミュレーションにより得られた結果であ
り、入力端子５６における入力信号１０４、前記差動回
路のＭＥＳＦＥＴ２９および３０に対する出力端Ａおよ
びＢにおける参照電圧、および出力端子５８および５９
における出力信号１０５および１０６等を含む信号波形
を示している。
【０００６】
【発明が解決しようとする課題】上述した従来の差動型
入力回路においては、入力端子１０４に対するバイアス
電圧値により、例えば、±２００ｍＶのズレが発生した
場合（但し、例として、入力信号１０４の振幅は０．８
Ｖpp、周波数は３ＧＨｚとする）、図４（ｂ）および
（ｃ）（図４（ｂ）は、直流バイアス電圧値を＋２００
ｍＶズラせた場合であり、また、図４（ｃ）は、−２０
０ｍＶズラせた場合のシミュレーション結果である）に
示されるように、出力信号１０５および１０６の直流成
分もズレてしまい、出力信号１０５および１０６におけ
る信号波形の対称性が損なわれるという欠点がある。
入力回路においては、入力端子１０４に対するバイアス
電圧値により、例えば、±２００ｍＶのズレが発生した
場合（但し、例として、入力信号１０４の振幅は０．８
Ｖpp、周波数は３ＧＨｚとする）、図４（ｂ）および
（ｃ）（図４（ｂ）は、直流バイアス電圧値を＋２００
ｍＶズラせた場合であり、また、図４（ｃ）は、−２０
０ｍＶズラせた場合のシミュレーション結果である）に
示されるように、出力信号１０５および１０６の直流成
分もズレてしまい、出力信号１０５および１０６におけ
る信号波形の対称性が損なわれるという欠点がある。
【０００７】
【課題を解決するための手段】本発明の差動型入力回路
は、高電位側の電源と低電位側の電源との間に、高電位
側より順次第１のＭＥＳＦＥＴ、１個または複数個のダ
イオードより成る第１のダイオード回路、および第１の
定電流源の順にて直列接続されて形成され、前記第１の
ＭＥＳＦＥＴのゲートには、所定の入力端子が接続され
る第１のバイアス発生回路と、前記高電位側の電源と低
電位側の電源との間に、高電位側より順次第２のＭＥＳ
ＦＥＴ、１個または複数個のダイオードより成る第２の
ダイオード回路、および第２の定電流源の順にて直列接
続されて形成され、前記第２のＭＥＳＦＥＴのゲートに
は、前記入力端子が接続される第２のバイアス発生回路
と、前記高電位側ならびに低電位側の電源より電源を供
給され、一対の負荷抵抗、第３および第４の一対のＭＥ
ＳＦＥＴおよび第３の定電流源により形成され、前記第
３のＭＥＳＦＥＴのゲートには、前記第１のバイアス発
生回路の出力端が接続され、前記第４のＭＥＳＦＥＴの
ゲートには、前記第２のバイアス発生回路の出力端が接
続される差動回路と、前記第２のバイアス発生回路の出
力端が接続される前記第４のＭＥＳＦＥＴのゲートと前
記低電位側の電源との間に接続されるコンデンサと、を
備えて構成される。
は、高電位側の電源と低電位側の電源との間に、高電位
側より順次第１のＭＥＳＦＥＴ、１個または複数個のダ
イオードより成る第１のダイオード回路、および第１の
定電流源の順にて直列接続されて形成され、前記第１の
ＭＥＳＦＥＴのゲートには、所定の入力端子が接続され
る第１のバイアス発生回路と、前記高電位側の電源と低
電位側の電源との間に、高電位側より順次第２のＭＥＳ
ＦＥＴ、１個または複数個のダイオードより成る第２の
ダイオード回路、および第２の定電流源の順にて直列接
続されて形成され、前記第２のＭＥＳＦＥＴのゲートに
は、前記入力端子が接続される第２のバイアス発生回路
と、前記高電位側ならびに低電位側の電源より電源を供
給され、一対の負荷抵抗、第３および第４の一対のＭＥ
ＳＦＥＴおよび第３の定電流源により形成され、前記第
３のＭＥＳＦＥＴのゲートには、前記第１のバイアス発
生回路の出力端が接続され、前記第４のＭＥＳＦＥＴの
ゲートには、前記第２のバイアス発生回路の出力端が接
続される差動回路と、前記第２のバイアス発生回路の出
力端が接続される前記第４のＭＥＳＦＥＴのゲートと前
記低電位側の電源との間に接続されるコンデンサと、を
備えて構成される。
【０００８】なお、前記第１、第２および第３の定電流
源は、それぞれＭＥＳＦＥＴにより形成してもよい。
源は、それぞれＭＥＳＦＥＴにより形成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力端子
５１と、出力端子５２および５３と、高電位側の電源端
子５４および低電位側の電源端子５５に対応して、ＭＥ
ＳＦＥＴ３および４、ダイオード７および８により形成
される第１のバイアス発生回路と、ＭＥＳＦＥＴ５およ
び６、ダイオード９および１０により形成される第２の
バイアス発生回路と、これらの第１および第２のバイア
ス発生回路のＭＥＳＦＥＴ３および５のゲートに対し
て、共通のバイアス電圧を与える抵抗１および２による
電圧分割回路と、抵抗１５および１６、ＭＥＳＦＥＴ１
２、１３および１４により形成される差動回路とを備え
て構成される。
である。図１に示されるように、本実施例は、入力端子
５１と、出力端子５２および５３と、高電位側の電源端
子５４および低電位側の電源端子５５に対応して、ＭＥ
ＳＦＥＴ３および４、ダイオード７および８により形成
される第１のバイアス発生回路と、ＭＥＳＦＥＴ５およ
び６、ダイオード９および１０により形成される第２の
バイアス発生回路と、これらの第１および第２のバイア
ス発生回路のＭＥＳＦＥＴ３および５のゲートに対し
て、共通のバイアス電圧を与える抵抗１および２による
電圧分割回路と、抵抗１５および１６、ＭＥＳＦＥＴ１
２、１３および１４により形成される差動回路とを備え
て構成される。
【００１１】図１において、上述のように、ＭＥＳＦＥ
Ｔ１２、１３および１４は、負荷抵抗を形成する抵抗１
５および１６と差動回路を構成しており、ＭＥＳＦＥＴ
１４は当該差動回路の定電流源である。ＭＥＳＦＥＴ３
および４とダイオード７および８は、ソースフォロア型
の第１のバイアス発生回路を形成しており、ＭＥＳＦＥ
Ｔ３のゲートのバイアス電圧は、分割抵抗１および２に
より供給され、且つ本バイアス回路の出力端ＡはＭＥＳ
ＦＥＴ１２のゲートに接続されて、入力端子５１に印加
された高周波信号１０１は、前記第１のバイアス発生回
路の出力端Ａを経由して前記差動回路に入力され、単相
駆動動作が行われる。また、前記第２のバイアス発生回
路は、第１のバイアス発生回路の場合と同様に、ＭＥＳ
ＦＥＴ５および６、ダイオード９および１０により形成
されており、ＭＥＳＦＥＴ５のゲートのバイアス電圧
は、分割抵抗１および２により供給され、この第２のバ
イアス発生回路の出力端Ｂは、ＭＥＳＦＥＴ１３のゲー
トに接続されて、その参照電圧として機能している。な
お、ＶDDおよびＶSSは、それぞれ高電位側および低電位
側の電源電圧である。
Ｔ１２、１３および１４は、負荷抵抗を形成する抵抗１
５および１６と差動回路を構成しており、ＭＥＳＦＥＴ
１４は当該差動回路の定電流源である。ＭＥＳＦＥＴ３
および４とダイオード７および８は、ソースフォロア型
の第１のバイアス発生回路を形成しており、ＭＥＳＦＥ
Ｔ３のゲートのバイアス電圧は、分割抵抗１および２に
より供給され、且つ本バイアス回路の出力端ＡはＭＥＳ
ＦＥＴ１２のゲートに接続されて、入力端子５１に印加
された高周波信号１０１は、前記第１のバイアス発生回
路の出力端Ａを経由して前記差動回路に入力され、単相
駆動動作が行われる。また、前記第２のバイアス発生回
路は、第１のバイアス発生回路の場合と同様に、ＭＥＳ
ＦＥＴ５および６、ダイオード９および１０により形成
されており、ＭＥＳＦＥＴ５のゲートのバイアス電圧
は、分割抵抗１および２により供給され、この第２のバ
イアス発生回路の出力端Ｂは、ＭＥＳＦＥＴ１３のゲー
トに接続されて、その参照電圧として機能している。な
お、ＶDDおよびＶSSは、それぞれ高電位側および低電位
側の電源電圧である。
【００１２】先ず、入力信号１０１は、第１および第２
のバイアス発生回路における、それぞれのソースフォロ
ア型のＭＥＳＦＥＴ３および５のゲートに入力される。
第１のバイアス発生回路においては、差動回路を駆動す
るのに適当なバイアス電圧が出力端Ａを介して出力さ
れ、ＭＥＳＦＥＴ１２のゲートに入力される。また、同
様に、第２のバイアス発生回路においても、差動回路を
駆動するのに適当なバイアス電圧が、第１のバイアス発
生回路の場合と同様に、同位相、同電位にて出力端Ｂを
介して出力されるが、ＭＥＳＦＥＴ１３のゲートは、コ
ンデンサ１１を介して低電位側の電源に接続されてお
り、交流的にはショートされた状態にある。このため
に、入力信号１０１の交流成分は除去されて直流成分の
みが、差動回路のＭＥＳＦＥＴ１３のゲートに入力され
る。この結果、差動回路には、第１のバイアス発生回路
から出力される直流バイアス電圧値と同電位の参照電圧
が付与され、単相駆動動作が行われる。この場合、差動
回路に与えられる参照電圧は、リップル電圧が少ない方
が望ましく、また、そのためには、コンデンサ１１の容
量値が大きい方がより。
のバイアス発生回路における、それぞれのソースフォロ
ア型のＭＥＳＦＥＴ３および５のゲートに入力される。
第１のバイアス発生回路においては、差動回路を駆動す
るのに適当なバイアス電圧が出力端Ａを介して出力さ
れ、ＭＥＳＦＥＴ１２のゲートに入力される。また、同
様に、第２のバイアス発生回路においても、差動回路を
駆動するのに適当なバイアス電圧が、第１のバイアス発
生回路の場合と同様に、同位相、同電位にて出力端Ｂを
介して出力されるが、ＭＥＳＦＥＴ１３のゲートは、コ
ンデンサ１１を介して低電位側の電源に接続されてお
り、交流的にはショートされた状態にある。このため
に、入力信号１０１の交流成分は除去されて直流成分の
みが、差動回路のＭＥＳＦＥＴ１３のゲートに入力され
る。この結果、差動回路には、第１のバイアス発生回路
から出力される直流バイアス電圧値と同電位の参照電圧
が付与され、単相駆動動作が行われる。この場合、差動
回路に与えられる参照電圧は、リップル電圧が少ない方
が望ましく、また、そのためには、コンデンサ１１の容
量値が大きい方がより。
【００１３】実際に、負荷抵抗１５および１６の値を７
５０Ω、ＭＥＳＦＥＴ１２および１３のゲート幅を２０
μｍ、相互コンダクタンスを３６０ｍＳとして、しきい
値電圧−０．１Ｖの差動回路と、コンデンサ１１の値と
して５０ｐＦを採用し、図１に示される実施例の回路図
について行われた計算機シミュレーションによる結果を
図２に示す。なお、この場合、入力信号１０１の振幅は
０．８Ｖpp、周波数は３ＧＨｚとしてシミュレーション
が行われている。また図２（ｂ）および（ｃ）より明ら
かなように、入力端子５１の直流バイアス電圧値を±２
００ｍＶズラせた場合においても、第２のバイアス発生
回路の出力端Ｂの電位は、図４における計算機シミュレ
ーションによる場合とは異なり、出力端Ａにおける出力
信号の中心電圧とは完全に一致し、出力波形として、図
２（ｂ）および（ｃ）における信号の重なり部分（斜線
にて示す部分）が改良されている。
５０Ω、ＭＥＳＦＥＴ１２および１３のゲート幅を２０
μｍ、相互コンダクタンスを３６０ｍＳとして、しきい
値電圧−０．１Ｖの差動回路と、コンデンサ１１の値と
して５０ｐＦを採用し、図１に示される実施例の回路図
について行われた計算機シミュレーションによる結果を
図２に示す。なお、この場合、入力信号１０１の振幅は
０．８Ｖpp、周波数は３ＧＨｚとしてシミュレーション
が行われている。また図２（ｂ）および（ｃ）より明ら
かなように、入力端子５１の直流バイアス電圧値を±２
００ｍＶズラせた場合においても、第２のバイアス発生
回路の出力端Ｂの電位は、図４における計算機シミュレ
ーションによる場合とは異なり、出力端Ａにおける出力
信号の中心電圧とは完全に一致し、出力波形として、図
２（ｂ）および（ｃ）における信号の重なり部分（斜線
にて示す部分）が改良されている。
【００１４】一例として、入力端子５１の直流バイアス
電圧値が＋２００ｍＶズレた場合について見ると、出力
信号１０２および１０３の重なり具合は、図３に示され
る従来の差動型入力回路においては、４８０ｍＶである
が、本実施例の場合においては、図２に示される計算機
シミュレーション結果より明らかなように、出力信号１
０２および１０３の重なり部分の値が１０００ｍＶと５
２０ｍＶも改良されていることが分る。
電圧値が＋２００ｍＶズレた場合について見ると、出力
信号１０２および１０３の重なり具合は、図３に示され
る従来の差動型入力回路においては、４８０ｍＶである
が、本実施例の場合においては、図２に示される計算機
シミュレーション結果より明らかなように、出力信号１
０２および１０３の重なり部分の値が１０００ｍＶと５
２０ｍＶも改良されていることが分る。
【００１５】
【発明の効果】以上説明したように、本発明は、入力端
子における直流電圧レベルの変動に対応して、差動回路
における単相駆動に必要な参照電圧を、常時前記入力信
号の中心電圧に等しくすることにより、当該差動回路の
動作を正常に保持することが可能となり、良好な両相信
号を生成することができるという効果がある。
子における直流電圧レベルの変動に対応して、差動回路
における単相駆動に必要な参照電圧を、常時前記入力信
号の中心電圧に等しくすることにより、当該差動回路の
動作を正常に保持することが可能となり、良好な両相信
号を生成することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例の計算機シミュレーションによる動作
を示す図である。
を示す図である。
【図３】従来例を示す回路図である。
【図４】従来例の計算機シミュレーションによる動作を
示す図である。
示す図である。
１、２、１５〜１８、２７、２８、３２、３３ 抵抗 ３〜６、１２〜１４、１９〜２２、２９〜３１ ＭＥ
ＳＦＥＴ ７〜１０、２３〜２６ ダイオード １１ コンデンサ
ＳＦＥＴ ７〜１０、２３〜２６ ダイオード １１ コンデンサ
Claims (2)
- 【請求項１】 高電位側の電源と低電位側の電源との間
に、高電位側より順次第１のＭＥＳＦＥＴ（ＭＥＴＡＬ
ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＦＥＴ）、１個または
複数個のダイオードより成る第１のダイオード回路、お
よび第１の定電流源の順にて直列接続されて形成され、
前記第１のＭＥＳＦＥＴのゲートには、所定の入力端子
が接続される第１のバイアス発生回路と、 前記高電位側の電源と低電位側の電源との間に、高電位
側より順次第２のＭＥＳＦＥＴ、１個または複数個のダ
イオードより成る第２のダイオード回路、および第２の
定電流源の順にて直列接続されて形成され、前記第２の
ＭＥＳＦＥＴのゲートには、前記入力端子が接続される
第２のバイアス発生回路と、 前記高電位側ならびに低電位側の電源より電源を供給さ
れ、一対の負荷抵抗、第３および第４の一対のＭＥＳＦ
ＥＴおよび第３の定電流源により形成され、前記第３の
ＭＥＳＦＥＴのゲートには、前記第１のバイアス発生回
路の出力端が接続され、前記第４のＭＥＳＦＥＴのゲー
トには、前記第２のバイアス発生回路の出力端が接続さ
れる差動回路と、 前記第２のバイアス発生回路の出力端が接続される前記
第４のＭＥＳＦＥＴのゲートと前記低電位側の電源との
間に接続されるコンデンサと、 を備えることを特徴とする差動型入力回路。 - 【請求項２】 前記第１、第２および第３の定電流源
が、それぞれＭＥＳＦＥＴにより形成される請求項１記
載の差動型入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217724A JP2656683B2 (ja) | 1991-08-29 | 1991-08-29 | 差動型入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217724A JP2656683B2 (ja) | 1991-08-29 | 1991-08-29 | 差動型入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563550A JPH0563550A (ja) | 1993-03-12 |
| JP2656683B2 true JP2656683B2 (ja) | 1997-09-24 |
Family
ID=16708749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217724A Expired - Fee Related JP2656683B2 (ja) | 1991-08-29 | 1991-08-29 | 差動型入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656683B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4885640B2 (ja) | 2006-08-01 | 2012-02-29 | オリンパスメディカルシステムズ株式会社 | 内視鏡用挿入補助具 |
| JP5336444B2 (ja) * | 2010-08-31 | 2013-11-06 | 日本電信電話株式会社 | 電流切り替え回路 |
-
1991
- 1991-08-29 JP JP3217724A patent/JP2656683B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563550A (ja) | 1993-03-12 |
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