JPS61112425A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS61112425A JPS61112425A JP59233812A JP23381284A JPS61112425A JP S61112425 A JPS61112425 A JP S61112425A JP 59233812 A JP59233812 A JP 59233812A JP 23381284 A JP23381284 A JP 23381284A JP S61112425 A JPS61112425 A JP S61112425A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- turned
- level
- current
- output circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に係り、特に貫通電Ｒｋ抑止した出力
回路に関する。
回路に関する。
従来の出力回路は、第３図に示すように、電源端子（Ｖ
Ｄ Ｄ ） １ （！： 接地（ＧＮＤ）端子ｚ トｃ
ｏ間ｔｉｃ、Ｐ型エンハンスメント・トランジスタｌ−
Ｎ型エンハンスメント・トランジスタ７とを直列に挿入
し、前記トランジスタ６のソースを端子１に、前記トラ
ンジスタ７０ソースを端子２に接続し、トランジスタ６
のドレインとトランジスタ７のドレインとの共通接続点
を出力端子３とし、トランジスタ６．７のゲートヲ、そ
れぞれ入力端子４，５としている。
Ｄ Ｄ ） １ （！： 接地（ＧＮＤ）端子ｚ トｃ
ｏ間ｔｉｃ、Ｐ型エンハンスメント・トランジスタｌ−
Ｎ型エンハンスメント・トランジスタ７とを直列に挿入
し、前記トランジスタ６のソースを端子１に、前記トラ
ンジスタ７０ソースを端子２に接続し、トランジスタ６
のドレインとトランジスタ７のドレインとの共通接続点
を出力端子３とし、トランジスタ６．７のゲートヲ、そ
れぞれ入力端子４，５としている。
この従来の出力回路の直流的な動作を考えると、第４図
に示すように、トランジスタ６．７のゲートにそれぞれ
入力される入力信号Ｓｐｉ ｍ ＳＮＩが、Ｈ”レベ
ルになると、トランジスタ７ＨＯＮ状態、トランジスタ
６ＵＯＦＦ状態となり、出力端子３の波形０１は＄Ｉ
Ｌ ｎレベルとなる。一方、入力信号５Ｐ１ｓＳＮ１が
″Ｌ′″レベルになると、トランジスタ７はＯＦＦ状態
、トランジスタ６はＯＮ状態となり、出力端子３の波形
Ｏｔは″′Ｈ″レベルとなる。また、入力信号ＳＰ□が
、″′Ｈ″レベル、入力信号ＳＮ０が′″Ｌ″Ｌ″レベ
ルと、トランジスタ６．７とｔにＯＦＦ状態となり１出
力端子３は高インピーダンス状態となる。したがって、
入力信号ＳＰ□、ＳＮエ のいずれの状態においても、
■ＤＤ−ＧＮＤ間には直流（ＤＣ）的な径路がない友め
、電源電流工◎に流れる事はない、ただし、出力端子３
工り、出力電流を取り出す場合は、当然電源電流は流れ
るが、通常出力端子３に接続される素子の入力インピー
ダンスはほぼ無限大であるので、電源電流Ｉ＠は流れな
いと考えられる。
に示すように、トランジスタ６．７のゲートにそれぞれ
入力される入力信号Ｓｐｉ ｍ ＳＮＩが、Ｈ”レベ
ルになると、トランジスタ７ＨＯＮ状態、トランジスタ
６ＵＯＦＦ状態となり、出力端子３の波形０１は＄Ｉ
Ｌ ｎレベルとなる。一方、入力信号５Ｐ１ｓＳＮ１が
″Ｌ′″レベルになると、トランジスタ７はＯＦＦ状態
、トランジスタ６はＯＮ状態となり、出力端子３の波形
Ｏｔは″′Ｈ″レベルとなる。また、入力信号ＳＰ□が
、″′Ｈ″レベル、入力信号ＳＮ０が′″Ｌ″Ｌ″レベ
ルと、トランジスタ６．７とｔにＯＦＦ状態となり１出
力端子３は高インピーダンス状態となる。したがって、
入力信号ＳＰ□、ＳＮエ のいずれの状態においても、
■ＤＤ−ＧＮＤ間には直流（ＤＣ）的な径路がない友め
、電源電流工◎に流れる事はない、ただし、出力端子３
工り、出力電流を取り出す場合は、当然電源電流は流れ
るが、通常出力端子３に接続される素子の入力インピー
ダンスはほぼ無限大であるので、電源電流Ｉ＠は流れな
いと考えられる。
一万、交流（ＡＣ）的な動作を考えると、入力信号ＳＰ
１．ＳＮエ が”Ｈ”レベルから”Ｌ″レベルまたは″
Ｌ′″レベルからｌ Ｈｌ″レベル変化する場合、過渡
的には、入力信号ＳＰＩ、ＳＮＩは同時に′Ｈ”レベル
でも″Ｌ″レベルでもない中間レベルとなる為、トラン
ジスタ６．７が同時に時間ｔ。Ｎの間ＯＮ状態となり、
ＶＤＤ−ＧＮＤ間にパルス状に頁通電流工、が流れる。
１．ＳＮエ が”Ｈ”レベルから”Ｌ″レベルまたは″
Ｌ′″レベルからｌ Ｈｌ″レベル変化する場合、過渡
的には、入力信号ＳＰＩ、ＳＮＩは同時に′Ｈ”レベル
でも″Ｌ″レベルでもない中間レベルとなる為、トラン
ジスタ６．７が同時に時間ｔ。Ｎの間ＯＮ状態となり、
ＶＤＤ−ＧＮＤ間にパルス状に頁通電流工、が流れる。
唖ｔ、出力端子３の電位が変化すると、トランジスタ６
．７のゲート・ドレイン間に第３図に示すようなミラー
容量ＣＭが存在する為、入力信号８Ｐｌ、ＳＮｌはこの
ミラー効果により、立上り、立下り時間ｔｒ、ｔｆが悪
化し、その結果としてトランジスタ６．７が同時にＯＮ
状態となる時間”ＯＮが増加し、前記貫通電流工、が増
大する事になる。また、出力端子３には配線容量や端子
３に接続されｆｃ素子の入力容量がつくので、等測的に
は容量Ｃｏが出力端子３と接地との間に接続されている
事になる。従って、出゛カ端子３が ＩＩＬ”レベルが
ら′″Ｈ″Ｈ″レベルとき、前記容量Ｃｏ ｔ−充電す
る為の電流ｉｏが電源より流れる。したがって、電源電
流工０は、ＩＯ：Ｉ、 ＋ ｉ、 となる、容量ｃ、
は、実際には数十ＰＦと小容量である為、Ｉ、＞＞ｉｏ
となり、第４図に示す様な波形となる。
．７のゲート・ドレイン間に第３図に示すようなミラー
容量ＣＭが存在する為、入力信号８Ｐｌ、ＳＮｌはこの
ミラー効果により、立上り、立下り時間ｔｒ、ｔｆが悪
化し、その結果としてトランジスタ６．７が同時にＯＮ
状態となる時間”ＯＮが増加し、前記貫通電流工、が増
大する事になる。また、出力端子３には配線容量や端子
３に接続されｆｃ素子の入力容量がつくので、等測的に
は容量Ｃｏが出力端子３と接地との間に接続されている
事になる。従って、出゛カ端子３が ＩＩＬ”レベルが
ら′″Ｈ″Ｈ″レベルとき、前記容量Ｃｏ ｔ−充電す
る為の電流ｉｏが電源より流れる。したがって、電源電
流工０は、ＩＯ：Ｉ、 ＋ ｉ、 となる、容量ｃ、
は、実際には数十ＰＦと小容量である為、Ｉ、＞＞ｉｏ
となり、第４図に示す様な波形となる。
したがって、出力回路の消費電流全軽減する為には、貫
通電流工 を減少させる必要があるが、貫通電流 ｌ５
ｔ−減少させる為には、入力信号ＳＰよ。
通電流工 を減少させる必要があるが、貫通電流 ｌ５
ｔ−減少させる為には、入力信号ＳＰよ。
ＳＮｌ の立上り、立下り時間ｔｒｌｔｆｔ−速め、前
記ｔＯＮ を短くするトランジスタ６．７の、ｊｉｉ
ｍ ｔ−小さくして、貫通電流工、の値を小さくする等
の対策が考えられるが、トランジスタ６．７は出力トラ
ンジスタであるので、動作速度や静電耐圧等ｔ−確保す
る為に、トランジスタ形状が大きく、このためトランジ
スタ６．７の入力容量は大きくなるので、貫通電流Ｉ、
ｉ十分小さくする事が困難である。ま九、トランジス
タ６．７のＩＩｍｔ−小すくして貫通電流工、ｔ−軽減
するには、大幅にｇｍを小さくしなければ十分な効果が
得られない。かくして、出力回路の動作速度が大幅に低
下することになる。
記ｔＯＮ を短くするトランジスタ６．７の、ｊｉｉ
ｍ ｔ−小さくして、貫通電流工、の値を小さくする等
の対策が考えられるが、トランジスタ６．７は出力トラ
ンジスタであるので、動作速度や静電耐圧等ｔ−確保す
る為に、トランジスタ形状が大きく、このためトランジ
スタ６．７の入力容量は大きくなるので、貫通電流Ｉ、
ｉ十分小さくする事が困難である。ま九、トランジス
タ６．７のＩＩｍｔ−小すくして貫通電流工、ｔ−軽減
するには、大幅にｇｍを小さくしなければ十分な効果が
得られない。かくして、出力回路の動作速度が大幅に低
下することになる。
本発明の目的は、従来技術のかかる問題点を改善し、動
作速度を低下することなくかつ貫通電流工、の抑止され
た出力回路を提供することにある。
作速度を低下することなくかつ貫通電流工、の抑止され
た出力回路を提供することにある。
本発明の出力回路の構成に、電源端子とＧＮＤ端子との
間に、互いに１列接続され九二つの−４電型トランジス
タと、互いに直列接続され九二つの逆導電型トランジス
タと全互いに直列接続して、前記−導電型トランジスタ
と前記逆導電型トランジスタとの共通接続点を出力端子
とし、互いに直列接続され九前記−９及び逆導電型トラ
ンジスタのそれぞれの一方のゲートに入力信号が、それ
ぞれの他方のゲートに前記入力信号エリ時間的な遅れを
もった同相入力信号が入力される工うになっていること
を特徴とする。
間に、互いに１列接続され九二つの−４電型トランジス
タと、互いに直列接続され九二つの逆導電型トランジス
タと全互いに直列接続して、前記−導電型トランジスタ
と前記逆導電型トランジスタとの共通接続点を出力端子
とし、互いに直列接続され九前記−９及び逆導電型トラ
ンジスタのそれぞれの一方のゲートに入力信号が、それ
ぞれの他方のゲートに前記入力信号エリ時間的な遅れを
もった同相入力信号が入力される工うになっていること
を特徴とする。
次に本発明を図面を参照しながら詳細に説明する。
第１図は本発明の一実施例の出力回路を示す回路図であ
る。
る。
同図において、本実施例の出力回路は、Ｐ型エンハンス
メント・トランジスタ１２のドレインに、Ｐ型エンハン
スメント・トランジスタ１３′ｔ−、Ｎ型エンハンスメ
ント・トランジスタ１５のドレイン１Ｃ１Ｎ型エンハン
スメント・トランジスタ１４を、それぞれ直列接続し、
前記トランジスタ１２゜１５のゲートの入力信号Ｓ
Ｓ より、それＰＬ、 Ｍｌ それ２段のインバータ１１ｔ−通っｔ信号ＳＰ２．８Ｎ
２がそれぞれ、前記トランジスタ１３．１４（７）ゲー
ト信号となっている。
メント・トランジスタ１２のドレインに、Ｐ型エンハン
スメント・トランジスタ１３′ｔ−、Ｎ型エンハンスメ
ント・トランジスタ１５のドレイン１Ｃ１Ｎ型エンハン
スメント・トランジスタ１４を、それぞれ直列接続し、
前記トランジスタ１２゜１５のゲートの入力信号Ｓ
Ｓ より、それＰＬ、 Ｍｌ それ２段のインバータ１１ｔ−通っｔ信号ＳＰ２．８Ｎ
２がそれぞれ、前記トランジスタ１３．１４（７）ゲー
ト信号となっている。
入力信号ＳＰｉ、”Ｎエ が、Ｈ”レベルから１Ｌ″レ
ベルになる場合、ＡＣ的には第２図に示すように、トラ
ンジスタ１３のゲート信号８Ｐ２ がトランジスタ１２
のゲート信号Ｓｐ１ に比べて遅れて′Ｈ”レベルに
なるので、トランジスタ１２がほぼＯＦＦ状態となって
から、トランジスタ１３がＯＮ状態となる。一方、トラ
ンジスタ１４のゲート信号ＳＮ２は、トランジスタ１５
のゲート信号ＳＮＩ に比へて遅れて′″Ｈ”レベルに
なるので、トランジスタ１５がほぼＯＮ状態となってか
ら、トランジスタ１４がＯＮ状態となる。したがって、
トランジスタ゛１４，１５がＯＮ状態となる時には、す
でにトランジスタ１２ＯＦＦ状態となっている為、前記
貫通′を流上、は極めて少なくなる。
ベルになる場合、ＡＣ的には第２図に示すように、トラ
ンジスタ１３のゲート信号８Ｐ２ がトランジスタ１２
のゲート信号Ｓｐ１ に比べて遅れて′Ｈ”レベルに
なるので、トランジスタ１２がほぼＯＦＦ状態となって
から、トランジスタ１３がＯＮ状態となる。一方、トラ
ンジスタ１４のゲート信号ＳＮ２は、トランジスタ１５
のゲート信号ＳＮＩ に比へて遅れて′″Ｈ”レベルに
なるので、トランジスタ１５がほぼＯＮ状態となってか
ら、トランジスタ１４がＯＮ状態となる。したがって、
トランジスタ゛１４，１５がＯＮ状態となる時には、す
でにトランジスタ１２ＯＦＦ状態となっている為、前記
貫通′を流上、は極めて少なくなる。
同様に、入力信号ＳＰＩ、 ＳＮｌ が二Ｌ”レベル
からｗ Ｈｎレベルになる場合、トランジスタ１２゜１
３がＯＮ状態となる時には、すでにトランジスタ１５は
ＯＦＦ状態となっている為、前記工、は極めて少なくな
る。ま念、前記インバータ１１の遅れは、出力端子３の
立上り、立下り時間ｔ ｒ、 ｔ （に比べて十分小さ
な値であり、出力回路の動作速度を大きく損なうことは
ない。ＤＣ的には、入力信号ＳＰＩ、８Ｐ２．及びＳＮ
Ｉ、８Ｎ２ はそれぞれ同電位となるので、ＤＣ的な
動作としては従来の出力回路と同じである。
からｗ Ｈｎレベルになる場合、トランジスタ１２゜１
３がＯＮ状態となる時には、すでにトランジスタ１５は
ＯＦＦ状態となっている為、前記工、は極めて少なくな
る。ま念、前記インバータ１１の遅れは、出力端子３の
立上り、立下り時間ｔ ｒ、 ｔ （に比べて十分小さ
な値であり、出力回路の動作速度を大きく損なうことは
ない。ＤＣ的には、入力信号ＳＰＩ、８Ｐ２．及びＳＮ
Ｉ、８Ｎ２ はそれぞれ同電位となるので、ＤＣ的な
動作としては従来の出力回路と同じである。
以上説明し比様に、本発明に、工れば、トランジスタの
一方のゲートの入力信号に対して、他方のゲートに前記
入力信号に対して時間的な遅れ金もった同相信号をそれ
ぞれ入力する事にＬす、ＡＣ動作においても一導電型ト
ランジスタと逆導電型トランジスタとが同時にＯＮ状態
となることがほとんど無くなり、動作速度を低下するこ
となく、貫通電流を抑制できるという効果が得られる。
一方のゲートの入力信号に対して、他方のゲートに前記
入力信号に対して時間的な遅れ金もった同相信号をそれ
ぞれ入力する事にＬす、ＡＣ動作においても一導電型ト
ランジスタと逆導電型トランジスタとが同時にＯＮ状態
となることがほとんど無くなり、動作速度を低下するこ
となく、貫通電流を抑制できるという効果が得られる。
第１図に本発明の一実施例の出力回路金示す回路図、第
２図は第１図の実施例の動作波形の一例を示す波形図、
第３図は従来の出力回路を示す回路図、第４図に第３図
の出力回路の動作波形モ示す波形図である。 同図において、１・・・・・・電源端子、２・・印・接
地端子、３・・・・・・出力端子、４．５・・・・・・
入力端子、６゜１２．１３・・・・・・Ｐ型エンハンス
メント・トランジスタｓ ７＋ １４ ｔ ｌ ５
・・・・・・Ｎ型ハンスメント・トランジスタ、１１・
・・・−インバータ、Ｓｐ工、Ｓｐ２゜ＳＮよ、 ＳＮ
２・・・・・・入力信号、■。Ｉ ｓ、 ｉｏ・・・・
・・電流、ＣＭ、ｃｏ・・−・・答礼ｔＯＮ・・・・・
・時間。 第２図 ｉ間 第４−＠
２図は第１図の実施例の動作波形の一例を示す波形図、
第３図は従来の出力回路を示す回路図、第４図に第３図
の出力回路の動作波形モ示す波形図である。 同図において、１・・・・・・電源端子、２・・印・接
地端子、３・・・・・・出力端子、４．５・・・・・・
入力端子、６゜１２．１３・・・・・・Ｐ型エンハンス
メント・トランジスタｓ ７＋ １４ ｔ ｌ ５
・・・・・・Ｎ型ハンスメント・トランジスタ、１１・
・・・−インバータ、Ｓｐ工、Ｓｐ２゜ＳＮよ、 ＳＮ
２・・・・・・入力信号、■。Ｉ ｓ、 ｉｏ・・・・
・・電流、ＣＭ、ｃｏ・・−・・答礼ｔＯＮ・・・・・
・時間。 第２図 ｉ間 第４−＠
Claims (1)
- 電源端子と接地端子との間に、互いに直列接続された二
つの一導電型トランジスタと、互いに直列接続された二
つの逆導電型トランジスタとを互いに直列接続し、前記
一導電型トランジスタと前記逆導電型トランジスタとの
共通接続点を出力端子とし、前記−、及び逆導電型トラ
ンジスタの一方のゲートに入力信号が、他方のゲートに
前記入力信号より時間的に遅れをもった同相入力信号が
それぞれ入力されている構成となっていることを特徴と
する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233812A JPS61112425A (ja) | 1984-11-06 | 1984-11-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233812A JPS61112425A (ja) | 1984-11-06 | 1984-11-06 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112425A true JPS61112425A (ja) | 1986-05-30 |
Family
ID=16960964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233812A Pending JPS61112425A (ja) | 1984-11-06 | 1984-11-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301921A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | インバータ回路 |
-
1984
- 1984-11-06 JP JP59233812A patent/JPS61112425A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301921A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | インバータ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5617055A (en) | Electronic switch having reduced body effect | |
| JPS61112425A (ja) | 出力回路 | |
| JPH0423447B2 (ja) | ||
| JP2634935B2 (ja) | 差動型入力回路 | |
| JPS62159906A (ja) | 差動増幅器 | |
| JPH0618305B2 (ja) | 演算増幅回路 | |
| JPH0234022A (ja) | パルス出力回路 | |
| JPS61161020A (ja) | Ｎｍｏｓインバ−タ回路 | |
| JPH0574962B2 (ja) | ||
| JPS63283315A (ja) | 出力バッファ回路 | |
| JPH0377421A (ja) | ヒステリシス回路 | |
| JPS62135013A (ja) | 出力回路 | |
| JPS61237515A (ja) | インバ−タ回路 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPS61268053A (ja) | 昇圧回路 | |
| JP2785576B2 (ja) | レベル変換回路 | |
| JPS5919473Y2 (ja) | 論理回路 | |
| JPH0770943B2 (ja) | フィルタ回路 | |
| JPH0774620A (ja) | バツフア回路 | |
| JPH023567B2 (ja) | ||
| JPH04172012A (ja) | 出力回路 | |
| JPS63202118A (ja) | Ｍｏｓ半導体回路 | |
| JPH0262113A (ja) | バッファ回路 | |
| JPH0286213A (ja) | アナログスイッチ回路 | |
| JPS6281123A (ja) | Ｃｍｏｓインバ−タ回路 |