JPH0239709A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0239709A JPH0239709A JP18977988A JP18977988A JPH0239709A JP H0239709 A JPH0239709 A JP H0239709A JP 18977988 A JP18977988 A JP 18977988A JP 18977988 A JP18977988 A JP 18977988A JP H0239709 A JPH0239709 A JP H0239709A
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- signal
- input
- input terminal
- circuit
- gate
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- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔）既要〕
その入力端子の一方に入力信号を入力し他方に基準電圧
を入力するようにして用いられる差動増幅回路に関し ２つの出力端子における出力信号のアンバランスを解消
することを目的とし。
を入力するようにして用いられる差動増幅回路に関し ２つの出力端子における出力信号のアンバランスを解消
することを目的とし。
その一方の入力端子に入力信号を入力し、他方の入力端
子に基準電圧を入力してなる差動増幅回路において、前
記基準電圧の入力される前記他方の入力端子に対して、
前記入力信号の逆相信号を入力するように構成する。
子に基準電圧を入力してなる差動増幅回路において、前
記基準電圧の入力される前記他方の入力端子に対して、
前記入力信号の逆相信号を入力するように構成する。
（産業上の利用分野〕
本発明は差動増幅回路に関し、更に詳しくはその入力端
子の一方に入力信号を入力し他方に基準電圧を入力する
ようにして用いられる差動増幅回路に関する。
子の一方に入力信号を入力し他方に基準電圧を入力する
ようにして用いられる差動増幅回路に関する。
前述の如き構成の差動増幅回路は９種々の半導体集積回
路装置（ＩＣ）において、広く用いられている。この差
動増幅回路は高速動作が可能であるため、ＭＥＳＦＥＴ
等で構成されるＩＣにおいても９例えば、入力バッファ
回路として用いられる。
路装置（ＩＣ）において、広く用いられている。この差
動増幅回路は高速動作が可能であるため、ＭＥＳＦＥＴ
等で構成されるＩＣにおいても９例えば、入力バッファ
回路として用いられる。
（従来の技術〕
第４図は従来技術説明図である。
第４図において、１ないし３はＭＥＳＦＥＴ。
４及び５は抵抗素子、６はダイオードである。
ＭＥＳＦＥＴＩ及び２は５そのソースを共通に接続され
て一対の差動トランジスタとされ、そのドレインには各
々負荷としての抵抗素子４及び５が接続されている。ダ
イオード６はレベルシフト用であり、その一端に電源電
圧ｖ０が印加される。
て一対の差動トランジスタとされ、そのドレインには各
々負荷としての抵抗素子４及び５が接続されている。ダ
イオード６はレベルシフト用であり、その一端に電源電
圧ｖ０が印加される。
ＭＥＳＦＥＴ３は、ＭＥＳＦＥＴＩ及び２の共通のソー
スと電ｍ電圧Ｖ。の間に設けられ、そのゲートも電源電
圧ＶＳＳに接続される。
スと電ｍ電圧Ｖ。の間に設けられ、そのゲートも電源電
圧ＶＳＳに接続される。
差動増幅回路の一方の入力端子り、７であるＭＥＳＦＥ
ＴＩのゲートには、信号電圧ＳＩＧ及び適当なバイアス
電圧■、からなる入力信号が入力され、他方の入力端子
であるＭＥＳＦＥＴ２のゲートには、一定電圧の基準（
参照）電圧Ｖ、、、が印加される。これにより差動増幅
回路の出力端子ＯＵＴ及びＯＵＴには、各々、基準電圧
Ｖ ｒａｔに基づいて入力信号の反転信号及び非反転ｊ
３号が得られる。
ＴＩのゲートには、信号電圧ＳＩＧ及び適当なバイアス
電圧■、からなる入力信号が入力され、他方の入力端子
であるＭＥＳＦＥＴ２のゲートには、一定電圧の基準（
参照）電圧Ｖ、、、が印加される。これにより差動増幅
回路の出力端子ＯＵＴ及びＯＵＴには、各々、基準電圧
Ｖ ｒａｔに基づいて入力信号の反転信号及び非反転ｊ
３号が得られる。
第４図において、入力端子Ｄ ｉ＋＋に入力された信号
が一方の出力端子ＯＵＴに出力される場合を考えると次
のようになる。
が一方の出力端子ＯＵＴに出力される場合を考えると次
のようになる。
即ち、ＭＥＳＦＥＴＩのソース電位の変動量はゲートの
電位の変動量に対して十分に小さく無視できる。そこで
、この場合は、第５図（Ａ）図示の如きソース接地回路
が第４図図示の回路の差動トランジスタの一方のＭＥＳ
ＦＥＴＩ又は出力端子ＯＵＴに着目した等価回路と考え
られる。
電位の変動量に対して十分に小さく無視できる。そこで
、この場合は、第５図（Ａ）図示の如きソース接地回路
が第４図図示の回路の差動トランジスタの一方のＭＥＳ
ＦＥＴＩ又は出力端子ＯＵＴに着目した等価回路と考え
られる。
この時、第５図（Ａ）より、入力部の帯域制限は
ｆ ｃｉ、−１／（２πｒ ｉ ’ （Ｃ’１ｍ ＋
（１＋Ａ） Ｃ’ｗａ） ）出力部の帯域制限は ｆ、。ｕＬ＝１／ （２πＲＬ ・（１＋Ａ） Ｃ’
ｇａ）となり、全体としての帯域は ｆ ＣＬ＝ （１／ｆ” ｃｉｎ＋ｌ／ｆ”ｃｏ□）
−１／ｌとなる。ここで Ｃ’ｖ＊ −Ｃｏａｔ ＋Ｃ＊ｘ （ｖｔｓ）Ｃ，、（
ｖｔｓ）＝ｃ、、／Ｊｒ丁’９１／ＶφＣ’＊ａ＝ Ｃ
ｇａｔ ” Ｃｇｄ （ｖｇｍ）Ｃｇｄ （Ｖ’５）
＝Ｃｑａ／ Ｌ ’ｑｓ／Ｖφであり、Ｃｇ、はゲ
ートドレイン間容量１ｃｍｔはゲートドレイン間浮遊容
量、Ｃ，，はゲートソース間容遣＋ Ｃ，＠ｆはゲー
トソース間浮遊容量＋Ｃｇ４はゲートドレイン間容！、
ｒｔはゲートの入力抵抗、Ｒ５は等偏負荷抵抗、Ｒ８は
ソースの等価抵抗である。
（１＋Ａ） Ｃ’ｗａ） ）出力部の帯域制限は ｆ、。ｕＬ＝１／ （２πＲＬ ・（１＋Ａ） Ｃ’
ｇａ）となり、全体としての帯域は ｆ ＣＬ＝ （１／ｆ” ｃｉｎ＋ｌ／ｆ”ｃｏ□）
−１／ｌとなる。ここで Ｃ’ｖ＊ −Ｃｏａｔ ＋Ｃ＊ｘ （ｖｔｓ）Ｃ，、（
ｖｔｓ）＝ｃ、、／Ｊｒ丁’９１／ＶφＣ’＊ａ＝ Ｃ
ｇａｔ ” Ｃｇｄ （ｖｇｍ）Ｃｇｄ （Ｖ’５）
＝Ｃｑａ／ Ｌ ’ｑｓ／Ｖφであり、Ｃｇ、はゲ
ートドレイン間容量１ｃｍｔはゲートドレイン間浮遊容
量、Ｃ，，はゲートソース間容遣＋ Ｃ，＠ｆはゲー
トソース間浮遊容量＋Ｃｇ４はゲートドレイン間容！、
ｒｔはゲートの入力抵抗、Ｒ５は等偏負荷抵抗、Ｒ８は
ソースの等価抵抗である。
一方、入力端子Ｄ ｉｎに入力された信号が他方の出力
端子ＯＵＴに出力される場合を考えると１ＭＥＳＦＥＴ
２のゲートの電位は一定でありソース電位が変動するた
め、第５図（Ｂ）図示の如きゲート接地回路が、第４図
図示の回路の差動トランジスタの他方のＭＥＳＦＥＴ２
又は出力端子ＯＵＴに着目した等価回路と考えられる。
端子ＯＵＴに出力される場合を考えると１ＭＥＳＦＥＴ
２のゲートの電位は一定でありソース電位が変動するた
め、第５図（Ｂ）図示の如きゲート接地回路が、第４図
図示の回路の差動トランジスタの他方のＭＥＳＦＥＴ２
又は出力端子ＯＵＴに着目した等価回路と考えられる。
この時、第５図（Ｂ）より、入力部及び出力部ｆｏ、ｔ
＝１／（２πＲＬ −ｃ’、ａ）となり、全体として
の帯域は ｒｒ ＝ （１／ｆ”ｔｎ ＋ １／ｆ”ｏａｔ ）
−””となる。ここで、ＲｏはＭＥＳＦＥＴ３のソース
ドレイン間の抵抗３ｇ７はＭＥＳＦＥＴ２の相互コンダ
クタンスである。
＝１／（２πＲＬ −ｃ’、ａ）となり、全体として
の帯域は ｒｒ ＝ （１／ｆ”ｔｎ ＋ １／ｆ”ｏａｔ ）
−””となる。ここで、ＲｏはＭＥＳＦＥＴ３のソース
ドレイン間の抵抗３ｇ７はＭＥＳＦＥＴ２の相互コンダ
クタンスである。
２つの帯域’ＣＬと１７とを比較するとｆｒ＜ｆｅＴで
ある。従って、２つの出力端子ＯＵＴとＯＵＴとで周波
数特性や出力信号の振幅が異なることになり、出力信号
のアンバランスが生じるという問題があった。
ある。従って、２つの出力端子ＯＵＴとＯＵＴとで周波
数特性や出力信号の振幅が異なることになり、出力信号
のアンバランスが生じるという問題があった。
本発明は、２つの出力端子における出力信号のアンバラ
ンスを解消することのできる差動増幅回路を提供するこ
とを目的とする。
ンスを解消することのできる差動増幅回路を提供するこ
とを目的とする。
第１図は本発明の原理構成図であり１本発明による差動
増幅回路を示している。
増幅回路を示している。
第１図において、１ないし３はＭＥＳＦＥＴ。
４及び５は抵抗素子、６はダイオード、７は信号Ｒｏ”
１／ｇ＊ ” ｒｗ 反転回路である。
１／ｇ＊ ” ｒｗ 反転回路である。
ＭＥＳＦＥＴＩ及び２はそのソースを共通に接続されて
一対の差動トランジスタとされ、そのドレインには各々
負荷としての抵抗素子４及び５が接続されている。ダイ
オード６はレベルシフト用であり、その一端に電ＦＡ電
圧Ｖ。が印加される。
一対の差動トランジスタとされ、そのドレインには各々
負荷としての抵抗素子４及び５が接続されている。ダイ
オード６はレベルシフト用であり、その一端に電ＦＡ電
圧Ｖ。が印加される。
ＭＥＳＦＥＴ３は、ＭＥＳＦＥＴＩ及び２の共通のソー
スと電源電圧ＶＳＳＯ間に設けられ、そのゲートも電源
電圧ＶＳ３に接続され定電流回路を構成するようにされ
る。
スと電源電圧ＶＳＳＯ間に設けられ、そのゲートも電源
電圧ＶＳ３に接続され定電流回路を構成するようにされ
る。
差動増幅回路の一方の入力端子であるＭＥＳＦＥＴＩの
ゲートには、信号電圧ＳＩＧ及び適当なバイアス電圧Ｖ
、からなる入力信号が入力され。
ゲートには、信号電圧ＳＩＧ及び適当なバイアス電圧Ｖ
、からなる入力信号が入力され。
他方の入力端子であるＭ Ｅ Ｓ Ｆ Ｅ Ｔ ２のゲ
ートには、基準（参照）電圧Ｖ ｐｍｆが印加される。
ートには、基準（参照）電圧Ｖ ｐｍｆが印加される。
これに加えて、他方の入力端子には、更に、信号反転回
路７によって、一方の入力端子に入力される入力信号を
反転して得た逆相信号が入力される。
路７によって、一方の入力端子に入力される入力信号を
反転して得た逆相信号が入力される。
差動増幅回路の出力端子ＯＵＴ及びＯＵＴには各々入力
信号の反転信号及び非反転信号が得られ〔作用〕 出力端子ＯＵＴに着目すると、ＭＥＳＦＥ７２のゲート
に前記逆相信号を入力することにより。
信号の反転信号及び非反転信号が得られ〔作用〕 出力端子ＯＵＴに着目すると、ＭＥＳＦＥ７２のゲート
に前記逆相信号を入力することにより。
ＭＥＳＦＥＴ２のソース電位の変動量はそのゲートの電
位の変動量に対して十分小さなものとなる。
位の変動量に対して十分小さなものとなる。
従って、第１図図示の回路の出力端子ＯＵＴに着目した
等価回路は、ソース接地回路と考えることができる。こ
れにより、差動増幅回路回路の２つの出力端子ＯＵＴ及
びＯＵＴについての各々の等価回路は１共に、類イ以の
ソース接地回路とされる。
等価回路は、ソース接地回路と考えることができる。こ
れにより、差動増幅回路回路の２つの出力端子ＯＵＴ及
びＯＵＴについての各々の等価回路は１共に、類イ以の
ソース接地回路とされる。
これにより、第２図に図示の如く、前述した異なる２つ
の帯域（周波数特性）ｆｅｗ及びｆ、を互いに近づけ１
点線で示すように略一致させることができる。また、２
つの出力端子ＯＵＴ及びＯＵＴに現れる出力信号の振幅
を略等しくすることができる。
の帯域（周波数特性）ｆｅｗ及びｆ、を互いに近づけ１
点線で示すように略一致させることができる。また、２
つの出力端子ＯＵＴ及びＯＵＴに現れる出力信号の振幅
を略等しくすることができる。
第３図は実施例説明図である。
第３図において、７′はＭＥＳＦＥＴＩのドレインとＭ
Ｅ Ｓ Ｆ Ｅ Ｔ ２のゲートとの間に接続された
容量素子、８は入力バノファ回路、９はＩＣの入力端子
、１０はＩＣである。
Ｅ Ｓ Ｆ Ｅ Ｔ ２のゲートとの間に接続された
容量素子、８は入力バノファ回路、９はＩＣの入力端子
、１０はＩＣである。
ＩＣｌ０への入力信号（例えば前記信号電圧ＳＩＧとバ
イアス電圧■、からなる）は、その入力端子９ （Ｄ
ｉ、、）に供給され１人カバソファ回路８に入力される
。入カバソファ回路８の出力端子０［ＪＴ及びＯＵＴの
出力信号は、当該入カハノファ回路８に接続された内部
回路の入力信号とされる。入カバソファ回路８は１図示
の如く、差動増幅回路によって構成され、主として基準
電圧Ｖ ｒｅｆを参照する電圧比較回路である。
イアス電圧■、からなる）は、その入力端子９ （Ｄ
ｉ、、）に供給され１人カバソファ回路８に入力される
。入カバソファ回路８の出力端子０［ＪＴ及びＯＵＴの
出力信号は、当該入カハノファ回路８に接続された内部
回路の入力信号とされる。入カバソファ回路８は１図示
の如く、差動増幅回路によって構成され、主として基準
電圧Ｖ ｒｅｆを参照する電圧比較回路である。
入力端子９に供給された信号は、直接または保護回路を
介して、入カバソファ回路８の一方の入力端子であるＭ
ＥＳＦＥＴＩのゲートに入力される。
介して、入カバソファ回路８の一方の入力端子であるＭ
ＥＳＦＥＴＩのゲートに入力される。
一方、ＭＥＳＦＥＴＩのドレイン（一方の出力端子０Ｕ
Ｔ）には、そのゲートに入力された信号が反転された逆
相信号が現れる。この逆相信号は。
Ｔ）には、そのゲートに入力された信号が反転された逆
相信号が現れる。この逆相信号は。
容量素子７′を介して、入カバソファ回路８の他方の入
力端子であるＭＥＳＦＥＴ２のゲートに入力される。こ
れにより、交流的には、差動増幅回路の一方の入力端子
に入力された信号の逆相信号が他方の入力端子に入力さ
れることになる。
力端子であるＭＥＳＦＥＴ２のゲートに入力される。こ
れにより、交流的には、差動増幅回路の一方の入力端子
に入力された信号の逆相信号が他方の入力端子に入力さ
れることになる。
本実施例では、信号反転回路７は、差動増幅回路の差動
トランジスタの一方（入力端子９に接続される側）であ
るＭＥＳＦＥＴＩと、容量素子７′とからなる。このよ
うに構成することは１本実施例の如き差動増幅回路型の
入力バッファ回路において、特に有利である。即ち、容
量素子７′を差動トランジスタの一方の出力端子（ＯＵ
Ｔ）と他力の入力端子との間に付加するのみであるから
、逆相信号の入力を必要とせず入カバソファに適してお
り、また、入力バノファ回路８の面積をあまり大きくせ
ずにすむ。
トランジスタの一方（入力端子９に接続される側）であ
るＭＥＳＦＥＴＩと、容量素子７′とからなる。このよ
うに構成することは１本実施例の如き差動増幅回路型の
入力バッファ回路において、特に有利である。即ち、容
量素子７′を差動トランジスタの一方の出力端子（ＯＵ
Ｔ）と他力の入力端子との間に付加するのみであるから
、逆相信号の入力を必要とせず入カバソファに適してお
り、また、入力バノファ回路８の面積をあまり大きくせ
ずにすむ。
なお３本実施例は、一方の出力端子ＯＵＴから基準電圧
Ｖ□、が入力される入力端子へ、容量素子７′によって
、帰還経路を設けたものと考えることもできる。容量素
子７′の容量値を変更することにより帰還量を調整し、
出力端子ＯＵＴ及びＯＵＴへの出力信号の大きさを略等
しくできる。
Ｖ□、が入力される入力端子へ、容量素子７′によって
、帰還経路を設けたものと考えることもできる。容量素
子７′の容量値を変更することにより帰還量を調整し、
出力端子ＯＵＴ及びＯＵＴへの出力信号の大きさを略等
しくできる。
入カバソファ回路８の２つの出力端子ＯＵＴ及びＯＵＴ
に出力される出力信号は１周波数特性（帯域）の揃った
相補信号とされ、その大きさ（振幅）も容量素子７′の
容量値を適当に設定することにより略等しくできる。
に出力される出力信号は１周波数特性（帯域）の揃った
相補信号とされ、その大きさ（振幅）も容量素子７′の
容量値を適当に設定することにより略等しくできる。
以上１本発明を実施例により説明したが９本発明はその
主旨に従い種々の変形が可能である。例えば、ＭＯＳＦ
ＥＴ等の他のＦＥＴ、又はバイポーラトランジスタによ
って構成される差動増幅回路についても１本発明を適用
することができる。
主旨に従い種々の変形が可能である。例えば、ＭＯＳＦ
ＥＴ等の他のＦＥＴ、又はバイポーラトランジスタによ
って構成される差動増幅回路についても１本発明を適用
することができる。
以上説明したように１本発明によれば、入力端子の一方
に入力信号を供給し他方に基＄電圧を供給する差動増幅
回路において、基！ｌ＃電圧が供給される他方の入力端
子に前記入力信号を反転した逆相信号を入力することに
よって５出力端子に出力される信号の周波数特性を略等
しくすることができ、出力信号のアンバランスを無くす
ことができる。
に入力信号を供給し他方に基＄電圧を供給する差動増幅
回路において、基！ｌ＃電圧が供給される他方の入力端
子に前記入力信号を反転した逆相信号を入力することに
よって５出力端子に出力される信号の周波数特性を略等
しくすることができ、出力信号のアンバランスを無くす
ことができる。
第１図は本発明の原理構成図。
第２図は本発明の作用説明図
第３図は実施例説明図。
第４図は従来技術説明図。
第５図は従来技術の問題点説明図。
１ないし３はＭＥＳＦＥＴ、４及び５は抵抗素子５６は
ダイオード、７は信号反転回路、７′は容量素子、８は
入力バンファ回路、９は入力端子１０はＩＣ０
ダイオード、７は信号反転回路、７′は容量素子、８は
入力バンファ回路、９は入力端子１０はＩＣ０
Claims (1)
- 【特許請求の範囲】 その一方の入力端子に入力信号を入力し、他方の入力端
子に基準電圧を入力してなる差動増幅回路において、 前記基準電圧の入力される前記他方の入力端子に対して
、前記入力信号の逆相信号を入力するようにした ことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18977988A JPH0239709A (ja) | 1988-07-29 | 1988-07-29 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18977988A JPH0239709A (ja) | 1988-07-29 | 1988-07-29 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239709A true JPH0239709A (ja) | 1990-02-08 |
Family
ID=16247062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18977988A Pending JPH0239709A (ja) | 1988-07-29 | 1988-07-29 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239709A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473365A2 (en) * | 1990-08-31 | 1992-03-04 | Nec Corporation | Differential input circuit |
| JP2007235938A (ja) * | 2006-03-01 | 2007-09-13 | Princeton Technology Corp | シングルエンド入力／差動エンド出力低雑音増幅器 |
| JP2008199611A (ja) * | 2007-02-08 | 2008-08-28 | Samsung Electronics Co Ltd | 補償部を備える信号変換器 |
-
1988
- 1988-07-29 JP JP18977988A patent/JPH0239709A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473365A2 (en) * | 1990-08-31 | 1992-03-04 | Nec Corporation | Differential input circuit |
| JP2007235938A (ja) * | 2006-03-01 | 2007-09-13 | Princeton Technology Corp | シングルエンド入力／差動エンド出力低雑音増幅器 |
| JP2008199611A (ja) * | 2007-02-08 | 2008-08-28 | Samsung Electronics Co Ltd | 補償部を備える信号変換器 |
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