KR19980703507A - 용량적으로 로딩된 팔로어의 왜곡 보상 - Google Patents

용량적으로 로딩된 팔로어의 왜곡 보상 Download PDF

Info

Publication number
KR19980703507A
KR19980703507A KR1019970706911A KR19970706911A KR19980703507A KR 19980703507 A KR19980703507 A KR 19980703507A KR 1019970706911 A KR1019970706911 A KR 1019970706911A KR 19970706911 A KR19970706911 A KR 19970706911A KR 19980703507 A KR19980703507 A KR 19980703507A
Authority
KR
South Korea
Prior art keywords
transistor
bias current
main electrode
input terminal
emitter
Prior art date
Application number
KR1019970706911A
Other languages
English (en)
Inventor
피터 보렌캄프
Original Assignee
요트. 게. 아. 롤페즈
필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요트. 게. 아. 롤페즈, 필립스 일렉트로닉스 엔.브이. filed Critical 요트. 게. 아. 롤페즈
Publication of KR19980703507A publication Critical patent/KR19980703507A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3223—Modifications of amplifiers to reduce non-linear distortion using feed-forward
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F2203/5015—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the source follower has a controlled source circuit, the controlling signal being derived from the gate circuit of the follower
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F2203/5021—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the source follower has a controlled source circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F2203/5024—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the source follower has a controlled source circuit, the source circuit being controlled via a capacitor, i.e. AC-controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F2203/5031—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the source circuit of the follower being a current source

Abstract

용량적으로 로딩된 팔로어 트랜지스터(capacitively loaded follower transistor:2)의 출력 신호(vo)의 홀수 조파 왜곡 성분은, 상기 팔로어 트랜지스터(2)의 에미터와, 상기 팔로어 트랜지스터(2)의 바이어스 전류원(12)과, 팔로어 트랜지스터(2)와 동일한 입력 신호를 수신하고 그 에미터가 보상 커패시터(20)를 통해 부가 트랜지스터(14)의 에미터에 연결된 제 2팔로어 트랜지스터(18) 사이에 삽입된 부가 트랜지스터(14)에 의해 감소된다. 상기 보상 커패시터(20)를 통하는 전류(ic)는, 출력 전류(io)에 부가되고, 상기 홀수 조파 왜곡을 보상한다.

Description

용량적으로 로딩된 팔로어의 왜곡 보상
상기 트랜시스터 회로는 공지된 팔로어(follower)이고, 용량성 부하 구동용 버퍼에 널리 이용되고 있다. 예를 들면, 트랙 홀드 회로(Track and Hold circuit)나 샘플 홀드 회로(Sample and Hold circuit) 등의 샘플링 회로의 경우(여기서, 신호는 커패시터에 기억된다), 소정의 신호 속도에서, 높은 정확도로 입력 신호를 기억시키기 위해서는 일정한 구동 용량을 필요로 한다. 상기 목적을 위한 가장 기본적인 회로가 팔로어이다. 도 1은 용량성 부하를 포함하는 팔로어의 바이폴라 실행을 도시한다. 트랜지스터의 비선형 전압 대 전류 전달 특성에 의해, 용량성 부하에 걸친 출력 신호는, 입력 신호에 일련의 짝수 조파 왜곡 기간과 일련의 홀수 조파 왜곡 기간이 부가된 레벨 시프트 변형(level shift version)으로 나타내어질 수 있다. 차동 회로를 이용하면, 상기 짝수 조파 왜곡 기간을 억제할 수 있고, 이론적으로는 복제 회로 사이의 이상적인 매칭으로 소거할 수 있다. 그러나, 홀수 조파 왜곡 기간은 상기 방법으로 억제할 수 없다.
본 발명은, 입력 신호를 수신하기 위한 입력 단자와, 상기 입력 신호에 응답하여 버퍼에 의한 출력 신호(buffered output signal)를 제공하는 출력 단자와, 상기 입력 단자에 연결된 제어 전극을 갖는 제 1트랜지스터와, 상기 출력 단자와 제 2주 전극에 연결된 제 1주 전극과, 상기 제 1트랜지스터에 제 1바이어스 전류를 공급하기 위해 제 1주 전극에 연결된 제 1바이어스 전류 수단을 갖는 트랜지스터 회로에 관련된다.
도 1은 종래의 바이폴라 팔로어 회로를 도시한 도면.
도 2는 본 발명에 따른 팔로어 회로의 바이폴라 실행을 도시한 도면.
도 3은 본 발명에 따른 팔로어 회로의 유니폴라 실행을 도시한 도면.
도 4는 본 발명에 따른 팔로어 회로의 차동 바이폴라 실행을 도시한 도면.
도 5는 본 발명에 따른 팔로어 회로의 차동 바이폴라 실행을 도시한 도면.
그러므로, 본 발명의 목적은 홀수 조파 왜곡을 보상하는 팔로어를 제공하는 것이다. 이를 위해, 도입절에 특정된 트랜지스터 회로는, 제 2트랜지스터 및 제 3트랜지스터와, 제 2전류 바이어스 수단과, 보상 커패시터를 더 포함하고, 상기 제 2트랜지스터의 제어 전극은 입력 단자에 연결되고, 상기 제 2바이어스 전류수단은 제 2바이어스 전류를 제 2트랜지스터에 공급하기 위해 상기 제 2트랜지스터의 제 1주 전극에 연결되며, 상기 제 3트랜지스터는 상기 제 1바이어스 전류 수단에 연결된 제 1주 전극과 상기 제 1트랜지스터의 제 1주 전극에 연결된 제 2주 전극과 바이어스 전압을 수신하기 위해 연결된 제어 전극을 갖는다.
상기 제 2트랜지스터의 제어 전극이 제 1트랜지스터와 같이, 동일 입력 신호를 수신하기 때문에, 동일 왜곡 성분을 갖는 전류가 보상 커패시커 내에 흐르고, 상기 전류는 제 3트랜지스터의 주 전류 경로를 통해 출력 전류에 부가된다. 상기 보상은 바이폴라 트랜지스터 및 유니폴라 트랜지스터에도 응용할 수 있다.
짝수 조파 왜곡뿐만 아니라 홀수 조파 왜곡을 감소시키기 위해, 본 발명에 따른 트랜지스터 회로의 실시예는, 또다른 입력 단자와, 또다른 출력 단자와, 제 4트랜지스터를 더 포함하며, 상기 제 4트랜지스터가 상기 또다른 입력 단자에 연결된 제어 전극과, 상기 또다른 출력 단자 및 상기 제 2트랜지스터의 제 2주 전극에 연결된 제 1주 전극을 포함하는 것을 특징으로 한다.
제 2트랜지스터를 흐르는 전류가 제 4트랜지스터도 통과하기 때문에, 상기 실시예는 완전히 평형을 이루며 전력 소비를 최소화한 차동 수단을 포함한다. 트랜지스터, 특히 바이폴라 트랜지스터에 따라, 상기 실시예는, 제 2트랜지스터의 제어 전극이 제 1레벨 시프트 회로를 통해 입력 단자에 연결되고, 제 3트랜지스터의 제어 전극이 제 2레벨 시프트 회로를 통해 또다른 입력 단자에 연결되는 것을 또다른 특징으로 할 수 있다.
상기 레벨 시트프 회로는 트랜지스터에 대해 적당한 바이어스 및/또는 외부 신호 편위(excursion) 범위를 제공한다. 유용하고 간단한 상기 레벨 시프트 회로가 제공되는, 본 발명에 따른 또다른 실시예는, 제 1레벨 시프트 회로가, 제 5트랜지스터와 제 3바이어스 전류 수단을 포함하고, 여기서 상기 제 5트랜지스터는 입력 단자에 연결된 제어 전극과 제 2트랜지스터의 제어 전극에 연결된 제 1주 전극을 포함하고, 제 3바이어스 전류 수단은 제 5트랜지스터에 제 3바이어스 전류를 공급하기 위해 제 5트랜지스터의 제 1주 전극에 연결되며, 상기 제 2레벨시프트 회로는 제 6트랜지스터와 제 4바이어스 전류 수단을 포함하고, 여기서 상기 제 6트랜지스터는 또다른 입력 단자에 연결된 제어 전극과 제 3트랜지스터의 제어 전극에 연결된 제 1주 전극을 포함하고, 제 4바이어스 전류 수단은 제 6트랜지스터에 제 4바이어스 전류를 공급하기 위해 제 6트랜지스터의 제 1주 전극에 연결되는 것을 특징으로 한다.
본 발명에 따른 상기 및 다른 이점은 도면을 참고로한 이하의 설명으로부터 명백해질 것이다.
도면 및 상세한 설명에 사용되는 동일 부호는 동일하거나 매우 유사한 것을 가리킨다.
도 1은 용량적으로 로딩된 종래의 팔로어 회로의 바이폴라 실행을 도시한다. 상기 회로는 에미터-팔로어 형상 내에 NPN 트랜지스터(2)를 포함한다. 트랜지스터(1)의 제어 전극이나 베이스는, 입력 단자(4)에 연결되고, 입력 단자(4)에 제공되는 입력 신호(vi)를 수신한다. 상기 트랜지스터(2)의 제 1주 전극이나 에미터는, 부하 커패시터(8)가 로딩된 출력 단자(6)에 연결된다. 상기 트랜지스터(2)의 제 2주 전극이나 콜렉터는 포지티브 전원 전압원(10)에 연결된다. 바이어스 전류원(12)은, 트랜지스터(2)의 에미터와 접지 사이에 연결되고, 트랜지스터(2)에 바이어스 전류(IO)를 공급한다. 상기 부하 커패시터(8)에 걸친 출력 신호(vo)는 입력 신호(vi)와 에미터 팔로어 바이어스 전류(IO)의 변조 지수(m1)의 함수로 표현될 수 있다.
[수학식 1]
vo= vi- Vbe= vi- VBEO- VTln(1+m1)
상기 식에서, m1은 io/IO이고, iO는 부하 커패시터(8)로 흐르는 신호 전류이며, Vbe는 트랜지스터(2)의 베이스-에미터 전압이고, VBEO는 Vbe의 정상 상태 부분이고, VT는 공지된 열전압(kT/q)이다. 상기 수학식 1에 나타난 비선형 항 VTln(1+m1)은 다음과 같이 쓸 수 있다.
[수학식 2]
따라서, 출력 신호(vo)는 입력 신호(vi)에 일련의 짝수 조파와 일련의 홀수 조파를 더한 DC 시프트 변형으로 쓸 수 있다. 상기 짝수 조파는 차동 또는 평형형 형태(differential or balanced topology)를 이용하여 감소시킬 수 있으나, 상기 홀수 조파는 출력 신호에 계속 존재하게 된다. 도 2는, 도 1의 팔로어의 출력 신호의 홀수 조파를 억제하기 위해 용량성 보상 기술을 사용한, 본 발명에 따른 팔로어를 도시한다. 이를 위해, NPN 트랜지스터(14)를 트랜지스터(2)의 에미터와 바이어스 전류원(12) 사이에 장치한다. 트랜지스터(14)의 에미터, 콜렉터, 베이스는 각각, 바이어스 전압원을 접속하기 위해 바이어스 전류원(12), 트랜지스터(2)의 에미터, 단자(16)에 연결된다. 상기 회로는 에미터-팔로어 형상에서 작동하는 트랜지스터(2)와 같은 NPN 트랜지스터(18)를 더 포함한다. 트랜지스터(18)의 베이스는, 입력 단자(4)에 연결되고, 트랜지스터(2)와 동일한 방식으로 입력 단자(4)에 제공되는 입력 신호(vi)를 수신한다. 트랜지스터(18)의 에미터는 보상 커패시터(20)를 통해 트랜지스터(14)의 에미터에 연결된다. 트랜지스터(18)의 콜렉터는 포지티브 전원 전압원(10)에 연결된다. 바이어스 전류원(12)와 마찬가지로, 바이어스 전류원(22)은, 트랜지스터(18)의 에미터와 접지 사이에 연결되고, 트랜지스터(18)에 바이어스 전류(IO)를 공급한다.
트랜지스터(14 및 18)와 보상 커패시터(20)의 목적은, 출력 신호(vo)의 홀수 조파 성분으로 인한 전류를 보상하는 바이어스 전류를 갖는 에머터 팔로어 트랜지스터(2)를 제공하는 것이다. 보상 커패시터(20)에 걸린 전압(vc)은 입력 신호(vi)와 트랜지스터(14 및 18)의 변조 지수(m2)의 함수로 나타낼 수 있다.
[수학식 3]
상기 수학식 3에서, m2는 ic/IO이고, ic는 보상 커패시터(20)를 통해 흐르는 신호 전류이며, vc는 보상 커패시터(20)에 걸린 전압이고, ΔVbe는 트랜지스터(18 및 14)의 베이스 에미터 전압간의 차이이다. 상기 신호(vc)의 비선형 항은 다음과 같이 쓸 수 있다.
[수학식 4]
따라서, 보상 커패시터(20)에 걸린 전압(vc)은 입력 전압(vi)에 일련의 홀수 조파를 부가한 시프트 변형과 동일하다. 동일 변조 지수(m1= m2)일 때, 보상 커패시터(20)의 커패시턴스(CC)와 부하 커패시터(8)의 커패시턴스(CL)가 동일하다면, 입력 신호(iC)의 홀수 조파 항의 크기는, 에미터 팔로어 트랜지스터(2)에 의해 발생된 신호 전류(io)의 홀수 조파 항의 두배와 같다. 그 결과, 보상 커패시터(20)를 통해 흐르는 전류(ic)가 부하 커패시터(8)를 통하는 전류(io)의 반과 같으면, 홀수 조파는 소거된다. 커패시터 비(CC/CL)가 0.5일 때, 홀수 조파가 소거된다.
트랜지스터(2)의 에미터 영역에 관한 트랜지스터(14 및/또는 18)의 에미터 영역의 비, 및/또는 바이어스 전류원(12 및 22)에 대한 상이한 바이어스 전류 선택에 의한다면, 다른 커패시터 비로도 동일한 효과를 얻을 수 있음에 유의해야 한다. 또한, 트랜지스터, 기생 용량 등 간의 작은 미스매칭 등에 의해, 소거가 완전하지 못하다 하더라도, 홀수 조파의 감소가 효과적임에 유의해야 한다.
바이폴라 트랜지스터대신, 도 3에 도시한 바와 같이, 다른 기술에 의한 트랜지스터가 사용될 수 있다. 유니폴라(MOSFET) 트랜지스터의 경우, 트랜지스터의 제어 전극과, 제 1주 전극과, 제 2주 전극은, 각각 유니폴라 트랜지스터의 게이트와, 소스와, 드레인에 대응한다. 보상의 일반적 이론을 응용할 수 있으나, 수학식 1 내지 수학식 4는 상기 트랜지스터의 특정 특성에 적용될 수 있다.
비록 홀수 조파의 소거가 감소될 수는 있지만, 바이어스 전유원을 레지스터나 다른 바이어스 수단으로 대체할 수도 있다.
도 4는 본 발명에 따른 팔로어의 바이폴라 실행의 차동형 또는 평형형 변형이다. 상기 변형은 차동 입력과 차동 출력을 가지며, 짝수 및 홀수 조파 왜곡이 감소된 차동 출력 신호를 제공한다. 트랜지스터(18)의 콜렉터는 NPN 트랜지스터(24)의 에미터에 연결되고, 그 콜렉터는 포지티브 공급 전압원(10)에 연결된다. 트랜지스터(24)의 에미터는, 다른 부하 커패시터(28)에 연결된 또다른 출력 단자(26)에 연결된다. 트랜지스터(24)의 베이스는 또다른 입력 단자(30)에 연결되고, 보상 입력 신호(-vi)를 수신한다. 트랜지스터(18)의 베이스는 제 1레벨 시프트 회로(32)를 통해 입력 단자(4)에 연결되고, 트랜지스터(14)의 베이스는 제 2레벨 시프트 회로(34)를 통해 또다른 입력 단자(30)에 연결된다. 상기 배열은, 상기 또다른 입력 단자(30)가 도 2에 도시된 단자(16)을 대체하고, 트랜지스터(16)의 베이스에 바이어스 전압과 보상 입력 전압을 공급한다. 상기 레벨 시프트 회로(32 및 34)는, 트랜지스터에 적당한 바이어스를 제공하나, 아래와 같은 트랜지스터 기술에서는 생략될 수도 있다.
도 5는 레벨 시프트 회로를 좀더 자세히 나타낸 바이폴라 차동 버전을 도시한다. 제 1레벨 시프트 회로(32)는, 그 베이스가 입력 단자(4)에 연결되고, 그 콜렉터가 포지티브 전압원(10)에 연결되며, 그 에미터가 선택적인 다이오드(40)를 통해 트랜지스터(18)의 베이스에 연결된, 에미터 팔로어 트랜지스터(38)를 포함한다. 바이어스 전류원(42)은 상기 선택적인 다이오드(40)를 통해 트랜지스터(38)의 에미터에 연결된다. 마찬가지로, 제 2레벨 시프트 회로(34)는, 그 베이스가 상기 또다른 입력 단자(30)에 연결되고, 그 콜렉터가 상기 포지티브 전원 전압원(10)에 연결되며, 그 에미터가 선택적인 다이오드(46)를 통해 트랜지스터(14)의 베이스에 연결된 에미터 팔로어 트랜지스터(44)를 포함하고, 바이어스 전류원(48)은 상기 선택적인 다이오드(46)를 통해 상기 트랜지스터(44)의 에미터에 연결된다. 상기 다이오드(40 및 46)는 트랜지스터(14 및 18)에 보다 넓은 콜렉터 신호 범위를 제공하지만, 상기 범위가 필요하지 않다면 생략될 수도 있다. 상기 레벨 시프트 트랜지스터(38 및 44)는 상기 트랜지스터가 용량적으로 로딩되지 않기 때문에 거의 외부 왜곡을 유도하지 않는다.
도 2 내지 도 5에 도시된 회로는, 트랙 홀드 회로나 샘플 홀드 회로, 라인 드라이버 등의 샘플링 회로에서 용량성 부하를 구동하기 위한 싱글 엔드 또는 차동 버퍼로 사용하기가 적합하다.
도 3에 도시한 바와 같이, 상기 회로는, 바이폴라 또는 MOS기술 등의 모든 트랜지스터 기술에 실행할 수 있다. 도시된 트랜지스터로서, 달링톤(Darlington) 트랜지스터 또는 NPN/PNP 조합 또는 혼합된 기술의 복합 트랜지스터 등의 복합 트랜지스터를 사용할 수도 있다. 도 5의 회로내의 트랜지스터(18 및 38) 및 트랜지스터(44 및 14)에서 관해 복합 트랜지스터를 고려할 수도 있고, 원한다면 대체할 수도 있다.
또한 반대 도전형의 트랜지스터를 사용할 수도 있고, 전원 전압의 극성이 바뀔 수도 있다.

Claims (4)

  1. 입력 신호를 수신하기 위한 입력 단자(4)와, 상기 입력 신호에 응답하여 버퍼에 의한 출력 신호(buffered output signal)를 제공하는 출력 단자(6)와, 상기 입력 단자(4)에 연결된 제어 전극을 갖는 제 1트랜지스터(2)와, 상기 출력 단자(6)와 제 2주 전극에 연결된 제 1주 전극과, 상기 제 1트랜지스터(2)에 제 1바이어스 전류를 공급하기 위해 제 1주 전극에 연결된 제 1바이어스 전류 수단(12)을 갖는 트랜지스터 회로에 있어서,
    제 2트랜지스터(18) 및 제 3트랜지스터(14)와, 제 2전류 바이어스 수단(22)과, 보상 커패시터(20)를 더 포함하고, 상기 제 2트랜지스터(18)의 제어 전극은 입력 단자(4)에 연결되고, 상기 제 2바이어스 전류수단(22)은 제 2바이어스 전류를 제 2트랜지스터(18)에 공급하기 위해 상기 제 2트랜지스터(18)의 제 1주 전극에 연결되며, 상기 제 3트랜지스터(14)는 상기 제 1바이어스 전류 수단(12)에 연결된 제 1주 전극과 상기 제 1트랜지스터(2)의 제 1주 전극에 연결된 제 2주 전극과 바이어스 전압을 수신하기 위해 연결된 제어 전극을 갖는 것을 특징으로 하는 트랜지스터 회로.
  2. 제 1항에 있어서, 또다른 입력 단자(30)와, 또다른 출력 단자(26)와, 제 4트랜지스터(24)를 더 포함하며, 상기 제 4트랜지스터(24)가 상기 또다른 입력 단자(30)에 연결된 제어 전극과, 상기 또다른 출력 단자(26) 및 상기 제 2트랜지스터(18)의 제 2주 전극에 연결된 제 1주 전극을 포함하는 것을 특징으로 하는 트랜지스터 회로.
  3. 제 2항에 있어서, 제 2트랜지스터(18)의 제어 전극이 제 1레벨 시프트 회로(32)를 통해 입력 단자(4)에 연결되고, 제 3트랜지스터(14)의 제어 전극이 제 2레벨 시프트 회로(34)를 통해 또다른 입력 단자(30)에 연결되는 것을 또다른 특징으로 하는 트랜지스터 회로.
  4. 제 3항에 있어서, 제 1레벨 시프트 회로(32)가, 제 5트랜지스터(38)와 제 3바이어스 전류 수단(42)을 포함하고, 여기서 상기 제 5트랜지스터(38)는 입력 단자(4)에 연결된 제어 전극과 제 2트랜지스터(18)의 제어 전극에 연결된 제 1주 전극을 포함하고, 제 3바이어스 전류 수단(42)은 제 5트랜지스터(38)에 제 3바이어스 전류를 공급하기 위해 제 5트랜지스터(38)의 제 1주 전극에 연결되며,
    상기 제 2레벨시프트 회로(34)는 제 6트랜지스터(44)와 제 4바이어스 전류 수단(48)을 포함하고, 여기서 상기 제 6트랜지스터(44)는 또다른 입력 단자(30)에 연결된 제어 전극과 제 3트랜지스터(14)의 제어 전극에 연결된 제 1주 전극을 포함하고, 제 4바이어스 전류 수단(48)은 제 6트랜지스터(44)에 제 4바이어스 전류를 공급하기 위해 제 6트랜지스터(44)의 제 1주 전극에 연결되는 것을 특징으로 하는 트랜지스터 회로.
KR1019970706911A 1996-02-01 1997-01-17 용량적으로 로딩된 팔로어의 왜곡 보상 KR19980703507A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP96200219 1996-02-01
EP96200219.2 1996-02-01

Publications (1)

Publication Number Publication Date
KR19980703507A true KR19980703507A (ko) 1998-11-05

Family

ID=8223620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970706911A KR19980703507A (ko) 1996-02-01 1997-01-17 용량적으로 로딩된 팔로어의 왜곡 보상

Country Status (5)

Country Link
US (1) US5869993A (ko)
EP (1) EP0819339A1 (ko)
JP (1) JP3909865B2 (ko)
KR (1) KR19980703507A (ko)
WO (1) WO1997028603A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003518858A (ja) * 1999-12-24 2003-06-10 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トラックアンドホールド増幅器用のダブル入力バッファ
US6469562B1 (en) * 2000-06-26 2002-10-22 Jun-Ren Shih Source follower with Vgs compensation
GB2382936A (en) * 2001-12-06 2003-06-11 Univ Bristol Amplifier linearisation utilising amplifier return signal
CN100505105C (zh) * 2006-12-07 2009-06-24 中国科学院半导体研究所 一种采样/保持电路装置
JP5131274B2 (ja) * 2007-08-07 2013-01-30 富士通株式会社 バッファ装置
JP5355366B2 (ja) * 2009-12-02 2013-11-27 株式会社東芝 差動増幅回路および無線受信機

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4420725A (en) * 1978-12-27 1983-12-13 Pioneer Electronic Corporation Wide-bandwidth low-distortion amplifier
JPS5590110A (en) * 1978-12-27 1980-07-08 Pioneer Electronic Corp Amplifier
NL8302720A (nl) * 1983-08-01 1985-03-01 Philips Nv Hf-versterker met distorsie-compensatie.
US4523110A (en) * 1983-09-30 1985-06-11 Mostek Corporation MOSFET sense amplifier circuit
DE68910428T2 (de) * 1988-08-19 1994-05-11 Philips Nv Spannungs-/Stromwandler.
US5416365A (en) * 1992-08-31 1995-05-16 National Semiconductor Corporation Local feedback stabilized emitter follower cascade
DE4237122C2 (de) * 1992-11-03 1996-12-12 Texas Instruments Deutschland Schaltungsanordnung zur Überwachung des Drainstromes eines Metall-Oxid-Halbleiter-Feldeffekttransistors
US5345120A (en) * 1993-01-21 1994-09-06 Intel Corporation Swing limiting circuit for BiCMOS sense amplifiers
US5339078A (en) * 1993-07-12 1994-08-16 Raytheon Company Digital to analog converter switch circuit
US5414382A (en) * 1993-09-30 1995-05-09 International Business Machines Corporation Impedance buffer for driving capacitive loads
DE69428782T2 (de) * 1994-05-25 2002-05-08 St Microelectronics Srl Anstiegszeitsteuerung und Optimierung des Leistungsverbrauchs in einer Leistungsstufe

Also Published As

Publication number Publication date
WO1997028603A1 (en) 1997-08-07
JPH11503590A (ja) 1999-03-26
US5869993A (en) 1999-02-09
EP0819339A1 (en) 1998-01-21
JP3909865B2 (ja) 2007-04-25

Similar Documents

Publication Publication Date Title
US4767946A (en) High-speed supply independent level shifter
KR950005169B1 (ko) 평형 차동 증폭기
US8022765B1 (en) Source follower with gain compensation, and circuits and methods for source follower gain error compensation
KR20010089826A (ko) 클래스 ａｂ 증폭기
US4961046A (en) Voltage-to-current converter
US5021730A (en) Voltage to current converter with extended dynamic range
KR19990008217A (ko) 저전압 차동 증폭기
JPH01106607A (ja) 増幅回路配置
TW459169B (en) High speed current mirror circuit and method
US20060226892A1 (en) Circuit for generating a reference current
KR19980703507A (ko) 용량적으로 로딩된 팔로어의 왜곡 보상
KR900005552B1 (ko) 전류미러회로
KR920009034A (ko) 샘플홀드 회로
JPS6119134B2 (ko)
US8742849B1 (en) Linear source follower amplifier
US5838175A (en) Low distortion track and hold circuit
US4471319A (en) FET Buffer amplifier with improved noise rejection
US5113146A (en) Amplifier arrangement
US20030094994A1 (en) Method and device for reducing influence of early effect
US20030128056A1 (en) Bias technique for operating point control in multistage circuits
JP2004129276A (ja) トラックアンドホールド回路
US5864228A (en) Current mirror current source with current shunting circuit
US7525370B2 (en) Circuits for generating a reference voltage
KR100284628B1 (ko) 모스 기술 증폭기 회로
KR900011132A (ko) 전류미러(current mirror)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application