JP5131274B2

JP5131274B2 - バッファ装置

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Publication number: JP5131274B2
Application number: JP2009526288A
Authority: JP
Inventors: 博樹高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-08-07
Filing date: 2007-08-07
Publication date: 2013-01-30
Anticipated expiration: 2027-08-07
Also published as: US20100102855A1; WO2009019761A1; JPWO2009019761A1

Description

本発明は、バッファ装置に関し、特に負荷の前段に設置されて、高周波アナログ信号により負荷を駆動するバッファ装置に関する。

アナログ信号の伝送において、一定の電源電圧の下で高い利得を達成するには、負荷側の入力インピーダンス（負荷インピーダンス）はできるだけ大きくしなければならない。なぜなら、増幅段と負荷を接続したときに、負荷の入力インピーダンスが低く、増幅段の出力インピーダンスが高いと、分圧による電圧損失が生じて、増幅段から負荷へ正しく電圧が伝わらなくなるからである。

このため、増幅段が低インピーダンスの負荷を駆動する場合には、信号電圧の損失が無視できるように、増幅段と負荷との間にバッファを入れる必要があり、このようなバッファとして、ソースフォロワ（ドレイン接地増幅段）が通常用いられている。

図６は一般的なソースフォロワの構成を示す図である。図７はソースフォロワの入出力電圧を示す図であり、縦軸は出力信号の電圧Ｖout、横軸は入力信号の電圧Ｖinである。
ｎ−ＭＯＳ（Metal Oxide Semiconductor）のＦＥＴ（Field Effect Transistor）を使用した場合のソースフォロワ１００は、ＦＥＴｍ０のソースに抵抗Ｒsおよび負荷Ｌの一端が接続し、ドレインが電源ＶDDに接続して、ゲートから信号が入力される。抵抗Ｒsおよび負荷Ｌの他端はＧＮＤに接続する。

ゲートに印加された信号の入力電圧ＶinがＦＥＴｍ０のしきい値電圧Ｖthよりも小さい場合は、ＦＥＴｍ０はＯＦＦであり、入力電圧Ｖinがしきい値電圧Ｖthを超えると、ＦＥＴｍ０はＶDDに対して飽和領域でＯＮになり、抵抗Ｒsには電流が流れる。そして、入力電圧Ｖinが増加すると、ソースの電位がゲートの電圧に追従（follow）していき、入力信号によってソースに接続された負荷Ｌが駆動される。

従来技術としては、２つのソースフォロワの出力の平均値を求め、平均値と基準値との差に応じた電圧を生成し、生成した電圧を２つのソースフォロワそれぞれのトランジスタのウエルに供給して、しきい値電圧を変えることで、低電源電圧の場合でも、動作範囲を広くしたソースフォロワ回路が提案されている（例えば、特許文献１）。
特開２００６−１３６３１号公報（段落番号〔００１６〕〜〔００２１〕，第１図）

ソースフォロワは、増幅率がほぼ１で（増幅しない）、入力インピーダンスが高く、出力インピーダンスが低いという特徴を持っており（入力インピーダンスが高いとその回路を使ったことによる影響が少なくなり、出力インピーダンスが低いと、より多くの負荷を駆動できる）、アナログ増幅回路において広く使用されている。

しかし、入力信号の周波数が高くなるにつれて、駆動負荷が重くなってくるので、アイドリング電流が少ないと、出力信号Ｖoutの負側の波形がクリップされて歪みが生じることになる。

図８は周波数が高くなるにつれて駆動負荷が重くなることを説明するための図である。信号源と負荷Ｌの一端が接続し、負荷Ｌの他端がＧＮＤに接続する。ここで、信号源からの出力信号の周波数が高くなると、信号源と負荷Ｌをつなぐライン上の並列寄生キャパシタＣの寄生容量が大きくなって、容量性リアクタンス成分の影響が無視できなくなる。このため、負荷の入力インピーダンスが低下することになり駆動負荷が重くなる。

図９は波形クリップの様子を示す図である。縦軸は出力信号電圧Ｖout、横軸は時間である。負荷が重くなって入力インピーダンスが低いのにもかかわらず、ソースフォロワのアイドリング電流が少ないと、駆動するのに十分な電流が負荷側へ流れないので、出力信号Ｖoutの負側にクリップが生じてしまう（なお、ｐ−ｍｏｓのＦＥＴを使った場合は、正側の波形にクリップが生じる）。また、負荷が重くなると、クリップが生じるだけでなく、出力波形全体の振幅も小さくなってくる。

したがって、高周波で所望の出力ダイナミックレンジ（所望の出力振幅）を確保するためには、ソースフォロワに与える電流を増やさなければならず、消費電流が増加することになる。

このように、高周波で十分な駆動能力を得るためには、消費電流を大きくしなければならないが、たとえ消費電流を大きくしても、従来のソースフォロワの構成では、ＦＥＴの物理パラメータが環境条件（プロセス製造条件や温度条件）等によって変動すると、ソースフォロワの出力ＤＣ電圧や出力振幅に直接影響を与えることになり、安定性に欠けるといった問題があった。また、特に高周波回路では、接続先の回路の入力条件として、安定なＤＣ電圧が必要な場合が多いので、従来のような構成のソースフォロワを使用すると、回路全体で安定した動作が得られないといった問題があった。

本発明はこのような点に鑑みてなされたものであり、環境条件等によって変動しやすい出力ＤＣ電圧や出力振幅のばらつきを抑制し、出力信号の安定化を図り、負荷駆動能力を向上させたバッファ装置を提供することを目的とする。

上記課題を解決するために、バッファ装置が提供される。バッファ装置は、第１のソースフォロワのソース、第１のソース接地増幅部のドレインおよび反転出力端子が接続した第１の電力合成部と、第２のソースフォロワのソース、第２のソース接地増幅部のドレインおよび非反転出力端子が接続した第２の電力合成部とを含み、前記第１のソースフォロワのゲートと、前記第２のソース接地増幅部のゲートと、反転入力端子とが接続し、前記第２のソースフォロワのゲートと、前記第１のソース接地増幅部のゲートと、非反転入力端子とが接続した構成を持つクロスカップル回路と、前記第１の電力合成部の負相出力と前記第２の電力合成部の正相出力との平均をとった同相電圧が、基準電圧と同じ値になるように、前記第１のソース接地増幅部および前記第２のソース接地増幅部に対してコモンモードフィードバックを行って、前記第１のソース接地増幅部および前記第２のソース接地増幅部それぞれのゲート電圧を調整する第１のバイアス回路と、定電流源を流れる電流によって一方の抵抗に生じる電圧が他方の抵抗にも現れて、前記一方の抵抗に流れる電流と同じ値の電流が、前記他方の抵抗に流れるようにミラーリングを行った際の２つの前記抵抗で生じる電圧の差分の増幅電圧を補償電圧とし、前記第１のソースフォロワおよび前記第２のソースフォロワそれぞれに印加されるゲート電圧の変動が抑制するように、前記第１のソースフォロワのゲートと、前記第２のソースフォロワのゲートに対して前記補償電圧を印加する第２のバイアス回路とを備える。

環境条件等によって変動しやすい出力ＤＣ電圧や出力振幅のばらつきを抑制し、出力信号の安定化を図り、負荷駆動能力を向上させることが可能になる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

バッファ装置の原理図である。バッファ装置の構成を示す図である。周波数特性を示す図である。出力波形を示す図である。入出力特性を示す図である。一般的なソースフォロワの構成を示す図である。ソースフォロワの入出力電圧を示す図である。周波数が高くなるにつれて駆動負荷が重くなることを説明するための図である。波形クリップの様子を示す図である。

以下、本発明の実施の形態を図面を参照して説明する。図１はバッファ装置の原理図である。バッファ装置１は、クロスカップル回路１０と、第１のバイアス回路２０と、第２のバイアス回路３０とから構成され、高周波アナログ信号により負荷を駆動する２入力２出力の装置である。

クロスカップル回路１０は、第１の電力合成部１１と第２の電力合成部１２から構成される。また、第１の電力合成部１１は、ソースフォロワ１１ａ（第１のソースフォロワ）とソース接地増幅部１１ｂ（第１のソース接地増幅部）から構成される。第２の電力合成部１２は、ソースフォロワ１２ａ（第２のソースフォロワ）とソース接地増幅部１２ｂ（第２のソース接地増幅部）から構成される。

第１の電力合成部１１に対し、ソースフォロワ１１ａのソースと、ソース接地増幅部１１ｂのドレインと、反転出力端子ＸＯＵＴとが接続する。第２の電力合成部１２に対し、ソースフォロワ１２ａのソースと、ソース接地増幅部１２ｂのドレインと、非反転出力端子ＯＵＴとが接続する。

また、ソースフォロワ１１ａのゲートと、ソース接地増幅部１２ｂのゲートと、反転入力端子ＸＩＮとが接続し、ソースフォロワ１２ａのゲートと、ソース接地増幅部１１ｂのゲートと、非反転入力端子ＩＮとが接続する。

第１のバイアス回路２０は、第１の電力合成部１１の出力と第２の電力合成部１２の出力との同相電圧が、基準電圧と同じ値になるように、ソース接地増幅部１１ｂおよびソース接地増幅部１２ｂそれぞれのゲート電圧（ゲート−ソース電圧Ｖgs）を調整する。

第２のバイアス回路３０は、ソースフォロワ１１ａおよびソースフォロワ１２ａそれぞれに印加されるゲート電圧の変動が抑制するように、ソースフォロワ１１ａのゲートと、ソースフォロワ１２ａのゲートに対して補償電圧を印加する。

次にバッファ装置１の具体的な回路構成について説明する。図２はバッファ装置１の構成を示す図である。なお、以降では、第１のバイアス回路２０をコモンモードフィードバック（common mode feedback）回路２０、第２のバイアス回路３０をアクティブカレントミラー（active current mirror）回路３０と呼ぶ。

ソースフォロワ１１ａは、抵抗Ｒ１、コンデンサＣ１およびＦＥＴｍ１を含み、ソース接地増幅部１１ｂは、抵抗Ｒ２、コンデンサＣ２およびＦＥＴｍ２を含む。ソースフォロワ１２ａは、抵抗Ｒ３、コンデンサＣ３およびＦＥＴｍ３を含み、ソース接地増幅部１２ｂは、抵抗Ｒ４、コンデンサＣ４およびＦＥＴｍ４を含む。

コモンモードフィードバック回路２０は、抵抗Ｒ５、抵抗Ｒ６、基準電圧源Ｖｒ、差動増幅器ａｍｐ１を含む。アクティブカレントミラー回路３０は、抵抗Ｒ７（制御抵抗）、抵抗Ｒ８（被制御抵抗）、差動増幅器ａｍｐ２、定電流源Ｉｂ１、ＦＥＴｍ５（第１のトランジスタ）、ＦＥＴｍ６（第２のトランジスタ）を含む。

各素子の接続関係について説明する。反転入力端子ＸＩＮは、コンデンサＣ１の一端と、コンデンサＣ４の一端と接続する。非反転入力端子ＩＮは、コンデンサＣ２の一端と、コンデンサＣ３の一端と接続する。

コンデンサＣ１の他端は、抵抗Ｒ１の一端とＦＥＴｍ１のゲートと接続し、コンデンサＣ２の他端は、抵抗Ｒ２の一端とＦＥＴｍ２のゲートと接続し、コンデンサＣ３の他端は、抵抗Ｒ３の一端とＦＥＴｍ３のゲートと接続し、コンデンサＣ４の他端は、抵抗Ｒ４の一端とＦＥＴｍ４のゲートと接続する。

反転出力端子ＸＯＵＴは、ＦＥＴｍ１のソースと、抵抗Ｒ５の一端と、ＦＥＴｍ２のドレインと接続し、ＦＥＴｍ１のドレインは、電源ＶDDに接続し、ＦＥＴｍ２のソースはＧＮＤに接続する。

非反転出力端子ＯＵＴは、ＦＥＴｍ３のソースと、抵抗Ｒ６の一端と、ＦＥＴｍ４のドレインと接続し、ＦＥＴｍ３のドレインは、電源ＶDDに接続し、ＦＥＴｍ４のソースはＧＮＤに接続する。

差動増幅器ａｍｐ１の入力端（−）は、抵抗Ｒ５の他端と、抵抗Ｒ６の他端に接続し、差動増幅器ａｍｐ１の入力端（＋）は、基準電圧源Ｖｒに接続し、差動増幅器ａｍｐ１の出力端は、抵抗Ｒ２の他端と、抵抗Ｒ４の他端と、ＦＥＴｍ６のゲートに接続する。

抵抗Ｒ７の一端は、電源ＶDDに接続し、抵抗Ｒ７の他端は、定電流源Ｉｂ１の一端と、差動増幅器ａｍｐ２の入力端（−）に接続する。抵抗Ｒ８の一端は、電源ＶDDに接続し、抵抗Ｒ８の他端は、差動増幅器ａｍｐ２の入力端（＋）とＦＥＴｍ５のドレインとに接続する。

ＦＥＴｍ５のソースは、ＦＥＴｍ６のドレインと接続し、ＦＥＴｍ６のソースはＧＮＤに接続する。差動増幅器ａｍｐ２の出力端は、ＦＥＴｍ５のゲートと、抵抗Ｒ１の他端と、抵抗Ｒ３の他端とに接続する。

次に動作について説明する。クロスカップル回路１０において、反転入力端子ＸＩＮから入力した逆相入力信号は、コンデンサＣ１でＤＣカットされた後に、ソースフォロワ１１ａのＦＥＴｍ１のゲートに入力する。その際に、バイアス抵抗Ｒ１を介して、アクティブカレントミラー回路３０から送信される信号によってバイアスがかけられる。また、逆相入力信号は、コンデンサＣ４でＤＣカットされた後に、ソース接地増幅部１２ｂのＦＥＴｍ４のゲートに入力する。その際に、バイアス抵抗Ｒ４を介して、コモンモードフィードバック回路２０から送信される信号によってバイアスがかけられる。

非反転入力端子ＩＮから入力した正相入力信号は、コンデンサＣ２でＤＣカットされた後に、ソース接地増幅部１１ｂのＦＥＴｍ２のゲートに入力する。その際に、バイアス抵抗Ｒ２を介して、コモンモードフィードバック回路２０から送信される信号によってバイアスがかけられる。また、正相入力信号は、コンデンサＣ３でＤＣカットされた後に、ソースフォロワ１２ａのＦＥＴｍ３のゲートに入力する。その際に、バイアス抵抗Ｒ３を介して、アクティブカレントミラー回路３０から送信される信号によってバイアスがかけられる。

そして、ソースフォロワ１１ａを流れる信号と、ソース接地増幅部１１ｂを流れる信号とが電力合成されて、反転出力端子ＸＯＵＴから逆相出力信号が出力し、ソースフォロワ１２ａを流れる信号と、ソース接地増幅部１２ｂを流れる信号とが電力合成されて、非反転出力端子ＯＵＴから正相出力信号が出力する。

コモンモードフィードバック回路２０において、モニタ抵抗Ｒ５、Ｒ６の抵抗比によって得られる、正相出力信号と逆相出力信号との同相ＤＣ電圧（平均値）Ｖ１は、差動増幅器ａｍｐ１の入力端（−）に印加され、基準電圧源Ｖｒが差動増幅器ａｍｐ１の入力端（＋）に印加されて、差動増幅器ａｍｐ１は、同相電圧Ｖ１と、基準電圧Ｖｒとの差分電圧を出力する。

差分電圧は、抵抗Ｒ２を介して、ソース接地増幅部１１ｂにフィードバックされ、抵抗Ｒ６を介して、ソース接地増幅部１２ｂにフィードバックされて、同相電圧Ｖ１と基準電圧Ｖｒとが同じ値になるように、ソース接地増幅部１１ｂおよびソース接地増幅部１２ｂのゲート電圧が調整される。これにより、正相出力信号および逆相出力信号の出力ＤＣ電圧を安定化させる（なお、正相、逆相の信号電圧の平均値が所定値になるようにフィードバックをかけることをコモンモードフィードバックと呼ぶ）。

アクティブカレントミラー回路３０において、定電流源Ｉｂ１に流れる電流によって制御抵抗Ｒ７に生じる制御電圧Ｖ２が、差動増幅器ａｍｐ２の入力端（−）に印加され、差動増幅器ａｍｐ２の入力端（＋）には、被制御抵抗Ｒ８が接続している。

差動増幅器ａｍｐ２は、制御電圧Ｖ２が被制御抵抗Ｒ８側にも現れるまでＦＥＴｍ５のゲート電圧を変化させる。また、このとき、抵抗Ｒ７を流れる電流が抵抗８にミラーリングして流れることになる（制御側の抵抗の電圧が被制御側の抵抗にも現われて同じ電流が流れることをカレントミラーと呼ぶ）。

なお、差動増幅器ａｍｐ１から出力される差分電圧がＦＥＴｍ６のゲートに印加されるので、コモンモードフィードバック回路２０に協調してＦＥＴｍ５（アクティブカレントミラー回路３０）が駆動する。

そして、差動増幅器ａｍｐ２の出力電圧を補償電圧として、ソースフォロワ１１ａのゲートとソースフォロワ１２ａのゲートに印加する。これにより、正相出力信号および逆相出力信号の出力振幅を安定化させる。

ここで、ＭＯＳＦＥＴの相互コンダクタンスｇｍは、ゲート電圧を微小変動させたときのドレイン電流の変化量で定義され（ｇｍ＝ΔＩd／ΔＶgs）、相互コンダクタンスｇｍは、ゲート電圧に依存する。アクティブカレントミラー回路３０では、環境変動が生じた場合でも最適な相互コンダクタンスｇｍが得られるように、ソースフォロワ１１ａ、１２ａに印加する補償電圧を、定電流源Ｉｂ１にもとづき生成し、ソースフォロワ１１ａ、１２ａのゲートに印加することで、出力振幅のばらつきを抑制している。

次にバッファ装置１と一般的なソースフォロワに対して、同一電流、同一駆動負荷条件でシミュレーションした際の特性比較について説明する。図３は周波数特性を示す図である。縦軸は順方向透過特性（Ｓ２１）、横軸は周波数（ＧＨｚ）である。一般的なソースフォロワは、利得が０以下で減衰を示すが、バッファ装置１では高周波でも利得が得られることがわかる。

図４は出力波形を示す図である。縦軸は電圧、横軸は時間である。バッファ装置１および一般的なソースフォロワを、電源電圧２．９Ｖで作製したときの出力波形を示している。

図に示されるように、バッファ装置１は、電源電圧に近い値まで出力振幅を大きくすることができ、一般的なソースフォロワと比べて駆動効率が極めて高いことがわかる。バッファ装置１では、クリップされるポイントが高くなるので、電源電圧近くまで出力振幅を上げてもクリップが生じない。

図５は入出力特性を示す図である。縦軸は出力信号の電力（ｄＢｍ）、横軸は入力信号の電力（ｄＢｍ）である。バッファ装置１では、安定的な電力（ＣＰ：Constant Power）が得られ、一般的なソースフォロワと比べて高い電力を得られることがわかる。

以上説明したように、バッファ装置１は、コモンモードフィードバック回路２０によって出力ＤＣ電圧を補償して安定化させ、アクティブカレントミラー回路３０によって出力振幅を補償して安定化させる構成とした、これにより、環境条件等の変化があっても、出力信号の安定化を図ることが可能になり、従来のソースフォロワと比べて、高周波においても高い負荷駆動能力を供給することが可能になる。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

１バッファ装置
１０クロスカップル回路
１１第１の電力合成部
１２第２の電力合成部
１１ａ、１２ａソースフォロワ
１１ｂ、１２ｂソース接地増幅部
２０第１のバッファ回路
３０第２のバッファ回路

Claims

アナログ信号により負荷を駆動するバッファ装置において、
第１のソースフォロワのソース、第１のソース接地増幅部のドレインおよび反転出力端子が接続した第１の電力合成部と、第２のソースフォロワのソース、第２のソース接地増幅部のドレインおよび非反転出力端子が接続した第２の電力合成部とを含み、前記第１のソースフォロワのゲートと、前記第２のソース接地増幅部のゲートと、反転入力端子とが接続し、前記第２のソースフォロワのゲートと、前記第１のソース接地増幅部のゲートと、非反転入力端子とが接続した構成を持つクロスカップル回路と、
前記第１の電力合成部の負相出力と前記第２の電力合成部の正相出力との平均をとった同相電圧が、基準電圧と同じ値になるように、前記第１のソース接地増幅部および前記第２のソース接地増幅部に対してコモンモードフィードバックを行って、前記第１のソース接地増幅部および前記第２のソース接地増幅部それぞれのゲート電圧を調整する第１のバイアス回路と、
定電流源を流れる電流によって一方の抵抗に生じる電圧が他方の抵抗にも現れて、前記一方の抵抗に流れる電流と同じ値の電流が、前記他方の抵抗に流れるようにミラーリングを行った際の２つの前記抵抗で生じる電圧の差分の増幅電圧を補償電圧とし、前記第１のソースフォロワおよび前記第２のソースフォロワそれぞれに印加されるゲート電圧の変動が抑制するように、前記第１のソースフォロワのゲートと、前記第２のソースフォロワのゲートに対して前記補償電圧を印加する第２のバイアス回路と、
を有することを特徴とするバッファ装置。
前記第１のバイアス回路は、前記出力同相電圧と、前記基準電圧との差分電圧を求め、前記第１のソース接地増幅部のゲートと前記第２のソース接地増幅部のゲートに対して前記差分電圧を印加させ、前記出力同相電圧と前記基準電圧とが同じ値になるように、前記第１のソース接地増幅部および前記第２のソース接地増幅部のゲート電圧を調整して、前記第１の電力合成部および前記第２の電力合成部からの出力ＤＣ電圧を安定化させることを特徴とする請求の範囲第１項記載のバッファ装置。
前記第２のバイアス回路は、定電流源と、差動増幅器と、制御抵抗と、被制御抵抗と、第１のトランジスタと、第２のトランジスタとから構成され、
前記制御抵抗の一端は、電源に接続し、前記制御抵抗の他端は、前記差動増幅器の一端の入力端と前記定電流源の一端とに接続し、前記定電流源の他端は、ＧＮＤに接続し、
前記被制御抵抗の一端は、前記電源に接続し、前記被制御抵抗の他端は、前記差動増幅器の他端の入力端と、前記第１のトランジスタのドレインと接続し、
前記差動増幅器の出力端は、前記第１のソースフォロワのゲートと前記第２のソースフォロワのゲートと前記第１のトランジスタのゲートとに接続し、
前記第２のトランジスタのドレインは、前記第１のトランジスタのソースと接続し、前記第２のトランジスタのゲートには、前記第１のバイアス回路から出力される前記差分電圧が印加され、前記第２のトランジスタのソースはＧＮＤに接続して、
前記差動増幅器の前記一端の入力端に印加される、前記定電流源に流れる電流によって前記制御抵抗に生じる制御電圧が、前記差動増幅器の前記他方の入力端に接続される前記被制御抵抗側にも現れて、前記電流が前記被制御抵抗にミラーリングして流れるように、前記差動増幅器の出力電圧は、前記第１のトランジスタのゲート電圧を変化させ、
前記差分電圧が前記第２のトランジスタのゲートに印加されることで、前記第１のバイアス回路に協調して前記第１のトランジスタを駆動し、
前記差動増幅器の出力電圧を前記補償電圧として、前記第１のソースフォロワのゲートと前記第２のソースフォロワのゲートに印加することで、前記第１の電力合成部および前記第２の電力合成部からの出力振幅を安定化させることを特徴とする請求の範囲第２項記載のバッファ装置。