JP3909865B2

JP3909865B2 - 容量的に負荷状態とされたホロワ回路に対するひずみ補償

Info

Publication number: JP3909865B2
Application number: JP52744197A
Authority: JP
Inventors: ピエテルフォレンカンプ
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1996-02-01
Filing date: 1997-01-17
Publication date: 2007-04-25
Anticipated expiration: 2017-01-17
Also published as: US5869993A; JPH11503590A; WO1997028603A1; KR19980703507A; EP0819339A1

Description

本発明は、入力信号を受ける入力端子と、入力信号に応答して緩衝出力信号を生じる出力端子と、入力端子に結合された制御電極、出力端子に結合された第１主電極及び第２主電極を有する第１トランジスタと、前記第１主電極に結合され第１バイアス電流を第１トランジスタに供給する第１バイアス電流手段とを具えるトランジスタ回路に関するものである。
このようなトランジスタ回路は周知のホロワ回路であり、容量性負荷を駆動するバッファ回路として広く用いられている。例えば、信号をキャパシタに蓄積するトラック−ホールド回路又はサンプル−ホールド回路のようなサンプリング回路においては、所望の信号速度で充分な精度を以って入力信号を蓄積するのにある駆動容量が必要となる。この目的の極めて基本的な回路がホロワ回路である。容量性負荷を有するホロワ回路のバイポーラ構成を図１に示す。トランジスタの電圧−電流伝達特性は非直線である為、容量性負荷の両端間の出力信号は入力信号のレベルシフトしたものと、偶数調波ひずみ項の列及び奇数調波ひずみ項の列との合計として表すことができる。差動回路構成を用いると、偶数調波ひずみ項を抑圧することができ、重複する回路部分間の整合が理想的であれば偶数調波ひずみ項を理論的には無くすことができる。しかし、奇数調波ひずみ項はこのようにして抑圧することができない。
本発明の目的は、奇数調波ひずみを補償したホロワ回路を提供せんとするにある。
本発明は、頭書に記載したトランジスタ回路において、このトランジスタ回路が更に、第２トランジスタと、第３トランジスタと、第２バイアス電流手段と、補償キャパシタとを有し、第２トランジスタの制御電極が入力端子に結合され、第２バイアス電流手段は第２トランジスタの第１主電極に接続されこの第２トランジスタに第２バイアス電流を供給するようになっており、第３トランジスタは、第１バイアス電流手段に結合された第１主電極と、第１トランジスタの第１主電極に結合された第２主電極と、バイアス電圧を受けるように結合された制御電極とを有し、前記補償キャパシタは前記第２トランジスタの第１主電極と前記第３トランジスタの第１主電極との間に結合されていることを特徴とする。
第２トランジスタの制御電極は第１トランジスタと同じ入力信号を受ける為、同様なひずみ成分を有する電流が補償キャパシタを流れ、この電流が第３トランジスタの主電流通路を経て出力電流に加わる。この補償構成はバイポーラ及びユニポーラトランジスタに適用しうる。
奇数調波ひずみのみならず偶数調波ひずみをも減少させるために、本発明によるトランジスタ回路の例では、このトランジスタ回路が更に、他の入力端子と、他の出力端子と、第４トランジスタとを具え、第４トランジスタは、前記他の入力端子に結合された制御電極と、前記他の出力端子及び第２トランジスタの第２主電極に結合された第１主電極とを有していることを特徴とする。
この例は完全に平衡化されており、電力消費量が最少の差動構成を有する。その理由は、第２トランジスタを流れる電流が第４トランジスタをも流れる為である。トランジスタ技術、特にバイポーラトランジスタに対するトランジスタ技術に応じて、本例では更に、第２トランジスタの制御電極は第１レベルシフト回路を経て前記入力端子に結合され、第３トランジスタの制御電極は第２レベルシフト回路を経て前記他の入力端子に結合されているようにすることができる。
レベルシフト回路はトランジスタに対する適正なバイアス及び追加の信号範囲の双方又はいずれか一方を生じる。レベルシフト回路の有効で簡単な構成を得る本発明によるトランジスタ回路の他の例では、第１レベルシフト回路は第５トランジスタ及び第３バイアス電流手段を有し、第５トランジスタは前記入力端子に結合された制御電極及び第２トランジスタの制御電極に結合された第１主電極を有し、第３バイアス電流手段は第５トランジスタの第１主電極に結合されて第３バイアス電流を第５トランジスタに供給するようになっており、第２レベルシフト回路は第６トランジスタ及び第４バイアス電流手段を有し、第６トランジスタは前記他の入力端子に結合された制御電極及び第３トランジスタの制御電極に結合された第１主電極を有し、第４バイアス電流手段は第６トランジスタの第１主電極に結合されて第６トランジスタに第４バイアス電流を供給するようになっていることを特徴とする。
本発明の上述した及びその他の特徴や利点は以下の図面に関する本発明の実施例の説明から明らかになるであろう。図中、
図１は、従来のバイポーラホロワ回路を示し、
図２は、本発明によるホロワ回路のバイポーラ構成を示し、
図３は、本発明によるホロワ回路のユニポーラ構成を示し、
図４は、本発明によるホロワ回路の差動バイポーラ構成を示し、
図５は、本発明によるホロワ回路の差動バイポーラ構成を示す。
好適実施例の図面及び説明において、同一又は極めて類似する要素を示すのに同一符号を用いている。
図１は、容量性負荷のホロワ回路のバイポーラ構成を示す。この回路はエミッタホロワ構造のＮＰＮトランジスタ２を有する。このトランジスタ２の制御電極すなわちベースは入力端子４に結合され、この入力端子４に結合される入力信号ｖ_iを受ける。トランジスタ２の第１主電極すなわちエミッタは、負荷キャパシタ８が設けられた出力端子６に結合されている。トランジスタ２の第２主電極すなわちコレクタは正供給電圧源１０に結合されている。バイアス電流源１２はトランジスタ２のエミッタと大地との間に結合され、トランジスタ２にバイアス電流Ｉ_Oを供給する。負荷キャパシタ８の両端間の出力信号ｖ_Oは入力信号ｖ_iとエミッタホロワバイアス電流Ｉ_Oの変調指数ｍ₁との関数、すなわち、
（１）ｖ_O＝ｖ_i−Ｖ_be＝ｖ_i−Ｖ_BEO−Ｖ_Tln（１＋ｍ₁）
として表すことができる。この式において、ｍ₁はｉ_O／Ｉ_Oとして規定され、ｉ_Oは負荷キャパシタ８に流れる信号電流であり、Ｖ_beはトランジスタ２のベース−エミッタ電圧であり、Ｖ_BEOはＶ_beの定常状態部分であり、Ｖ_Tは周知の熱電圧ｋＴ／ｑである。式（１）にある非直線項Ｖ_T ln（１＋ｍ₁）は

として書き表すことができる。従って、出力信号ｖ_Oは、入力信号ｖ_iが直流シフトしたものと、偶数調波の列及び奇数調波の列との合計として書き表すことができる。偶数調波は差動又は平衡化構成を用いることにより抑圧しうるも、奇数調波は依然として出力信号に残存する。図２は本発明によるホロワ回路を示し、この場合図１のホロワ回路の出力信号に生じる奇数調波を抑圧するのに容量性補償技術を用いる。この目的のために、トランジスタ２のエミッタとバイアス電流源１２との間にＮＰＮトランジスタ１４が挿入されている。このトランジスタ１４のエミッタ、コレクタ及びベースはそれぞれ、バイアス電流源１２、トランジスタ２のエミッタ及びバイアス電圧源接続端子１６に結合されている。このホロワ回路は更に、エミッタホロワ構造で動作するトランジスタ２のようなＮＰＮトランジスタ１８を有する。このトランジスタ１８のベースは入力端子４に結合され、トランジスタ２と同様に入力端子４に供給される入力信号ｖ_iを受ける。トランジスタ１８のエミッタは補償キャパシタ２０を経てトランジスタ１４のエミッタに結合されている。トランジスタ１８のコレクタは正供給電圧源１０に結合されている。バイアス電流源１２と同様のバイアス電流源２２がトランジスタ１８のエミッタと大地との間に結合され、トランジスタ１８にバイアス電流Ｉ_Oを供給する。
トランジスタ１４及び１８と補償キャパシタ２０との目的はエミッタホロワトランジスタ２にバイアス電流を供給し、このバイアス電流により、電流が出力信号ｖ_O中に奇数調波成分を生ぜしめるのを補償する。補償キャパシタ２０の両端間の電圧ｖ_Cは入力信号ｖ_iとトランジスタ１４及び１８の変調指数ｍ₂との関数

の関数として表すことができる。この式において、ｍ₂はｉ_C／Ｉ_Oとして規定され、ｉ_Cは補償キャパシタ２０を流れる信号電流であり、ｖ_Cは補償キャパキタ２０の両端間の信号電圧であり、ΔＶ_beはトランジスタ１８及び１４のベース−エミッタ電圧間の差である。信号ｖ_Cにおける非直線項は

として書き表すことができる。従って、補償キャパシタ２０の両端間の電圧ｖ_Cは入力電圧ｖ_iがシフトしたものと奇数調波項との合計に等しくなる。変調指数が等しい（ｍ₁＝ｍ₂）と、補償キャパシタ２０のキャパシタンスＣ_Cが負荷キャパシタ８のキャパシタンスＣ_Lに等しい場合、信号電流ｉ_Cにおける奇数調波項の大きさはエミッタホロワトランジスタ２によって発生される信号電流ｉ_Oにおける奇数調波の大きさの２倍に等しくなる。その結果、補償キャパシタ２０を流れる電流ｉ_Cが負荷キャパシタ８を流れる電流ｉ_Oの半分に等しくなると奇数調波は相殺される。この奇数調波の相殺はキャパシタ比Ｃ_C／Ｃ_L＝０．５で得られる。
トランジスタ２のエミッタ面積に対するトランジスタ１４及び１８の双方又はいずれか一方のエミッタ面積の比を適切に定めるか、或いはバイアス電流源１２及び２２に対するバイアス電流を異なる値に選択するか、或いはこれらの双方を行なうことにより、キャパシタ比を他の値にしても同じ効果が得られることに注意すべきである。
バイポーラトランジスタの代わりに他の技術のトランジスタを図３に示すように用いることができる。ユニポーラ（ＭＯＳＦＥＴ）トランジスタの場合には、トランジスタの制御電極、第１主電極及び第２主電極がユニポーラトランジスタのゲート、ソース及びドレインにそれぞれ相当する。この場合も補償機構の一般的理論は同様に適用可能であるが、式（１）〜（４）はトランジスタの特定の特性に合わせる必要がある。
所望に応じバイアス電流源を抵抗或いはその他のバイアス手段に代えることができるも、このようにすると奇数調波の相殺が悪くなるおそれがある。
図４は、本発明によるホロワ回路のバイポーラ構成の差動又は平衡化構成を示す。この構成は差動入力端子及び差動出力端子を有し、偶数及び奇数調波ひずみを低減させた差動出力信号を生じる。トランジスタ１８のコレクタはＮＰＮトランジスタ２４のエミッタに結合され、このトランジスタ２４のコレクタは正供給電圧源１０に結合されている。トランジスタ２４のエミッタは他の負荷キャパシタ２８が設けられた他の出力端子２４に結合されている。トランジスタ２４のベースは他の入力端子３０に結合され、相補の入力信号−ｖ_iを受ける。トランジスタ１８のベースは第１レベルシフト回路３２を経て入力端子４に結合され、トランジスタ１４のベースは第２レベルシフト回路３４を経て前記他の入力端子３０に結合されている。この構成は、前記他の入力端子３０が図２に示す端子１６の代わりとなり、バイアス電圧と相補入力電圧との双方をトランジスタ２４のベースに与える。レベルシフト回路３２及び３４はトランジスタに適切なバイアスを与えるも、トランジスタ技術が許すならば省略可能である。
図５はレベルシフト回路をより詳細に示したバイポーラ差動構成を示す。第１レベルシフト回路３２は、ベースを入力端子４に結合し、コレクタを正供給電圧源１０に結合し、エミッタを随意のダイオード４０を経てトランジスタ１８のベースに結合したエミッタホロワトランジスタ３８を有する。バイアス電流源４２は前記随意のダイオード４０を介してトランジスタ３８のエミッタに結合されている。同様に、第２レベルシフト回路３４は、ベースを前記他の入力端子３０に結合し、コレクタを正供給電圧源１０に結合し、エミッタを随意のダイオード４６を経てトランジスタ１４のベースに結合したエミッタホロワトランジスタ４４を有し、バイアス電流源４８が前記随意のダイオード４６を経てトランジスタ４４のエミッタに結合されている。ダイオード４０及び４６はトランジスタ１４及び１８へのコレクタ信号範囲を大きくするも、このような信号範囲を必要としない場合には省略することができる。レベルシフトトランジスタ３８及び４４は殆ど追加のひずみを導入しない。その理由は、これらトランジスタは容量的に負荷状態となっていない為である。
図２〜５に示す回路は、例えば、トラック−ホールド回路又はサンプル−ホールド回路のようなサンプリング回路、ラインドライバ等において容量性負荷を駆動するためのシングルエンド型又は差動型バッファとして用いるのに適している。
図３において既に説明したように、回路はいかなるトランジスタ技術でも構成でき、例えばバイポーラ又はＭＯＳ技術で構成できる。図示のトランジスタはダーリントントランジスタ又はＮＰＮ／ＰＮＰの組合せのような複合トランジスタ或いは混合技術の複合トランジスタとすることができる。この点で、図５の回路におけるトランジスタ１８及び３８やトランジスタ４４及び１４も同様に複合トランジスタとみなすことができ、所望に応じ他の複合トランジスタに代えることができる。
反対の導電型のトランジスタも用いることができる。この場合、供給電圧の極性も同様に反対にする必要がある。

Claims

入力信号を受ける入力端子と、入力信号に応答して緩衝出力信号を生じる出力端子と、入力端子に結合された制御電極、出力端子に結合された第１主電極及び第２主電極を有する第１トランジスタと、前記第１主電極に結合され第１バイアス電流を第１トランジスタに供給する第１バイアス電流手段とを具えるトランジスタ回路において、
このトランジスタ回路が更に、第２トランジスタと、第３トランジスタと、第２バイアス電流手段と、補償キャパシタとを有し、第２トランジスタの制御電極が入力端子に結合され、第２バイアス電流手段は第２トランジスタの第１主電極に接続されこの第２トランジスタに第２バイアス電流を供給するようになっており、第３トランジスタは、第１バイアス電流手段に結合された第１主電極と、第１トランジスタの第１主電極に結合された第２主電極と、バイアス電圧を受けるように結合された制御電極とを有し、前記補償キャパシタは前記第２トランジスタの第１主電極と前記第３トランジスタの第１主電極との間に結合されていることを特徴とするトランジスタ回路。
請求の範囲１に記載のトランジスタ回路において、このトランジスタ回路が更に、他の入力端子と、他の出力端子と、第４トランジスタとを具え、第４トランジスタは、前記他の入力端子に結合された制御電極と、前記他の出力端子及び第２トランジスタの第２主電極に結合された第１主電極とを有していることを特徴とするトランジスタ回路。
請求の範囲２に記載のトランジスタ回路において、第２トランジスタの制御電極は第１レベルシフト回路を経て前記入力端子に結合され、第３トランジスタの制御電極は第２レベルシフト回路を経て前記他の入力端子に結合されていることを特徴とするトランジスタ回路。
請求の範囲３に記載のトランジスタ回路において、第１レベルシフト回路は第５トランジスタ及び第３バイアス電流手段を有し、第５トランジスタは前記入力端子に結合された制御電極及び第２トランジスタの制御電極に結合された第１主電極を有し、第３バイアス電流手段は第５トランジスタの第１主電極に結合されて第３バイアス電流を第５トランジスタに供給するようになっており、第２レベルシフト回路は第６トランジスタ及び第４バイアス電流手段を有し、第６トランジスタは前記他の入力端子に結合された制御電極及び第３トランジスタの制御電極に結合された第１主電極を有し、第４バイアス電流手段は第６トランジスタの第１主電極に結合されて第６トランジスタに第４バイアス電流を供給するようになっていることを特徴とするトランジスタ回路。