KR920009034A - 샘플홀드 회로 - Google Patents

샘플홀드 회로 Download PDF

Info

Publication number
KR920009034A
KR920009034A KR1019910019383A KR910019383A KR920009034A KR 920009034 A KR920009034 A KR 920009034A KR 1019910019383 A KR1019910019383 A KR 1019910019383A KR 910019383 A KR910019383 A KR 910019383A KR 920009034 A KR920009034 A KR 920009034A
Authority
KR
South Korea
Prior art keywords
current
circuit
node
output
input
Prior art date
Application number
KR1019910019383A
Other languages
English (en)
Other versions
KR950012937B1 (ko
Inventor
에이치 와캬야마 밀레스
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR920009034A publication Critical patent/KR920009034A/ko
Application granted granted Critical
Publication of KR950012937B1 publication Critical patent/KR950012937B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element

Landscapes

  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

내용 없음

Description

샘플홀드 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구체예에 따른 샘플홀드 회로를 보여주는 회로도,
제2도는 제1, 제2출력단자가 각각 샘플 모드와 홀드모드에 세트될때 샘플홀드 회로로 적용할수 있는 등가 회로도,
제3도는 제1, 제2출력단자가 각각 홀드모드와 샘플모드에 세트될때 샘플홀드 회로로 적용할 수 있는 등가 회로도.

Claims (12)

  1. 입력신호의 레벨에 대응하는 레퍼런스 전류를 발생하기 위한 전류 미러 회로수단(116)과, 최소한 하나의 캐패시터(113, 115)와, 입력신호를 샘플하기 위하여 상기 전류미러 회로수단(116)에 의해 발생된 출력전류로써 상기 캐패시터를 충전하고 상기 캐패시터 (113, 115)의 충전을 끝마친 상기 캐패시터에서의 충전을 유지하기 위해 전류미터 회로수단(116)과 캐패시터 (113, 115)들에 연결된 다이오드 회로 수단(101-104)들을 구비하는 것을 특징으로 하는 샘플홀드 회로.
  2. 직렬로 연결된 제1, 제2, 제3, 제4다이오드(101-104)를 포함하는 다이오드회로와, 제1,제3다이오드의 제 1노트 (105)와 제2, 제4다이오드의 제2노드 (106)에 연결되고 미리 지정된 레벨을 가지는 입력 신호를 수신하는 입력 신호수단(109-111)과, 제1,제2다이오드의 제3노드와 제3, 제4다이오드외 제4노드중의 하나와 연결되는 출력단자들중 하나 (112 또는 114)와 제3노드 (107)와 제4노드 (108)에 각각 연결되는 한쌍의 출력단자 (112 114)와, 상기 출력단자 수단에 연결되어 입력신호를 샘플링하고 홀딩하기 위해 사용되는 최소한 하나의 캐패시터 (113,115)와, 제1, 제2, 제3단자(117,118,119)를 통하여 레퍼런스 전류와 각각 같은 전류를 출력하고 입며 신호의 레벨에 대응하는 레퍼런스 전류를 출력하기 위해, 입력회로 수단에 연결된 제1단자(117)와 제1노드(105)에 연결된 제2단자(118)와 제2노드(106)에 연결된 제3단자(119)를 가지는 있는 전류 미러 회로(116)를 구비하여, 상기 다이오드 회로가 입력 신호에 따라 전류 미러 회로 (116)로 부터 공급되는 출력 전류로써 캐패시터를 충전하므로써 입력신호를 샘플하고, 캐패시터의 충전을 완료한후 그 충전을 유지하므로써 입력 신호를 유지하는 것을 특징으로 하는 샘플 홀드회로.
  3. 제2항에 있어서, 제1노드(105)와 제2노드(106)에 각각 연결된 제1스위칭 트랜지스터(120)와 제2스위칭 트랜지스터(121)와. 제1. 제2스위칭 트랜지스터 (120,121)중 하나에 일정 전류를 공급하기 위해 제1, 제2스위칭 트랜지스터 (120, 121)중 하나에 의해 제1, 제2노드 (105, 106)중 하나에 연결되는 일정 전류수단 (124)을 구비하여 상기 캐패시터의 충전과 방전중 하나가 레퍼린스 전류와 출력전류의 합계와 일정전류 사이의 관계에 따라 수행되는 것을 특징으로 하는 샘플홀드 회로.
  4. 제3항에 있어서. 제3, 제4다이오드중 최소한 하나가 제1, 제2스위칭 트렌지스터들중 하나인 클렉터인 클렉터를 가지는 다이오드 연결된 트랜지스터(103, 104)를 구비하는 것을 특징으로 하는 샘플홀드회로.
  5. 제2항에 있어서, 상기 전류 미러회로(116)는 종속 연결된 전류 미러를 구비하는 것을 특징으로 하는 샘플홀드회로.
  6. 제2항에 있어서, 상기 입력회로 수단이 입력 신호의 레벨에 따라 전류미러 회로에 레퍼런스 전류를 공급하기 위해. 전류미러 회로의 제1단자에 연결된 최소한 하나의 트랜지스터(109) (110)를 구비하는 것을 특징으로 하는 샘플홀드회로.
  7. 직렬로 연결된 복수의 다이오드(101-104)를 가진 다이오드 회로와, 입력신호의 레벨에 대옹하는 전류를 흐르게 하기 위한 제1, 제2입력 단계 트랜지스터(109) (110)와. 다이오드의 노드들(107.108)중 최소한 하나의 접지 사이에 연결된 적어도 하나의 캐패시 턴스(113,115)와, 다이오드 회로와 제1입력 단계 트랜지스터 (109)와의 제1전튜 접합 노드에, 또한 다이오드와 제2입력 단계 트랜지스터 (110)와의 제2전류 정합노드 (106)에 DC바이어스 전류를 공급하기 위한 일정 전류 소오스회로 (124)와, 제1전류 접합노드 (105)와 일전 전류 소오스 회로 (124)사이에 연결된 저1스위칭 트랜지스터(120)와. 제2접합노드(106)와 일정 소오스 회로(124)사이에 연결된 제2스위칭 트랜지스터 (121)를 가지는 미분 회로와, 제1입력 단계 트랜지스터 (109)의 출력단자에 연결된 레퍼런스 전류 입력 단자(117)와. 제1전류 접합노드 (105)에 연결된 제1전류 출력단자(118)와, 다이오드 회로의 제2전류 접합노드 (106)에 연결된 제2전류출력단자(119)를 가지는 전류미러 회로(116)들을 구비하는것을 특징으로 하는 샘플홀드회로.
  8. 제7항에 있어서, 전류미러회로가 AC입력신호로부터의 이득보다 DC입력신호로부터의 이득이 더 크게 발생하는 것을 특징으로 하는 샘플홀드 회로.
  9. 직렬로 연결된 복수의 다이오드(101,102) (103.104)를 각각 가지는 제1,제2다이오드 회로들과, 입력신호의 크기에 대응하는 전류를 흐르게하기 위한 제1, 제2입력단계 트랜지스터들(109,110)과, 제1다이오드 회로를 구성하는 다이오드 (101,102)의 노드(107)와 접지사이에 연결된 제1홑드 캐패시턴스(113)와, 제2다이오드 회로를 구성하는 다이오드(103, 104)의 노드(108)와 접지 사이에 연결된 제2홀드 캐패시턴스(115)와. 제1다이오드 회로(101, 102)의 출력 전류와 제1입력단계로 트랜지스터 (109)가 공급되는 제1전류노드(105)에 DC바이어드 전류를 공급하고, 또한 저2다이오드 회로(103, 104)의 출력 전류와 제2입력단계 트랜지스터 (110)가 공급되는 제2전류노드(106)에 DC바이어스 전류를 공급하기 위한 일정 전류 소오스 회로(124)와, 제1전류 노드(105)와 일정 전류 소오스 회로(124) 사이에 연결된 제1스위칭 트랜지스터(120)와, 제2전류노드(106)와 일정 전류 소오스 회로(124)사이에 연결된 제2스위칭 트랜지스터 (121)를 가지는 미분회로와 제 1, 제2입 력단계 트랜지스터 (109, 110)의 출력단자에 연결된 레퍼런스 입력단자(117)와, 제1전류 노드(106)와 제2다이오드 회로(103, 104)의 입력단자에 연결된 제1전류 출력단자 (118)와, 제2전류 노드(106)와 제1다이오드회로(101,102)의 입력단자에 연결된 제2전류 출력단자(119)를 가지는 전류 미러회로를 구비하는 것을 특징으로 하는 샘플홀드 회로.
  10. 전류 미러회로 수단(116)에 의해 발생된 출력전류로써 상기 케패시터를 충전하기 위해, 입력신호를 샘플하기 위해, 그리고 캐패시터(113, 114)의 충전을 완료한후 케페시터에 충전을 유지하기 위해, 입력신호의 레벨에 대응하는 레퍼런스 전류를 발생하기 위한 전류 미러 회로 수단(116)과, 레퍼런스 전류와 같은 적어도 하나의 출력 전류와, 적어도 하나의 캐패시터 (113, 115)와, 전류미러 회로 수단 (116)과 캐패시터 (113, 114)에 연결된 다이오드 회로 수단(101-104)을 가지는 샘플홀드회로 (100)와. 샘플홀드 회로 (100)의 적어도 하나의 출력수단 (112)에 연 결된 MOS버퍼 수단(800)과, MOS버퍼의 출력에 연결된 출력버퍼 수단(900)을 구비하고 있는 것을 특징으로 하는 샘플홀드 장치.
  11. 제10항에 있어서. 외부 클럭신호에 대하여 내부 클럭신호를 출력하기 위한 클럭버퍼 (609)와, 클럭버퍼에 의해 출력되는 내부 클릭신호에 대하여 샘플모드를 홀드 모드로, 그리고 그 반대로 수행하는 샘플홀드 회로 (100)의 동작모드를 수위칭하기 위한 구동회로 (608)와, 샘플홀드 회로의 입력에 연결된 멀티플렉서 (700)와, 구동회로(608)에 의해 출력되는 구동 신호에 대하여 스위칭 신호를 멀티 플렉셔 (700)에 공급하기 위한 멀티플렉서 구동회로(607)와, MOS버퍼(800)와 출력버퍼 (900)에 발생되는 오프셋들을 보정하기 위한 오프셋 보정증폭기(612)를 구비하는 것을 특징으로 하는 샘플홀드 장치.
  12. 제10항에 있어서, 상기 샘플홀드 회로가 제1, 제2캐패시터에 각각 연결된 제1, 제2출력 수단(112 114)을 가지고. 상기 MOS버퍼가 제1, 제2출력수단에 각각 연결된 제1, 제2MOS버퍼 (800a,800b)를 가지며. 상기 출력 수단이 제1. 제2 MOS버퍼의 출력에 각각 연결된 제1, 제2출력버퍼 (900a, 900b)를 구비하는 것을 특징으로 하는 샘플홀드 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910019383A 1990-10-30 1991-10-30 샘플홀드 회로 KR950012937B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP29241890 1990-10-30
JP90-292418 1990-10-30
JP03241524A JP3103154B2 (ja) 1990-10-30 1991-09-20 サンプル・ホールド回路
JP91-241524 1991-09-20

Publications (2)

Publication Number Publication Date
KR920009034A true KR920009034A (ko) 1992-05-28
KR950012937B1 KR950012937B1 (ko) 1995-10-23

Family

ID=26535312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910019383A KR950012937B1 (ko) 1990-10-30 1991-10-30 샘플홀드 회로

Country Status (5)

Country Link
US (1) US5243235A (ko)
EP (1) EP0484129B1 (ko)
JP (1) JP3103154B2 (ko)
KR (1) KR950012937B1 (ko)
DE (1) DE69127050T2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444363A (en) * 1993-12-16 1995-08-22 Advanced Micro Devices Inc. Low noise apparatus for receiving an input current and producing an output current which mirrors the input current
US5552784A (en) * 1994-06-30 1996-09-03 Northrop Grumman Corporation Distortion reduction circuit for analog to digital converter system
US5477190A (en) * 1994-12-16 1995-12-19 Advanced Micro Devices, Inc. Low voltage linear output buffer operational amplifier
US5572154A (en) * 1995-07-03 1996-11-05 Motorola, Inc. Circuit and method of sampling an analog signal
JPH09306193A (ja) * 1996-05-17 1997-11-28 Nec Corp サンプルホールド回路
US5838175A (en) * 1997-02-05 1998-11-17 Hewlett-Packard Company Low distortion track and hold circuit
US6016067A (en) * 1998-04-06 2000-01-18 Intersil Corporation Sample-and-hold circuit having reduced amplifier offset effects and related methods
US6002277A (en) * 1998-04-06 1999-12-14 Intersil Corporation Sample-and-hold circuit having reduced parasitic diode effects and related methods
US6069502A (en) * 1998-04-06 2000-05-30 Intersil Corporation Sample-and-hold circuit having reduced subthreshold conduction effects and related methods
US6323696B1 (en) 1999-12-07 2001-11-27 Hughes Electronics Corporation Sample and hold circuit
US6720799B2 (en) * 2001-01-11 2004-04-13 Broadcom Corporation Replica network for linearizing switched capacitor circuits
KR100433362B1 (ko) * 2002-07-11 2004-06-07 에이디반도체(주) 임피던스 비교 집적회로
US8482442B2 (en) * 2011-06-08 2013-07-09 Linear Technology Corporation System and methods to improve the performance of semiconductor based sampling system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58115693A (ja) * 1981-12-28 1983-07-09 Sony Corp サンプルホ−ルド回路
US4879478A (en) * 1985-08-30 1989-11-07 Advanced Micro Devices, Inc. Fast sample and hold circuit
US4659946A (en) * 1986-04-14 1987-04-21 Tektronix, Inc. Memory gate for error sampler
JPS63108599A (ja) * 1986-10-24 1988-05-13 Mitsubishi Electric Corp ホ−ルド回路
JPS63263699A (ja) * 1987-04-21 1988-10-31 Nec Corp サンプルホ−ルド回路
FR2648943B1 (fr) * 1989-06-23 1991-10-11 Radiotechnique Compelec Circuit echantillonneur-bloqueur

Also Published As

Publication number Publication date
EP0484129A3 (en) 1992-08-26
US5243235A (en) 1993-09-07
DE69127050T2 (de) 1998-01-22
EP0484129B1 (en) 1997-07-30
JPH0512897A (ja) 1993-01-22
EP0484129A2 (en) 1992-05-06
KR950012937B1 (ko) 1995-10-23
DE69127050D1 (de) 1997-09-04
JP3103154B2 (ja) 2000-10-23

Similar Documents

Publication Publication Date Title
US6384684B1 (en) Amplifier
US4634895A (en) CMOS peak detector and AC filter
KR920009034A (ko) 샘플홀드 회로
US5847601A (en) Switched capacitor common mode feedback circuit for differential operational amplifier and method
US4724344A (en) Sensing amplifier including symmetrical and asymmetrical load circuits
US5012133A (en) Circuit arrangement for processing sampled analog electrical signals
KR0126911B1 (ko) 기준전압 발생회로 및 발생방법
US5323120A (en) High swing operational transconductance amplifier
US6628148B2 (en) Sample and hold circuit having a single control signal
US8519794B2 (en) Current mirror with low headroom and linear response
JPH0691380B2 (ja) 増幅器
JPH0250619A (ja) アナログ−ディジタル変換回路
JPH08335881A (ja) 相補型電流源回路
US5714894A (en) Current comparator arrangement
US5206553A (en) Clamping circuit
US4602172A (en) High input impedance circuit
JPH08307167A (ja) 補償オフセット電圧を必要としない電圧コンパレータ
US4752704A (en) Noise suppression interface circuit for non-superimposed two-phase timing signal generator
US4808909A (en) Bias voltage and constant current supply circuit
He et al. A compensation technique for threshold mismatch in sub-threshold current mirror
US4859928A (en) CMOS comparator bias voltage generator
KR930023734A (ko) 반도체장치의 내부전원 발생회로
EP0555539A2 (en) Stable voltage reference circuit with high Vt devices
US5065056A (en) Clamping circuit
US6191622B1 (en) Time interleaved common mode feedback circuit with process compensated bias

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030930

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee