JPH0691380B2 - 増幅器 - Google Patents
増幅器Info
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- JPH0691380B2 JPH0691380B2 JP60093993A JP9399385A JPH0691380B2 JP H0691380 B2 JPH0691380 B2 JP H0691380B2 JP 60093993 A JP60093993 A JP 60093993A JP 9399385 A JP9399385 A JP 9399385A JP H0691380 B2 JPH0691380 B2 JP H0691380B2
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- circuit
- capacitor
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45748—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit
- H03F3/45753—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、入力電圧のドリフトを補償するための手段を
有するMOS構造の増幅器に関する。
有するMOS構造の増幅器に関する。
従来の技術 標準MOS技術に関する限界を克服する手段、特に増幅回
路の入力ドリフト電圧の比較的高いレベルを補償するた
めの手段は既に周知である。この手段においては基本的
に、入力ドリフト電圧を蓄積するためにMOSコンデンサ
を使用し、かつ増幅器を介して供給される情報を補正す
るために蓄積されているパラメータを利用する。この原
理の使用の第１例は、IEEEジヤーナル・オブ・ソリツド
‐ステイト・サーキツツ（IEEE Journal of Solid-Stat
e Circuits）,Vol SC-13、No.3、1978年６月、第294な
いし第297頁、イエン．エス．イー（Yen S Yee）著の論
文‘1 mV MOSコンパレータ’（A 1 mV MOS Comparato
r）に記載されている。この論文に記載の回路の基本回
路図を第１図に示してある。増幅器１の入力側は切換ス
イツチ３およびコンデンサ４を介して入力端子２に接続
されており、かつオン・オフスイツチを介して出力端子
５に接続されている。この回路は２つの相において動作
する。記憶または蓄積相の期間中、増幅器はスイツチ６
の閉成によつてユニツトゲインループモードに接続され
かつ切換スイツチ３がコンデンサ４の端子をアースに接
続する。それから平衡状態において、増幅器の入力点７
に現われる入力ドリフト電圧がコンデンサ４に蓄積され
る。増幅相の期間中、スイツチ６は開放されかつ入力端
子２はスイツチ３を介してコンデンサ４に接続されてお
り、このコンデンサ４に蓄積された電圧が増幅器１の入
力ドリフト電圧の作用を補償するのに役立つ。
路の入力ドリフト電圧の比較的高いレベルを補償するた
めの手段は既に周知である。この手段においては基本的
に、入力ドリフト電圧を蓄積するためにMOSコンデンサ
を使用し、かつ増幅器を介して供給される情報を補正す
るために蓄積されているパラメータを利用する。この原
理の使用の第１例は、IEEEジヤーナル・オブ・ソリツド
‐ステイト・サーキツツ（IEEE Journal of Solid-Stat
e Circuits）,Vol SC-13、No.3、1978年６月、第294な
いし第297頁、イエン．エス．イー（Yen S Yee）著の論
文‘1 mV MOSコンパレータ’（A 1 mV MOS Comparato
r）に記載されている。この論文に記載の回路の基本回
路図を第１図に示してある。増幅器１の入力側は切換ス
イツチ３およびコンデンサ４を介して入力端子２に接続
されており、かつオン・オフスイツチを介して出力端子
５に接続されている。この回路は２つの相において動作
する。記憶または蓄積相の期間中、増幅器はスイツチ６
の閉成によつてユニツトゲインループモードに接続され
かつ切換スイツチ３がコンデンサ４の端子をアースに接
続する。それから平衡状態において、増幅器の入力点７
に現われる入力ドリフト電圧がコンデンサ４に蓄積され
る。増幅相の期間中、スイツチ６は開放されかつ入力端
子２はスイツチ３を介してコンデンサ４に接続されてお
り、このコンデンサ４に蓄積された電圧が増幅器１の入
力ドリフト電圧の作用を補償するのに役立つ。
発明が解決しようとする問題点 このような補償方法の欠点は、オン・オフスイツチがMO
Sトランジスタによつて形成されているという事実にあ
る。つまりスイツチ６を形成するトランジスタが非導通
状態にあるとき、チヤネル電荷の一部が入力点７におい
て再注入され、これによりコンデンサ４に蓄積されてい
る電圧が変化する。その際この変化は、補償されるべき
入力ドリフト電圧の大きさと同じオーダのものである可
能性が生じる。
Sトランジスタによつて形成されているという事実にあ
る。つまりスイツチ６を形成するトランジスタが非導通
状態にあるとき、チヤネル電荷の一部が入力点７におい
て再注入され、これによりコンデンサ４に蓄積されてい
る電圧が変化する。その際この変化は、補償されるべき
入力ドリフト電圧の大きさと同じオーダのものである可
能性が生じる。
既述の原理を使用した別の例は、上述の雑誌、Vol SC-1
3、No.4、1978年８月、第499頁ないし第503頁にアール
・プジヨー（R.Poujois）が発表した論文‘ア・ロウ・
ドリフト・フリイ・インテグレイテド・MOS-FET.オペレ
イシヨナル・アンプリフアイア’（A low drift fully
integrated MOS-FET Operational amplifier）に記載さ
れている。この論文において、コンデンサによつて結合
されている複数の増幅段のカスケード接続が設けられて
いることが記載されており、これらコンデンサは、先行
の段の入力ドリフト電圧の値を蓄積し、それはその段の
利得によつて乗算される。この方法は、段の数の増加に
比例して一層作用が大きくなり、そのこと自体不都合で
ある。しかも複数の段から成る増幅器の安定性を、負帰
還を用いて、その帯域幅を実質的に低減することなし
に、保証することは難しい。逆にこの種の方法をコンパ
レーターの設計に応用しようとする場合、この方法を演
算増幅器の構成に応用することは難しい。
3、No.4、1978年８月、第499頁ないし第503頁にアール
・プジヨー（R.Poujois）が発表した論文‘ア・ロウ・
ドリフト・フリイ・インテグレイテド・MOS-FET.オペレ
イシヨナル・アンプリフアイア’（A low drift fully
integrated MOS-FET Operational amplifier）に記載さ
れている。この論文において、コンデンサによつて結合
されている複数の増幅段のカスケード接続が設けられて
いることが記載されており、これらコンデンサは、先行
の段の入力ドリフト電圧の値を蓄積し、それはその段の
利得によつて乗算される。この方法は、段の数の増加に
比例して一層作用が大きくなり、そのこと自体不都合で
ある。しかも複数の段から成る増幅器の安定性を、負帰
還を用いて、その帯域幅を実質的に低減することなし
に、保証することは難しい。逆にこの種の方法をコンパ
レーターの設計に応用しようとする場合、この方法を演
算増幅器の構成に応用することは難しい。
発明が解決しようとする問題点 したがつて本発明の課題は、上記欠点が取除かれた増幅
器を提供することである。
器を提供することである。
さらに本発明は入力ドリフト電圧（オフセツト電圧）補
償手段を含む増幅器を対象としている。
償手段を含む増幅器を対象としている。
本発明のさらに別の課題は、オン・オフスイツチが開放
されるとき生じる電荷注入効果が低減されるようにした
増幅器を提供することである。
されるとき生じる電荷注入効果が低減されるようにした
増幅器を提供することである。
問題点を解決するための手段 この課題は本発明によれば特許請求の範囲第１項に記載
の構成を有する増幅器によつて解決される。
の構成を有する増幅器によつて解決される。
実施例 次に本発明の実施例を図面を用いて詳しく説明する。
第２図は、本発明に基づく増幅器回路の基本回路図であ
る。図には、直接入力側12および第１の反転入力側もし
くは主入力側13および出力側15および第２の反転入力側
または２次入力側14を有す、増幅器10が示されている。
直接入力側12は、アースに接続されている。主入力側13
は、入力端子20に接続されているか、または、切換スイ
ツチ30によつて、アース接続されている。２次入力側14
の一方は、コンデンサ40を介してアースに接続されてお
り、他方は、オン・オフスイツチ60を介して、増幅器の
出力側15に接続されている。素子11は、増幅器10の主入
力側13のドリフト電圧を表わす、電圧値ΔＶを有する電
圧源を表す。
る。図には、直接入力側12および第１の反転入力側もし
くは主入力側13および出力側15および第２の反転入力側
または２次入力側14を有す、増幅器10が示されている。
直接入力側12は、アースに接続されている。主入力側13
は、入力端子20に接続されているか、または、切換スイ
ツチ30によつて、アース接続されている。２次入力側14
の一方は、コンデンサ40を介してアースに接続されてお
り、他方は、オン・オフスイツチ60を介して、増幅器の
出力側15に接続されている。素子11は、増幅器10の主入
力側13のドリフト電圧を表わす、電圧値ΔＶを有する電
圧源を表す。
本発明によれば、増幅器10の利得は、２次入力側14の入
力に対する利得よりも、主入力側13の入力に対する利得
が大きくしてある。
力に対する利得よりも、主入力側13の入力に対する利得
が大きくしてある。
第２図の回路は、２つの連続する時相で作動する。つま
り補償相と、増幅相で作動する。
り補償相と、増幅相で作動する。
補償相中２つの入力側12と13は、スイツチ30を介して、
アース接続されており、２次入力側14はスイツチ60を介
して出力側15に接続されている。入力ドリフト電圧ΔＶ
の作用を補償するために必要な電圧がコンデンサ40に蓄
積されている。補償相の終わりに、スイツチ60がオフと
なり、そしてスイツチ30が主入力側13を、入力端子20に
接続するように切換えられる。
アース接続されており、２次入力側14はスイツチ60を介
して出力側15に接続されている。入力ドリフト電圧ΔＶ
の作用を補償するために必要な電圧がコンデンサ40に蓄
積されている。補償相の終わりに、スイツチ60がオフと
なり、そしてスイツチ30が主入力側13を、入力端子20に
接続するように切換えられる。
スイツチ60をMOSトランジスタとする場合このトランジ
スタが非導通状態になると、（スイツチ60の開放）、コ
ンデンサ40に電荷が注入され、それにより先にコンデン
サ中に蓄積された値を修正する。一方入力ドリフト電圧
の補償に対する、そのような電荷の注入作用は、主入力
側に対する増幅器の利得に比して、２次入力側に対する
増幅器の低減された利得に直接比例して低下される。
スタが非導通状態になると、（スイツチ60の開放）、コ
ンデンサ40に電荷が注入され、それにより先にコンデン
サ中に蓄積された値を修正する。一方入力ドリフト電圧
の補償に対する、そのような電荷の注入作用は、主入力
側に対する増幅器の利得に比して、２次入力側に対する
増幅器の低減された利得に直接比例して低下される。
CMOSトランジスタを使用した本発明の実施例が第３図に
具体的に図示されている。
具体的に図示されている。
第３図では、ソースが、電流源100を介して、回路の給
電端子-VCCに接続されており、一方ドレインが、３個の
カレントミラーを介して結合されている、ｎ形チヤンネ
ルトランジスタT1とT2によつて、形成された、１対の差
動入力側T1とT2が示されている。３個のカレントミラー
の１つは、ソースが回路の給電端子+VCCに接続されてい
るＰチヤンネルトランジスタT3とT5によつて形成されて
おり、もう１つは、ソースが、給電端子-VCCに、接続さ
れているｎチヤンネルトランジスタT7とT8によつて形成
されており、残りの１つは、ソースが給電端子+VCCに接
続されている、ＰチヤンネルトランジスタT6とT4によつ
て形成されている。トランジスタT6とT8のドレインに共
通な点は、増幅器の出力側を形成している端子110に接
続されており、一方、トランジスタT1とT2のゲートは、
増幅器の反転主入力側と直接入力側をそれぞれに形成し
ている端子111と112に接続されている。差動入力側を有
する、このような増幅器の回路は、公知であり、たとえ
ば、エフ・クルメンアツハー（Krummenacher）により、
1981年２月19日出版エレクトロニクスレターズ第17巻N
o.4に記載された、「ハイボルデイジゲインCMOS OTAフ
オーマイクロパワーSCフイルター」（High voltage gai
n CMOS OTA for Micropower SC filter）という題の論
文の中に記載されている。
電端子-VCCに接続されており、一方ドレインが、３個の
カレントミラーを介して結合されている、ｎ形チヤンネ
ルトランジスタT1とT2によつて、形成された、１対の差
動入力側T1とT2が示されている。３個のカレントミラー
の１つは、ソースが回路の給電端子+VCCに接続されてい
るＰチヤンネルトランジスタT3とT5によつて形成されて
おり、もう１つは、ソースが、給電端子-VCCに、接続さ
れているｎチヤンネルトランジスタT7とT8によつて形成
されており、残りの１つは、ソースが給電端子+VCCに接
続されている、ＰチヤンネルトランジスタT6とT4によつ
て形成されている。トランジスタT6とT8のドレインに共
通な点は、増幅器の出力側を形成している端子110に接
続されており、一方、トランジスタT1とT2のゲートは、
増幅器の反転主入力側と直接入力側をそれぞれに形成し
ている端子111と112に接続されている。差動入力側を有
する、このような増幅器の回路は、公知であり、たとえ
ば、エフ・クルメンアツハー（Krummenacher）により、
1981年２月19日出版エレクトロニクスレターズ第17巻N
o.4に記載された、「ハイボルデイジゲインCMOS OTAフ
オーマイクロパワーSCフイルター」（High voltage gai
n CMOS OTA for Micropower SC filter）という題の論
文の中に記載されている。
本発明によればオン、オフスイツチ113,114,115,116の
一方は、補償相中、入力側111と、112をアースに接続す
るために設けられており、もう一方は増幅相中、入力信
号が加えられる入力端子117と118とに、T1とT2のゲート
をそれぞれ接続するために、設けられている。出力側11
0は、また、回路の給電端子間にある、電流源120と直列
に接続されており、かつ、電圧ホロワ段を構成するＰチ
ヤンネルトランジスタT12のゲートに接続されている。
電圧ホロワ段の出力側は、オン、オフスイツチ121を介
して、コンデンサ122およびｎチヤンネルトランジスタT
10のゲートに接続されている。トランジスタ11と共に、
トランジスタ10は、トランジスタT1とT2によつて形成さ
れた差動トランジスタに類似した差動トランジスタを構
成する。T10とT11のソースは、電流源140を介して、-V
CCに接続されており、一方T10とT11のドレインは、T1と
T2のドレインにそれぞれ接続されている。トランジスタ
T13および電流源130ならびにスイツチ131さらにコンデ
ンサ132によつて形成される素子は、トランジスタT12、
電流源120、スイツチ121、さらにコンデンサ122によつ
て形成される、対応素子に関して、対称的に接続されて
いる。その目的は、オン、オフスイツチがオフの時、全
回路を対称に構成することにより、電荷注入の作用を低
減することである。トランジスタT13のゲートは、アー
スに接続されているが、差動入力側及び出力側を有する
増幅器の場合には、トランジスタT13のゲートと、増幅
器の一方の出力側に接続してもよい。
一方は、補償相中、入力側111と、112をアースに接続す
るために設けられており、もう一方は増幅相中、入力信
号が加えられる入力端子117と118とに、T1とT2のゲート
をそれぞれ接続するために、設けられている。出力側11
0は、また、回路の給電端子間にある、電流源120と直列
に接続されており、かつ、電圧ホロワ段を構成するＰチ
ヤンネルトランジスタT12のゲートに接続されている。
電圧ホロワ段の出力側は、オン、オフスイツチ121を介
して、コンデンサ122およびｎチヤンネルトランジスタT
10のゲートに接続されている。トランジスタ11と共に、
トランジスタ10は、トランジスタT1とT2によつて形成さ
れた差動トランジスタに類似した差動トランジスタを構
成する。T10とT11のソースは、電流源140を介して、-V
CCに接続されており、一方T10とT11のドレインは、T1と
T2のドレインにそれぞれ接続されている。トランジスタ
T13および電流源130ならびにスイツチ131さらにコンデ
ンサ132によつて形成される素子は、トランジスタT12、
電流源120、スイツチ121、さらにコンデンサ122によつ
て形成される、対応素子に関して、対称的に接続されて
いる。その目的は、オン、オフスイツチがオフの時、全
回路を対称に構成することにより、電荷注入の作用を低
減することである。トランジスタT13のゲートは、アー
スに接続されているが、差動入力側及び出力側を有する
増幅器の場合には、トランジスタT13のゲートと、増幅
器の一方の出力側に接続してもよい。
さらに、図示の回路は、入力端子111と112が、補償相
中、アースに接続されるようになつているが、補償相中
簡単にこの２つの端子を相互に接続すると有利であり、
回路は、入力信号を無効にする。コンデンサ122と132に
関しては、コンデンサの端子の１つは、アースに接続さ
れず、固定電位点に接続される。
中、アースに接続されるようになつているが、補償相中
簡単にこの２つの端子を相互に接続すると有利であり、
回路は、入力信号を無効にする。コンデンサ122と132に
関しては、コンデンサの端子の１つは、アースに接続さ
れず、固定電位点に接続される。
増幅器の、A1で示される、主入力側に対する増幅器の利
得は、A2で示される第２の入力に対する利得よりも高く
なければならないということを第２図と関連して説明し
た。２つの利得の比は、 という関係で示される。gm1とgm2は、それぞれトランジ
スタT10とT1の相互コンダクタンスである。その比はま
た とも表わされる。式中のI1とI2は、電流源100と140によ
つて、それぞれ供給される電流であり、VGSは、トラン
ジスタT1とトランジスタT10それぞれのゲートソース間
の電圧であり、VTは、トランジスタT1とトランジスタT1
0それぞれの閾値電圧である。
得は、A2で示される第２の入力に対する利得よりも高く
なければならないということを第２図と関連して説明し
た。２つの利得の比は、 という関係で示される。gm1とgm2は、それぞれトランジ
スタT10とT1の相互コンダクタンスである。その比はま
た とも表わされる。式中のI1とI2は、電流源100と140によ
つて、それぞれ供給される電流であり、VGSは、トラン
ジスタT1とトランジスタT10それぞれのゲートソース間
の電圧であり、VTは、トランジスタT1とトランジスタT1
0それぞれの閾値電圧である。
利得比A2/A1が低くなるために、電流比I2/I1は、低くな
ければならず、(VGS-VT)T1は、(VGS-VT)T10に比べて低
くなければならない。実際比I2/I1は、電流の最大誤差
まで補正されるように制限されており、トランジスタT1
とT10は、トランジスタT1が、低反転モードの限界（高
いgm値）で作動し、トランジスタT10の差VGS-VTが、給
電電圧にできるだけ近くなるように選ばれる。回路のオ
ン、オフスイツチすべては、MOSトランジスタによつて
形成される。第３図に示す増幅器は次のように作動す
る。補償相中入力側111と112はオン、オフスイツチ113
と114により、アースに接続されるかまたは簡単に相互
に接続される。トランジスタT10とT11のゲートは、オ
ン、オフスイツチ121と131によつてそれぞれトランジス
タT12とT13のソースに接続されている。コンデンサ122
は、ホロワ段120-T12によつて変換され、かつ主入力の
ドリフト電圧を補償するのに必要な電圧を表わす出力側
110の電圧に充電される。増幅相中、スイツチ113,114,1
21および131は、オフにされ、入力側111と112は、それ
ぞれスイツチ115と116を介して入力端子117と118に接続
されている。コンデンサ122と、132のそれぞれに蓄積さ
れた電圧は、トランジスタT10とT11のそれぞれをその電
圧に応じて導通させ、その結果、トランジスタT1とT2そ
れぞれを流れる電流を多かれ少なかれ低減させる。
ければならず、(VGS-VT)T1は、(VGS-VT)T10に比べて低
くなければならない。実際比I2/I1は、電流の最大誤差
まで補正されるように制限されており、トランジスタT1
とT10は、トランジスタT1が、低反転モードの限界（高
いgm値）で作動し、トランジスタT10の差VGS-VTが、給
電電圧にできるだけ近くなるように選ばれる。回路のオ
ン、オフスイツチすべては、MOSトランジスタによつて
形成される。第３図に示す増幅器は次のように作動す
る。補償相中入力側111と112はオン、オフスイツチ113
と114により、アースに接続されるかまたは簡単に相互
に接続される。トランジスタT10とT11のゲートは、オ
ン、オフスイツチ121と131によつてそれぞれトランジス
タT12とT13のソースに接続されている。コンデンサ122
は、ホロワ段120-T12によつて変換され、かつ主入力の
ドリフト電圧を補償するのに必要な電圧を表わす出力側
110の電圧に充電される。増幅相中、スイツチ113,114,1
21および131は、オフにされ、入力側111と112は、それ
ぞれスイツチ115と116を介して入力端子117と118に接続
されている。コンデンサ122と、132のそれぞれに蓄積さ
れた電圧は、トランジスタT10とT11のそれぞれをその電
圧に応じて導通させ、その結果、トランジスタT1とT2そ
れぞれを流れる電流を多かれ少なかれ低減させる。
第３図に示した、回路は、入力ドリフト電圧の補償を行
う本発明の１つの実施例を示すもので、本発明の原理に
従う他の多くの変形が可能である。第３図で示す回路は
線形の補償に使用される。実際、２次入力と、増幅器の
出力との間に直線的な関係を与えることは不必要であ
る。特に有益な解決法は、自乗補償特性の使用を含むも
のである。第４図は、そのような解決法に相当する回路
を示す。
う本発明の１つの実施例を示すもので、本発明の原理に
従う他の多くの変形が可能である。第３図で示す回路は
線形の補償に使用される。実際、２次入力と、増幅器の
出力との間に直線的な関係を与えることは不必要であ
る。特に有益な解決法は、自乗補償特性の使用を含むも
のである。第４図は、そのような解決法に相当する回路
を示す。
第４図に示す回路は、第３図に示すのと同じタイプの差
動入力側を有する増幅器を基本にしており、２つの回路
図に共通である構成部分は同一参照符号によつて示され
ている。第４図に示す回路において、トランジスタT6
と、T8によつて形成される出力段は、Ｐチヤンネルトラ
ンジスタT15と、ｎチヤンネルトランジスタT16によつて
形成される、カスコードタイプの回路に構成されてい
る。トランジスタT15とT16は、T6とT8の間で直列に接続
されており、かつ適当な電圧V1V2をそれぞれ、ゲート14
1と142に加えることにより、バイアスされている。トラ
ンジスタT15とT16のドレインに共通な点は、増幅器の出
力端子110に接続されている。前記のような回路構成
は、公知であり、たとえば、前述のエフ、クラメンアツ
ハー氏の論文に記載されている。
動入力側を有する増幅器を基本にしており、２つの回路
図に共通である構成部分は同一参照符号によつて示され
ている。第４図に示す回路において、トランジスタT6
と、T8によつて形成される出力段は、Ｐチヤンネルトラ
ンジスタT15と、ｎチヤンネルトランジスタT16によつて
形成される、カスコードタイプの回路に構成されてい
る。トランジスタT15とT16は、T6とT8の間で直列に接続
されており、かつ適当な電圧V1V2をそれぞれ、ゲート14
1と142に加えることにより、バイアスされている。トラ
ンジスタT15とT16のドレインに共通な点は、増幅器の出
力端子110に接続されている。前記のような回路構成
は、公知であり、たとえば、前述のエフ、クラメンアツ
ハー氏の論文に記載されている。
補償回路は、２つのトランジスタT17とT18、２つのコン
デンサ151と161および２つのオン、オフスイツチ150と1
60を有している。ＰチヤンネルトランジスタT18は、ト
ランジスタT8とT16に共通な点とアースとの間に接続さ
れており、一方、トランジスタT18のゲートは、一方で
コンデンサ161に接続されており、他方でオン、オフス
イツチ160を介して増幅器の出力側に接続されている。
ｎチヤンネルトランジスタT17は、トランジスタT6とT15
に共通な点とアースとの間に接続されており、一方、ト
ランジスタT17のゲートは、一方でコンデンサ151に接続
されており、他方で、オン、オフスイツチ150を介し
て、増幅器の出力側に接続されている。
デンサ151と161および２つのオン、オフスイツチ150と1
60を有している。ＰチヤンネルトランジスタT18は、ト
ランジスタT8とT16に共通な点とアースとの間に接続さ
れており、一方、トランジスタT18のゲートは、一方で
コンデンサ161に接続されており、他方でオン、オフス
イツチ160を介して増幅器の出力側に接続されている。
ｎチヤンネルトランジスタT17は、トランジスタT6とT15
に共通な点とアースとの間に接続されており、一方、ト
ランジスタT17のゲートは、一方でコンデンサ151に接続
されており、他方で、オン、オフスイツチ150を介し
て、増幅器の出力側に接続されている。
補償相中、増幅器の主入力111と、112は、上述のように
アースに接続されているか、または単に相互に接続され
ている。コンデンサ151と161はスイツチ150と160がオン
にされると、増幅器の出力側に接続される。出力側110
にあらわれる入力ドリフト補償電圧は、コンデンサ151
と161に蓄積される。増幅相中、入力側111と112が、入
力端子117と118にそれぞれ接続され、スイツチ150と160
は、オフにされる。出力側110におけるドリフト補償電
圧が、正であれば、補償はコンデンサ151の端子の電圧
によつて制御されるトランジスタT17により、なされ
る。逆に、前述のドリフト補償電圧が負であれば、補償
は、コンデンサ161の端子の電圧によつて制御されるト
ランジスタT18によりなされる。
アースに接続されているか、または単に相互に接続され
ている。コンデンサ151と161はスイツチ150と160がオン
にされると、増幅器の出力側に接続される。出力側110
にあらわれる入力ドリフト補償電圧は、コンデンサ151
と161に蓄積される。増幅相中、入力側111と112が、入
力端子117と118にそれぞれ接続され、スイツチ150と160
は、オフにされる。出力側110におけるドリフト補償電
圧が、正であれば、補償はコンデンサ151の端子の電圧
によつて制御されるトランジスタT17により、なされ
る。逆に、前述のドリフト補償電圧が負であれば、補償
は、コンデンサ161の端子の電圧によつて制御されるト
ランジスタT18によりなされる。
第３図に示した回路のように、オン・オフスイツチは、
MOSスイツチにより形成されている。スイツチ150は、Ｐ
チヤンネルトランジスタにより形成され、スイツチ160
は、ｎチヤンネルトランジスタにより形成される。必要
であれば、ホロワモードに構成されている増幅器を補償
段階を加速するために、スイツチ150と160に直列に配置
してもよい。
MOSスイツチにより形成されている。スイツチ150は、Ｐ
チヤンネルトランジスタにより形成され、スイツチ160
は、ｎチヤンネルトランジスタにより形成される。必要
であれば、ホロワモードに構成されている増幅器を補償
段階を加速するために、スイツチ150と160に直列に配置
してもよい。
ドリフト補償電圧が、正であるような状態に関して、次
の用語を表すのに次の記号を使う。
の用語を表すのに次の記号を使う。
VS：増幅器の出力電圧 A1:主入力に対応する増幅器の利得 VE：増幅器の入力電圧 ΔV:入力ドリフト電圧 β：トランジスタT17の利得 VG：コンデンサ151の端子の電圧 VT：トランジスタT17の閾値電圧 gm:トランジスタT1または、トランジスタT2の相互コン
ダクタンス 出力電圧VSが、次式で表されるのを示すことができる 上式は、明らかに、第４図に示す回路によつてなされ
る、補償に関して、自乗特性を示している。自乗特性を
有する補償回路の別の実施例は、第５図で示されてお
り、第５図では、増幅器の出力素子以外のすべての素子
が、第４図で示す、増幅器の出力素子以外のすべての素
子に一致しているので、増幅器の出力素子のみが図示さ
れている。ｎチヤンネルトランジスタT20は、トランジ
スタT6とT15に共通である点と、アースとに接続されて
いる。ＰチヤンネルトランジスタT21は、トランジスタT
8とT16に共通である点とアースとの間に接続されてい
る。トランジスタT20とT21のゲートは、相互に接続され
ており、かつコンデンサ171に接続されており、同様に
オン・オフスイツチ170を介して増幅器の出力側にも接
続されている。スイツチ170は、相補形の２つのMOSトラ
ンジスタによつて形成されており、２つのMOSトランジ
スタは、並列に接続されている。
ダクタンス 出力電圧VSが、次式で表されるのを示すことができる 上式は、明らかに、第４図に示す回路によつてなされ
る、補償に関して、自乗特性を示している。自乗特性を
有する補償回路の別の実施例は、第５図で示されてお
り、第５図では、増幅器の出力素子以外のすべての素子
が、第４図で示す、増幅器の出力素子以外のすべての素
子に一致しているので、増幅器の出力素子のみが図示さ
れている。ｎチヤンネルトランジスタT20は、トランジ
スタT6とT15に共通である点と、アースとに接続されて
いる。ＰチヤンネルトランジスタT21は、トランジスタT
8とT16に共通である点とアースとの間に接続されてい
る。トランジスタT20とT21のゲートは、相互に接続され
ており、かつコンデンサ171に接続されており、同様に
オン・オフスイツチ170を介して増幅器の出力側にも接
続されている。スイツチ170は、相補形の２つのMOSトラ
ンジスタによつて形成されており、２つのMOSトランジ
スタは、並列に接続されている。
第５図に示された回路の作動は、第４図に示された回路
の作動に似ており、補償作用は、コンデンサ171に蓄積
された電圧の極性に依存してトランジスタT20または、
トランジスタT21によつて行われる。
の作動に似ており、補償作用は、コンデンサ171に蓄積
された電圧の極性に依存してトランジスタT20または、
トランジスタT21によつて行われる。
増幅器の補償すべき入力ドリフト電圧が、高い値（数百
ミリボルト）であれば、第１図と関連して述べた公知技
術の補償方法を、本発明による補償方法と組み合わせる
と有益である。
ミリボルト）であれば、第１図と関連して述べた公知技
術の補償方法を、本発明による補償方法と組み合わせる
と有益である。
第６図には、２つの補償方法を組み合わせた、増幅器が
示されている。第６図の増幅器は、ダイナミツクタイプ
であり、本出願人のスイス特許第639804明細書に記載さ
れている。その増幅器は、ダイオード接続され、かつド
レイン電流I5によつて制御されているトランジスタT24
によつて形成されるバイアス電圧源を有し、相補形トラ
ンジスタT22とT23によつて形成される増幅器段を有し、
そして、トランジスタT22とT23は、トランジスタT25,T2
6によつて形成されるカスコード形に接続されている。
増幅器の入力点を形成する回路点189は、トランジスタT
23のゲートに接続され、かつ、コンデンサ184を介し
て、トランジスタT22のゲートに接続されると共に、コ
ンデンサ185および切換スイツチ186を介して、入力端子
187に接続されている。入力回路点189は、オン・オフス
イツチ180によつて出力回路点188に接続される。この増
幅器の作動モードは、簡単に述べる。準備相中、スイツ
チ186は、アースに接続され、スイツチ180と183は、閉
じられる。その際コンデンサは、トランジスタT22とT23
をバイアスする値に充電される。トランジスタT25とT26
は、ゲートに加わる電圧により公知のようにバイアスさ
れる。増幅相中、スイツチ180と183は、開かれ、スイツ
チ186は、信号入力端子187に接続される。スイツチ180
と183が開かれると、コンデンサ184と185に寄生電荷が
注入される。本発明によれば、この寄生作用は、第５図
に関して述べた補償回路と一致する補償回路により補償
される。この補償回路は、スイツチ181及びコンデンサ1
82、ならびに相補形のトランジスタT27とT28を有する。
示されている。第６図の増幅器は、ダイナミツクタイプ
であり、本出願人のスイス特許第639804明細書に記載さ
れている。その増幅器は、ダイオード接続され、かつド
レイン電流I5によつて制御されているトランジスタT24
によつて形成されるバイアス電圧源を有し、相補形トラ
ンジスタT22とT23によつて形成される増幅器段を有し、
そして、トランジスタT22とT23は、トランジスタT25,T2
6によつて形成されるカスコード形に接続されている。
増幅器の入力点を形成する回路点189は、トランジスタT
23のゲートに接続され、かつ、コンデンサ184を介し
て、トランジスタT22のゲートに接続されると共に、コ
ンデンサ185および切換スイツチ186を介して、入力端子
187に接続されている。入力回路点189は、オン・オフス
イツチ180によつて出力回路点188に接続される。この増
幅器の作動モードは、簡単に述べる。準備相中、スイツ
チ186は、アースに接続され、スイツチ180と183は、閉
じられる。その際コンデンサは、トランジスタT22とT23
をバイアスする値に充電される。トランジスタT25とT26
は、ゲートに加わる電圧により公知のようにバイアスさ
れる。増幅相中、スイツチ180と183は、開かれ、スイツ
チ186は、信号入力端子187に接続される。スイツチ180
と183が開かれると、コンデンサ184と185に寄生電荷が
注入される。本発明によれば、この寄生作用は、第５図
に関して述べた補償回路と一致する補償回路により補償
される。この補償回路は、スイツチ181及びコンデンサ1
82、ならびに相補形のトランジスタT27とT28を有する。
ダイナミツク増幅器の動作モードは、発明による補償回
路と共働させると、次のようになる。準備相中、スイツ
チ181が開かれスイツチ180と183が閉じられ、スイツチ1
86は、コンデンサ185をアースに接続する。最終的に、
スイツチ186は、増幅相に対して、コンデンサ185を入力
端子187に接続する。
路と共働させると、次のようになる。準備相中、スイツ
チ181が開かれスイツチ180と183が閉じられ、スイツチ1
86は、コンデンサ185をアースに接続する。最終的に、
スイツチ186は、増幅相に対して、コンデンサ185を入力
端子187に接続する。
以上本発明を特定の実施例につき説明してきたが、本発
明の思想を逸脱することなく、種々変形することができ
る。
明の思想を逸脱することなく、種々変形することができ
る。
第１図は従来より公知の増幅器の基本回路略図であり、
第２図は本発明の増幅器の基本回路略図であり、第３図
は入力ドリフト電圧に対して直線補償が行なわれる差動
増幅器の実施例の回路図であり、第４図は入力ドリフト
電圧に対して自乗補償が行なわれる差動増幅器の実施例
の回路図であり、第５図は第４図の実施例に対して選択
的に使用される別の実施例の回路図であり、第６図は入
力ドリフト電圧に対して自乗補償が行なわれるダイナミ
ツク増幅器の回路図である。 10…増幅器、12…増幅器直接入力側、13…増幅器主入力
側、14…増幅器付加入力側、15…増幅器出力側、30…無
効化手段、40…コンデンサ、60…スイツチ手段
第２図は本発明の増幅器の基本回路略図であり、第３図
は入力ドリフト電圧に対して直線補償が行なわれる差動
増幅器の実施例の回路図であり、第４図は入力ドリフト
電圧に対して自乗補償が行なわれる差動増幅器の実施例
の回路図であり、第５図は第４図の実施例に対して選択
的に使用される別の実施例の回路図であり、第６図は入
力ドリフト電圧に対して自乗補償が行なわれるダイナミ
ツク増幅器の回路図である。 10…増幅器、12…増幅器直接入力側、13…増幅器主入力
側、14…増幅器付加入力側、15…増幅器出力側、30…無
効化手段、40…コンデンサ、60…スイツチ手段
Claims (6)
- 【請求項１】少なくとも１つの主入力側と、出力側と、
補償相の期間中前記主入力側に供給される信号をアース
に短絡するスイッチ手段または該信号を阻止する手段と
を有する増幅器であって、該増幅器は、前記少なくとも
１つの主入力側と前記出力側との間の第１の利得値を有
している形式のものにおいて、前記増幅器は、少なくと
も１つの付加入力側を備え、該付加的な入力側は該付加
的な入力側と前記出力側との間に前記第１の利得値に比
べて実質的に低い利得値を有し、 前記付加入力側と共通している回路点と固定電位にある
回路点との間に接続されているコンデンサを備え、 増幅器の出力側と、前記コンデンサおよび前記付加入力
側に共通である回路点との間に設けられておりかつ増幅
器の出力の電圧レベルを前記補償相期間中前記コンデン
サに蓄積されるようにするスイッチ手段を備え、かつ 前記主入力側のドリフト電圧の作用を補償するために前
記蓄積された電圧レベルによって制御される補償手段を
備えていることを特徴とする増幅器。 - 【請求項２】前記補償手段が前記付加的な入力側と前記
出力側との間に直線伝達特性を有する回路を含んでいる
特許請求の範囲第１項記載の増幅器。 - 【請求項３】前記補償手段が前記付加的な入力側と前記
出力側との間に自乗伝達特性を有する回路を含んでいる
特許請求の範囲第１項記載の増幅器。 - 【請求項４】少なくとも１つの主入力側と、出力側と、
前記主入力側に直列接続されている第１コンデンサと、
補償相の期間中前記第１コンデンサを基準電圧に接続す
るための手段と、前記補償相の期間中前記主入力側を前
記出力側に接続するためのスイッチ装置とを有する増幅
器であって、該増幅器は、前記少なくとも１つの主入力
側と前記出力側との間の第１の利得値を有している形式
のものにおいて、前記増幅器は、少なくとも１つの付加
入力側を備え、該付加的な入力側は該付加的な入力側と
前記出力側との間に前記第１の利得値に比べて実質的に
低い利得値を有し、 前記付加入力側と共通している回路点と固定電位にある
回路点との間に接続されているコンデンサを備え、 増幅器の出力側と、前記コンデンサおよび前記付加入力
側に共通である回路点との間に設けられておりかつ増幅
器の出力の電圧レベルを前記補償相期間中前記コンデン
サに蓄積されるようにするスイッチ手段を備え、かつ 前記主入力側の残留ドリフト電圧の作用および前記スイ
ッチ装置の開放による影響を補償するために前記蓄積さ
れた電圧レベルによって制御される補償手段とを備えて
いることを特徴とする増幅器。 - 【請求項５】前記補償手段が前記付加的な入力側と前記
出力側との間に直線伝達特性を有する回路を含んでいる
特許請求の範囲第４項記載の増幅器。 - 【請求項６】前記補償手段が前記付加的な入力側と前記
出力側との間に自乗伝達特性を有する回路を含んでいる
特許請求の範囲第４項記載の増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH2179/84A CH658349A5 (fr) | 1984-05-04 | 1984-05-04 | Amplificateur a compensation de la tension de decalage d'entree. |
| CH2179/84-9 | 1984-05-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60239110A JPS60239110A (ja) | 1985-11-28 |
| JPH0691380B2 true JPH0691380B2 (ja) | 1994-11-14 |
Family
ID=4227735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093993A Expired - Lifetime JPH0691380B2 (ja) | 1984-05-04 | 1985-05-02 | 増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4628274A (ja) |
| EP (1) | EP0161215B1 (ja) |
| JP (1) | JPH0691380B2 (ja) |
| CH (1) | CH658349A5 (ja) |
| DE (1) | DE3583883D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2640443B1 (fr) * | 1988-12-09 | 1991-01-25 | Thomson Hybrides Microondes | Circuit d'asservissement de la tension de repos d'une charge, et comparateur differentiel comportant ce circuit d'asservissement |
| EP0418753B1 (de) * | 1989-09-20 | 1994-12-07 | Deutsche ITT Industries GmbH | Offsetspannungsabgleichender Operationsverstärker |
| US5124663A (en) * | 1991-03-04 | 1992-06-23 | Motorola, Inc. | Offset compensation CMOS operational amplifier |
| WO1992016999A1 (en) * | 1991-03-13 | 1992-10-01 | Vlsi Vision Limited | Apparatus for compensating manufacturing process variation |
| US5953060A (en) * | 1995-10-31 | 1999-09-14 | Imec Vzw | Method for reducing fixed pattern noise in solid state imaging devices |
| US6300824B1 (en) | 1999-03-09 | 2001-10-09 | Conexant Systems, Inc. | Analog offset cancellation method and circuit and amplifier using such circuit |
| JP2003283271A (ja) | 2002-01-17 | 2003-10-03 | Semiconductor Energy Lab Co Ltd | 電気回路 |
| US6750704B1 (en) | 2003-01-09 | 2004-06-15 | Motorola, Inc. | Offset compensated differential amplifier |
| US7808022B1 (en) | 2005-03-28 | 2010-10-05 | Cypress Semiconductor Corporation | Cross talk reduction |
| FR2895599B1 (fr) * | 2005-12-27 | 2008-06-06 | Univ Joseph Fourier Grenoble I | Procede et dispositif de reglage ou de calage d'un dispositif electronique |
| JP4354473B2 (ja) * | 2006-09-07 | 2009-10-28 | 株式会社半導体理工学研究センター | 容量帰還型チョッパ増幅回路 |
| US7804328B2 (en) * | 2008-06-23 | 2010-09-28 | Texas Instruments Incorporated | Source/emitter follower buffer driving a switching load and having improved linearity |
| US8195119B2 (en) * | 2009-05-13 | 2012-06-05 | Qualcomm, Incorporated | Switchable input pair operational amplifiers |
| US10910714B2 (en) | 2017-09-11 | 2021-02-02 | Qualcomm Incorporated | Configurable power combiner and splitter |
| US10536118B2 (en) * | 2018-03-28 | 2020-01-14 | Intel IP Corporation | Circuit and a method for operating a circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3443235A (en) * | 1965-02-19 | 1969-05-06 | Honeywell Inc | Electrical apparatus |
| FR2082601A5 (ja) * | 1970-03-20 | 1971-12-10 | Schlumberger Cie N | |
| JPS527657A (en) * | 1975-07-09 | 1977-01-20 | Hitachi Ltd | Differential amplifier |
| US4068182A (en) * | 1977-01-21 | 1978-01-10 | Rca Corporation | Direct-coupled cascade amplifier with automatically adjusted quiescent output signal level |
| US4297642A (en) * | 1979-10-31 | 1981-10-27 | Bell Telephone Laboratories, Incorporated | Offset correction in operational amplifiers |
| US4306196A (en) * | 1980-01-14 | 1981-12-15 | Bell Telephone Laboratories, Incorporated | Operational amplifier with offset compensation |
| CH639804A5 (fr) * | 1981-03-26 | 1983-11-30 | Centre Electron Horloger | Amplificateur dynamique en technologie cmos. |
-
1984
- 1984-05-04 CH CH2179/84A patent/CH658349A5/fr not_active IP Right Cessation
-
1985
- 1985-04-30 EP EP85810194A patent/EP0161215B1/fr not_active Expired - Lifetime
- 1985-04-30 DE DE8585810194T patent/DE3583883D1/de not_active Expired - Lifetime
- 1985-04-30 US US06/728,883 patent/US4628274A/en not_active Expired - Lifetime
- 1985-05-02 JP JP60093993A patent/JPH0691380B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4628274A (en) | 1986-12-09 |
| CH658349A5 (fr) | 1986-10-31 |
| DE3583883D1 (de) | 1991-10-02 |
| JPS60239110A (ja) | 1985-11-28 |
| EP0161215A3 (en) | 1987-11-11 |
| EP0161215B1 (fr) | 1991-08-28 |
| EP0161215A2 (fr) | 1985-11-13 |
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