KR880002322A - 자이레이터 회로 및 공진 회로 - Google Patents

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파우 케르 플라드
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이반 밀러 레르너
엔·브이· 필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

자이레이터 회로 및 공진 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 압명에 따른 자이레이터를 포함하는 공진 필터 회로의 전기 다이아그램.
제3a도는 제1b도의 경우에 대응하는, 자이레이터를 포함하는 공진 회로의 불록 다이어그램.
제3b도는 제2도에 대응하는 본 발명에 따른 공진 필터 회로의 불록 다이어그램.

Claims (14)

  1. 제1단자와 제2단자사이에서 병렬로 배열되어 각기 정반대 콘덕턴스를 갖는 제1 및 제2상호 콘덕턴스 증폭기 A 및 B를 구비하고 상기 제1단자와 제3단자 m사이에 배열된 제1캐패스턴스를 구비하며 상기 제2단자와 상기 제3단지사이에 배열된 인덕턴스Lg를 가상하면서 상기 인덕턴스의 첨예도 Q를 조절하기 위한 수단을 구비하는 자이레이터 회로에 있어서, 상기 제1상호 톤덕턴스 증폭기 A는 직렬로 배열된 두개의 반전 증폭기단 P1및 P2을 구비하고, 상기 제2상호 콘덕턴스 증폭기 B는 반전 증폭기단 P3을 구비하며 상기 첨예도 Q를 조절하기 위한 수단은 자이레이터의 출력 콘덕턴스 g2를 감응시키기 위한 제1수단 P5및 출력 전류와 자이레이터 제어 전압간의 위상 시프트 φ를 조절하기 위한 제2수단 P4을 구비하는 것을 특징으로 하는 자이레이터 회로.
  2. 제1항에 있어서, 출력 콘덕턴스 g2를 감응시키기 위한 제1수단 P5는 상기 제2단자2와 상기 제3단자사이에서 자이레이터의 출력에 접속된 가변 저항 Rd이며, 위상 시프트 φ를 조절하기 위한 제2 수단 P6는 두개가 직렬로 접속된 반전 증폭기중의 제2증폭기단 P2의 입력과 상기 제3단자사이에 배열된 가변 캐패시턴스 Cφ인 것을 특징으로 하는 자이레이터 회로.
  3. 제2항에 있어서, 상기 가변 저항 Rd은 트랜지스터 Td가 거의 제로에 가까운 드레인-소스 전압을 갖도록 하는 범위내에서 가변하는 거의 제로에 가까운 드레인-소스 전압을 갖도록 하는 범위내에서 가변하는 전압 Vd에 의해 제어된 전계-효과 트랜지스터 Td를 구비하고 있으며, 가변 캐패시턴스 Cφ는 고정 캐패시턴스 Cφ와 직렬로 다이오드 Dφ를 구비하고 다이오드 Dφ와 고정 캐패시턴스 C′φ사이의 접점으로 인가된 가변 전압 Vφ에 의해 조절되며, 상기 다이오드의 애노드는 두 반전 증폭기중의 제2증폭기단 P2의 입력에 접속되고 상기 고정 캐패스턴스 C′φ의 다른 단부는 제3단자에 접속되어 있는 것을 특징으로 하는 자이레이더 회로.
  4. 제3항에 있어서, 각각의 인버터단 P1,P2,P3은 트랜지스터의 소스가 접지 전위에 있는 상기 제3단자에 접속되어 있고, 드레인이 로드를 통하여 d.c공급 전압 +VDD에 접속되어 있으며 게이트가 인버터 단의 입력 신호 Ⅰ을 수신하는 인버터 트랜지스터로서 언급된 전계-효과 트랜지스터 T1,T2,T3를 각기 구비하며, 반전된 술력 신호 0는 인버터 트랜지스터의 드레인에서 얻을 수 있으며, 반전 증폭기 단 P1의 출력은 접지된 제3단자와 d.c공급 전압 +VDD사이에서 캐스코드(cascode) 형태로 배열된 두개의 전계-효과 트랜지스터 T4와 T′4를 포함하는 버터단 P4에 의해 반전 증폭기탄 P2의 입력과 차단되며, 하단 트랜지스터 T4는 전류원으로서 배열되고, 제1인버터 단으로부터의 신호는 저항 R4에 의해 접지된 단자와 관련하여 바이어스 된 상단 트랜지스터 T′4의 게이트에 인가되며 트랜지스터 T4와 T′4사이의 접점에서 취해진 신호는 제2인버터 단 P2의 입력에 인가되며 상기 입력은 가변 캐패시턴스 Cφ를 통해 접지된 단자에도 접속되며, 가변 단은 캐패시턴스에 의해 서로가 d.c 절연되는 것을 특징으로 하는 자이레이터 회로.
  5. 제4항에 있어서, 각각의 인버터 단 P1,P2또는 P3에서 인버터 트랜지스터 T1,T2, T3각각의 로드는 각기 전계-효과 트랜지스터 T′1,T′2,T′3를 포함하는 능동 로드이며, 상기 트랜지스터의 게이트는 각 저항 R′1,R′2,R′3에 의해 Vm〈VA〈VDD가 되도록 d.c 전위 VA가 거리며 캐패시턴스 C′1,C′2,C′3각각을 통해 상기 단의 인버터 트랜지스터에 접속되어 있으며, 인버터 트랜지스터의 게이트는 저항 R1,R2,R3을 통해 부극성 전위 -VGG와 관련하여 바이어스되는 것을 특징으로 하는 자이레이터 회로.
  6. 제5항에 있어서, 전압 VA은 저항 RP양단의 전압 강화 및 다이오드 DP에 의한 레벨의 시프트에 의해 접지 전위와 d.c공급 VDD간의 원하는 값으로 고정되며, 부극성 전압 -VGG은 다이오드 DS에 의한 레벨의 시프트에 의해 접지 전위와 관련하여 고정되며 또한 저항 R5양단의 전압 강하에 의해 조정되는 것을 특징으로 하는 자이레이터 회로.
  7. LC 형의 공진 회로에 있어서, 공진 회로는 제1항 내지 6항중 어느 한항에서 청구된 자이레이터로 가상되고, 제2단자와 제3단자사이의 제2캐패시턴스 C2와 병렬로 배열된 인덕턴스 Lg를 구비하는 것을 특징으로 하는 공진 회로.
  8. 제7항에 있어서, 전계-효과 트랜지스터는 MESFET형으로 구성되며 상기 모든 소자는 Ⅲ-Ⅴ 그룹, 예로, 갈륨-비소화물(GaAs)의 반도체 물질의 기판에서 단일체적으로 집적되는 것을 특징으로 하는 공진회로.
  9. 공진 필터 회로에 있어서, 공진 필터 회로는 제7항 또는 8항에 청구된 공진 회로에 의해 로드된 증폭기 PA를 구비하는 것을 특징으로 하는 공진 필터 회로.
  10. 제4,5 및 6항중 어느 한 항에 부대적인 제9항의 필터에 있어서, 증폭기 단 PA은 게이트가 저항 RA을 통해 전압 -VGG에 의해 바이어스되며 트랜지스터 T3에 공통된 능동 로드에 의해 로드되는 반전 전계-효과 트랜지스터를 포함하며, 필터될 신호는 트랜지스터 TA의 게이트 INP와 접지된 단자사이에 인가되며 필터 신호는 제2단자와 제3단자사이에 필터의 출력 S에서 나타나는 것을 특징으로 하는 공진 필터 회로.
  11. 빌진기에 있어서, 빌진기는 제7항 또는 8항에서 청구된 LC형의 공진 회로를 구비하며, 발진 주파수는 캐패시턴스 C1및 C2를 가변시킴으로써 선택되는 것을 특징으로 하는 발진기.
  12. 제11항에 있어서, 캐패스턴스 D1및 C2는 바리캡인 것을 특징으로 하는 발진기.
  13. 제11 또는 12항에 있어서, 트랜지스터 T1의 게이트는 단 P5의 영향을 배제하기 위하여 캐패시턴스 C5를 통해 출력 S및 저항 R5을 통해 전압 -VGG에 접속되어 있는 것을 특징으로 하는 발진기.
  14. 제13항에 있어서, 단 P1의 트랜지스터 T′1및 T1의 공동 드레인-소스 단자는 단 P6및 P2에 바로 접속되며, 그리하여 단 P4의 영향은 회로의 전력 소모를 감소시키면서 더 협소한 발진-주파수 대역을 얻기 위해 배재되는 것을 특징으로 하는 발진기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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