JPS5923627A - 可変半導体負荷回路及びその駆動方法 - Google Patents
可変半導体負荷回路及びその駆動方法Info
- Publication number
- JPS5923627A JPS5923627A JP57132592A JP13259282A JPS5923627A JP S5923627 A JPS5923627 A JP S5923627A JP 57132592 A JP57132592 A JP 57132592A JP 13259282 A JP13259282 A JP 13259282A JP S5923627 A JPS5923627 A JP S5923627A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- circuit
- gate
- control voltage
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は可変半導体負荷回路及びその駆動方法に関する
。
。
従来、NチャンネルMI8回路において、ゲート、ソー
ス短絡のディプレッション型トランジスタ(以下DFE
Tという)が、負荷素子として、多く用いられている。
ス短絡のディプレッション型トランジスタ(以下DFE
Tという)が、負荷素子として、多く用いられている。
回路打11或は第1図の様なしのインバータが基本構成
であることは、よく知られている。この図でQ!はDF
ET、Q!はエンハンスメント型FET (BFE’l
’ )である。
であることは、よく知られている。この図でQ!はDF
ET、Q!はエンハンスメント型FET (BFE’l
’ )である。
しかし、この構成では、負荷電流に関して単一の能力し
か持ち合わせず、経済性の重視から、マスタースライス
方式やビルディングブロック方式など同一のトランジス
タを多数配置するノ始合、多数の負荷素子を用意するこ
とは高集積化が進む今日では不利である。又、回路数の
増大による消費電力の増大及び発熱」4の増大、更には
負荷による速度の低下などの問題がある。
か持ち合わせず、経済性の重視から、マスタースライス
方式やビルディングブロック方式など同一のトランジス
タを多数配置するノ始合、多数の負荷素子を用意するこ
とは高集積化が進む今日では不利である。又、回路数の
増大による消費電力の増大及び発熱」4の増大、更には
負荷による速度の低下などの問題がある。
本発明の目的は、かかる問題点全解決するために、DI
i”ET2個の直列回路を用いることにより制御電圧に
より負荷叱方を変えることができ、従って高集積化、低
消費電力化さらには高速化にも役立つところの可変半導
体負荷回路及びその駆動方法を提供することにある。
i”ET2個の直列回路を用いることにより制御電圧に
より負荷叱方を変えることができ、従って高集積化、低
消費電力化さらには高速化にも役立つところの可変半導
体負荷回路及びその駆動方法を提供することにある。
本第1の発明の回路は、直列に接続さiしたー導電チャ
ンネルディブレ、ジョン型の第1及び第2の電界効果ト
ランジスタからなり、前記第1の電界効果トランジスタ
のゲートとソースは共通接続されて一端をなし、前記第
2の電界効果トランジスタのドレインを他端となし、該
第2の電界効果トランジスタのゲートに制御電圧を与え
ることにより負荷能力を可変にしたことからなっている
。
ンネルディブレ、ジョン型の第1及び第2の電界効果ト
ランジスタからなり、前記第1の電界効果トランジスタ
のゲートとソースは共通接続されて一端をなし、前記第
2の電界効果トランジスタのドレインを他端となし、該
第2の電界効果トランジスタのゲートに制御電圧を与え
ることにより負荷能力を可変にしたことからなっている
。
本第2の発明の方法は、直列に接続さil、た−導電チ
ヤンネルディブレ、ジョン型の第1及び第2の電界効果
トランジスタからなり、前記第1の11丁。
ヤンネルディブレ、ジョン型の第1及び第2の電界効果
トランジスタからなり、前記第1の11丁。
界効果トランジスタのゲートとソースは共通接続されて
一端をなし、前記第2の市、界効果1ランジスタのドレ
インを他端となし、該第2の電界効果トランジスタのゲ
ートに制御電圧を与えることにより負荷能力を可変にし
た可変半導体負荷回路において、前記制御電圧を、ゲー
トとソースが共通接続された前記−導電チャンネルディ
プレッション型の電界効果トランジスタが複数個直列に
接続され各々の該電界効果トランジスタのソース全出力
端とする制御電圧発生回路のいずれか一つの前記出力端
によフ与えられることからなっている。
一端をなし、前記第2の市、界効果1ランジスタのドレ
インを他端となし、該第2の電界効果トランジスタのゲ
ートに制御電圧を与えることにより負荷能力を可変にし
た可変半導体負荷回路において、前記制御電圧を、ゲー
トとソースが共通接続された前記−導電チャンネルディ
プレッション型の電界効果トランジスタが複数個直列に
接続され各々の該電界効果トランジスタのソース全出力
端とする制御電圧発生回路のいずれか一つの前記出力端
によフ与えられることからなっている。
本第3の発明の方法は、直列に接続されたー導電チャン
ネルディプレッション型の第1及び第2の電界効果トラ
ンジスタからなり、前記第1の電界効果トランジスタの
ゲートとソースは共通接続されて一端をなし、前記第2
の電界効果トランクδりのドレインを他端となし、該第
2の電界効果トランジスタのゲートに制御電圧金与える
ことによフ負荷能力全可変にした可変半導体負荷回路を
含む回路において、前記制御電圧が該回路の信号電圧に
よって与えられることからなっている。
ネルディプレッション型の第1及び第2の電界効果トラ
ンジスタからなり、前記第1の電界効果トランジスタの
ゲートとソースは共通接続されて一端をなし、前記第2
の電界効果トランクδりのドレインを他端となし、該第
2の電界効果トランジスタのゲートに制御電圧金与える
ことによフ負荷能力全可変にした可変半導体負荷回路を
含む回路において、前記制御電圧が該回路の信号電圧に
よって与えられることからなっている。
以下本発明について図面を参照して詳細に説明する。
第2図は本第1の発明の一実施例金示す回路図である。
2個のNチャンネル])Ii’BT Q、 ’ 、 Q
cの直列接続により構成し、Q1′のゲートとソースは
共通接続されて一端1をなし、Q、cのドレインは他端
211:なし電源VDりに接続される。ぞしてQcのゲ
ート端子3(負荷制御ゲート端子という)に与えられる
制御電圧■。01(によって負荷能力を自由に決定でき
る7Fに徴を持つ負荷回路である。
cの直列接続により構成し、Q1′のゲートとソースは
共通接続されて一端1をなし、Q、cのドレインは他端
211:なし電源VDりに接続される。ぞしてQcのゲ
ート端子3(負荷制御ゲート端子という)に与えられる
制御電圧■。01(によって負荷能力を自由に決定でき
る7Fに徴を持つ負荷回路である。
集積化の場合この負荷回路は、制御効果明確化及びレイ
アウト設計の簡単化から、負荷回路として用いられる2
個の1〕FETはチャネル幅/チャネル長が同一で設言
1される。
アウト設計の簡単化から、負荷回路として用いられる2
個の1〕FETはチャネル幅/チャネル長が同一で設言
1される。
第3図に基本レイアウトの一例を示す。この図テ11
rl、 WJj VD n用コンタク)、12tJN型
拡散層、13はQ、oのゲートポリシリ、14はQ。
rl、 WJj VD n用コンタク)、12tJN型
拡散層、13はQ、oのゲートポリシリ、14はQ。
ゲートコンタクト、15はQ貫′ゲートポリシリ、16
はQn’のゲート−拡散層コンタクトである。
はQn’のゲート−拡散層コンタクトである。
このように第3図のレイアウトリ、プロセス的にも簡単
で、所有面積の小形化が可能であり、高集積比が可能で
ある。
で、所有面積の小形化が可能であり、高集積比が可能で
ある。
次にこの負荷回路を用いた第4図に示すインバータ回路
を用いて、シュミレーションを行なった結果金示す。
を用いて、シュミレーションを行なった結果金示す。
シュミレーションに用いたD F E Tのパラメータ
は、チャネル長=3.05m1チヤネル幅=5.5μm
。
は、チャネル長=3.05m1チヤネル幅=5.5μm
。
スレ、シュホールド電圧−5,OVであり、単体として
のDFETQt’、QcのI D S −■D S特性
は第5図の通ルである。
のDFETQt’、QcのI D S −■D S特性
は第5図の通ルである。
EFETQ、’ のパラメータとしては、チャネル畏
=3.0μm1チャネル幅=30μm、 スレ、シュホ
ールド電圧=0.75Vである。個々のトランジスタを
組み合せたインバータ回路のVIN−VDUTの第6図
、第7図におけるVOON は負荷制御ゲートに加え
る電圧値である。
=3.0μm1チャネル幅=30μm、 スレ、シュホ
ールド電圧=0.75Vである。個々のトランジスタを
組み合せたインバータ回路のVIN−VDUTの第6図
、第7図におけるVOON は負荷制御ゲートに加え
る電圧値である。
第7図から明らかなようにVIN二5,07時の負荷回
路電流工 け、VOON=5.07時の値は■。ON
D =O,OV時の値の2倍であり、駆動能力が2倍となっ
たこと金子している。
路電流工 け、VOON=5.07時の値は■。ON
D =O,OV時の値の2倍であり、駆動能力が2倍となっ
たこと金子している。
以上説明したように木肌1の!Ifi明の町ダ半導体負
荷回路によると、制御電圧によυ大B、iに負萌止力を
変えることができるので、従来のように負荷容量に〆対
応して別々のF E i’ (z用意する必陳はなく、
同−lit E filからなる簡単な構成により形成
されるので集積化に際して高集積化が計られることにな
る。
荷回路によると、制御電圧によυ大B、iに負萌止力を
変えることができるので、従来のように負荷容量に〆対
応して別々のF E i’ (z用意する必陳はなく、
同−lit E filからなる簡単な構成により形成
されるので集積化に際して高集積化が計られることにな
る。
次に木肌2の発明であるこの可変半)7?1体負荷回路
の、駆動方法について説明する。
の、駆動方法について説明する。
第8図は木肌2の発明の一実施191Iの方法に用いる
制御電圧発生回路を示す。すなわちゲートがソースに接
続された11個のNチャンネル型J)Ii’ E TQ
ll、 Q12.・・−・・Qlnが直列に接続され、
各々のLIFETのソースを出力端とし、Qllのドレ
イン電源VDDに、Qtn のソースtよ接地されてな
り、各出力端にはD F E Tの段数に応じて多種の
電圧が出力される。従って負荷回路の要求に71応して
、これらの出力端のいずり、か一つを負荷回路の拘荷制
御ゲートに接続すれば良い。かくしてこの方法によると
、負荷回路と同じD F E T を用いて制御電圧
発生回路も形成することができるので集積化に好適であ
るという効果が得られる。
制御電圧発生回路を示す。すなわちゲートがソースに接
続された11個のNチャンネル型J)Ii’ E TQ
ll、 Q12.・・−・・Qlnが直列に接続され、
各々のLIFETのソースを出力端とし、Qllのドレ
イン電源VDDに、Qtn のソースtよ接地されてな
り、各出力端にはD F E Tの段数に応じて多種の
電圧が出力される。従って負荷回路の要求に71応して
、これらの出力端のいずり、か一つを負荷回路の拘荷制
御ゲートに接続すれば良い。かくしてこの方法によると
、負荷回路と同じD F E T を用いて制御電圧
発生回路も形成することができるので集積化に好適であ
るという効果が得られる。
第9図は木肌3の発明の第1の実施例の論理回路図であ
る。DFETQol、Q21.EFET Q2□からな
る第1のインバータ回路と、In’li’yT Qc、
/lQ21’ 、 EFEi’ Q22tからなる第2
のインバータ回路からな力、Q22’のゲートはQ22
のドレイy (出力点) Km Qo t’の負荷制
御ゲートはQ22のゲート(入力点)にそれぞれ接続さ
れておシ、Qalの負荷制御ゲートには所定の制御電圧
が与えられるようになっている。この回路によると、出
力“重圧VOUTが高レベル(Q22’オフ)のときは
、入力電圧VIN も高レベルで従ってQ。1/はオン
となり負荷抵抗を小さくするので負荷容量(図示してい
ない)への充11Lが速やかに行われる。
る。DFETQol、Q21.EFET Q2□からな
る第1のインバータ回路と、In’li’yT Qc、
/lQ21’ 、 EFEi’ Q22tからなる第2
のインバータ回路からな力、Q22’のゲートはQ22
のドレイy (出力点) Km Qo t’の負荷制
御ゲートはQ22のゲート(入力点)にそれぞれ接続さ
れておシ、Qalの負荷制御ゲートには所定の制御電圧
が与えられるようになっている。この回路によると、出
力“重圧VOUTが高レベル(Q22’オフ)のときは
、入力電圧VIN も高レベルで従ってQ。1/はオン
となり負荷抵抗を小さくするので負荷容量(図示してい
ない)への充11Lが速やかに行われる。
次に出力電圧vou’r が低レベル(Q22’オン
)のときは、入力電圧VINは低レベルで従ってQ。1
/はオフとな力負荷抵抗全大きくするので負荷容量(図
示していない)からのQ2z’i通しての放電が速やか
に行われる。すなわち木第袷の発明によると立ち上逆時
間、立ち下り時間の短い、高速化されfc論理回路が得
られる。
)のときは、入力電圧VINは低レベルで従ってQ。1
/はオフとな力負荷抵抗全大きくするので負荷容量(図
示していない)からのQ2z’i通しての放電が速やか
に行われる。すなわち木第袷の発明によると立ち上逆時
間、立ち下り時間の短い、高速化されfc論理回路が得
られる。
なおこの回路は一例に過ぎず、他の摘切な回路において
も負荷制御ゲートの制御r比圧全回路の入力′電圧とす
ることにより高速化を計ることができる。
も負荷制御ゲートの制御r比圧全回路の入力′電圧とす
ることにより高速化を計ることができる。
第10図は木肌3の発明の第2の実施例の回路図で、木
肌1の発明の回路を含んでなるICチップ24〜28セ
レクター22及びバッファ23にブランチして接続され
、更にセレクタ22及びバ、ファ23は中央処理装置(
CJ、) Tノ)21に接続されている。なおGは制御
バス、Jlはデータバスである。この場合、セレクタ信
号により使用しないICチップ内部の負荷制御ゲートに
低レベル信号を与えるとそのICチップは不動作になシ
消費雷、力を節減できることになる。 。
肌1の発明の回路を含んでなるICチップ24〜28セ
レクター22及びバッファ23にブランチして接続され
、更にセレクタ22及びバ、ファ23は中央処理装置(
CJ、) Tノ)21に接続されている。なおGは制御
バス、Jlはデータバスである。この場合、セレクタ信
号により使用しないICチップ内部の負荷制御ゲートに
低レベル信号を与えるとそのICチップは不動作になシ
消費雷、力を節減できることになる。 。
第11図は木肌3の発明の第3の実施例の回路図で、同
一半導体チップ内に形成されたデータ処理回路の一部回
路図である。デコーダ31よりバス回路32,33.3
4t−介して所定のデータを次に送り出す回路で、35
〜37はインバータ、38〜41はNO几回路である。
一半導体チップ内に形成されたデータ処理回路の一部回
路図である。デコーダ31よりバス回路32,33.3
4t−介して所定のデータを次に送り出す回路で、35
〜37はインバータ、38〜41はNO几回路である。
このパス回路には本w、1の発明の負荷回路が用いられ
ている。この回路において出力信号を決定するデコーダ
信号によって、負荷制御ゲートに信号を送り、使用しな
いパス回路の消費電力を低減することができる。
ている。この回路において出力信号を決定するデコーダ
信号によって、負荷制御ゲートに信号を送り、使用しな
いパス回路の消費電力を低減することができる。
又この回路においてパス−1回路32の信号を取り出す
ときは、パス−1回路32以外のパス回路33.34の
負荷制御ゲートに低レベル信号を与えれば良い。
ときは、パス−1回路32以外のパス回路33.34の
負荷制御ゲートに低レベル信号を与えれば良い。
以上第2及び第3の実施例について説明したが木用1の
発明の負荷回路を用いた回路において、制御電圧として
回路の信号電圧全適当に用いることによシ、使用しない
回路全不動化にすることができるので消費電流の低減が
計れるという効果を得ることができる。
発明の負荷回路を用いた回路において、制御電圧として
回路の信号電圧全適当に用いることによシ、使用しない
回路全不動化にすることができるので消費電流の低減が
計れるという効果を得ることができる。
以上の説明においては、−導電チャンネル型としてN型
について行ったけれどもこれはP型についても同様であ
ることは明らかである。
について行ったけれどもこれはP型についても同様であ
ることは明らかである。
以上詳細lC説明した通り、本発明の++J変半変体導
体負荷回路その駆動回路によれば、前述のような構成に
より従来のように要求される負荷能力に応じて多種の負
荷素子を用意する必要が無く一種類のトランジスタ全線
合すことで所定の負荷回路が得られ、更に制御電圧発生
回路をも同じトランジスタを用いて構成されるなどによ
シ高集債化に好適の負荷回路が得られるとともに負荷制
御ゲートへの制御電圧の制御により、回路の消費電流の
低減あるいは高速化が計れるという効果が得られる。
体負荷回路その駆動回路によれば、前述のような構成に
より従来のように要求される負荷能力に応じて多種の負
荷素子を用意する必要が無く一種類のトランジスタ全線
合すことで所定の負荷回路が得られ、更に制御電圧発生
回路をも同じトランジスタを用いて構成されるなどによ
シ高集債化に好適の負荷回路が得られるとともに負荷制
御ゲートへの制御電圧の制御により、回路の消費電流の
低減あるいは高速化が計れるという効果が得られる。
第1図は従来例のインバータ回路の回路図、第2図は木
用1の発明の一実施例を示す回路図、第3図は第2図に
示す一実施例の回路のパターン図、第4図は第2図に示
す一実施例の回路を用いたインバータ回路図、第5図〜
第7図−1第4図に示すインバータ回路の特性図、第8
図は木用2の発明の一実施例の方法に用いる制御電圧発
生回路図、第9図、第10図及び第11図はそれぞれ木
用3の発明の第1.第2及び第3の実施例の回路図であ
る。 QL QCt Ql’ I Q11〜Qlnl Qcl
、Qcl’ I Q2t。 Q21’ ・−・・DFET %Q2. Q2’ 、
Q22. Q2 z’−=−EFEi;l・・・・・・
一端、2・・・・・・他端、3・・・・・・負荷制御ゲ
ート端子、11・・・・・・電源VDD用コンタクト、
12・・・・・・N型拡散層、13・・・・・・Qcの
ゲートポリシリ、14・・・・・・Qcのゲートコンタ
クト% 15・・・・・・Ql′・・・のゲートポリシ
リ、16・・・・・・Q1′のゲート−拡散層コンタク
ト、21・・・・・・中央処理装置、22・・・・・・
セレクター、23・・・・・・バッファ、24〜28・
・・・・・ICチップ、31・・・・・・デコーダ、3
2〜34・・・・・・パス回路、35〜37・・・・・
・インバータ、38〜41・・・・・NO几回路%VI
N・・・・・・入力市、圧、VOUT・・・・・出力’
ffr、 EE 、 V o ON・・・・・・制御1
Km、■DD・・・・・・軍、源。 Vl)D vJf?ffi ¥52図 VV M4測 Ihp、5CV) 筋6図 箭6図 粥δ図 第 q 割
用1の発明の一実施例を示す回路図、第3図は第2図に
示す一実施例の回路のパターン図、第4図は第2図に示
す一実施例の回路を用いたインバータ回路図、第5図〜
第7図−1第4図に示すインバータ回路の特性図、第8
図は木用2の発明の一実施例の方法に用いる制御電圧発
生回路図、第9図、第10図及び第11図はそれぞれ木
用3の発明の第1.第2及び第3の実施例の回路図であ
る。 QL QCt Ql’ I Q11〜Qlnl Qcl
、Qcl’ I Q2t。 Q21’ ・−・・DFET %Q2. Q2’ 、
Q22. Q2 z’−=−EFEi;l・・・・・・
一端、2・・・・・・他端、3・・・・・・負荷制御ゲ
ート端子、11・・・・・・電源VDD用コンタクト、
12・・・・・・N型拡散層、13・・・・・・Qcの
ゲートポリシリ、14・・・・・・Qcのゲートコンタ
クト% 15・・・・・・Ql′・・・のゲートポリシ
リ、16・・・・・・Q1′のゲート−拡散層コンタク
ト、21・・・・・・中央処理装置、22・・・・・・
セレクター、23・・・・・・バッファ、24〜28・
・・・・・ICチップ、31・・・・・・デコーダ、3
2〜34・・・・・・パス回路、35〜37・・・・・
・インバータ、38〜41・・・・・NO几回路%VI
N・・・・・・入力市、圧、VOUT・・・・・出力’
ffr、 EE 、 V o ON・・・・・・制御1
Km、■DD・・・・・・軍、源。 Vl)D vJf?ffi ¥52図 VV M4測 Ihp、5CV) 筋6図 箭6図 粥δ図 第 q 割
Claims (3)
- (1) 直列に接続されたー導電チャンネルディプレ
ッジ、ン型の第1及び第2の電界効果トランジスタから
なル、前記第1の電界効果トランジスタのゲートとソー
スは共通接続されて一端をなし、前記第2の電界効果ト
ランジスタのドレインを他端となし、該第2の電界効果
ト2ンジスヌのゲートに制御電圧を与えることによp負
荷能力を可変にしたことを特徴とする可変半導体負荷回
路。 - (2)直列に接続されたー導電チャンネルディプレッシ
ョン型の第1及び第2の電界効果トランジスタからなり
、前記第1の電界効果トランジスタのゲートとソースは
共通接続されて一端全なし、前記第2の電界効果トラン
ジスタのドレイン全他端となし、該第2の電界効果トラ
ンジスタのゲートに制御電圧を与えることにより負荷能
力を可変にした可変半導体負荷回路において、前記制御
電圧を、ゲートとソースが共通接続された前記−導電チ
ャンネルディブレ、ジョン型の電界効果トランジスタが
複数個直列に接続され各々の該電界効果トランジスタの
ソースを出力端とする制御電圧発生回路のいずれか一つ
の前記出力端によシ与えられること全特徴とする可変半
導体負荷回路の駆動方法。 - (3)直列に接続されたー導電チャンネルディプレッシ
ョン型の第1及び第2の電界効果トランジスタからなフ
、前記第1の電界効果トランジスタのゲートとソースは
共通接続されて一端全なし、前記第2の電界効果トラン
ジスタのドレイン全他端となし、該1!2の電界効果ト
ランジスタのゲートに制御電圧を与えることにより負荷
能力を可変にした可変半導体負荷回路を含む回路におい
て、前記制御電圧が該回路の信号電圧によって与えられ
ることを特徴とする可変半導体負荷回路の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57132592A JPS5923627A (ja) | 1982-07-29 | 1982-07-29 | 可変半導体負荷回路及びその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57132592A JPS5923627A (ja) | 1982-07-29 | 1982-07-29 | 可変半導体負荷回路及びその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5923627A true JPS5923627A (ja) | 1984-02-07 |
Family
ID=15084941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57132592A Pending JPS5923627A (ja) | 1982-07-29 | 1982-07-29 | 可変半導体負荷回路及びその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923627A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Nmosインバ−タ回路 |
-
1982
- 1982-07-29 JP JP57132592A patent/JPS5923627A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Nmosインバ−タ回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900006786B1 (ko) | 스위칭 잡음을 감소시킨 lsi 게이트 어레이 | |
US4207556A (en) | Programmable logic array arrangement | |
US6515521B2 (en) | Semiconductor integrated circuit for low power and high speed operation | |
US5841300A (en) | Semiconductor integrated circuit apparatus | |
US6426261B1 (en) | Logic circuit and its fabrication method | |
KR19980042701A (ko) | 반도체 집적회로장치 | |
JPH0897701A (ja) | 半導体回路 | |
US5859554A (en) | Variable delay circuit | |
US20030141919A1 (en) | Active peaking using differential pairs of transistors | |
US6072333A (en) | Tristate output circuit | |
GB2108344A (en) | Improvements in or relating to fet circuits | |
US5764093A (en) | Variable delay circuit | |
US5552618A (en) | Multi-voltage-lever master-slice integrated circuit | |
US7183816B2 (en) | Circuit and method for switching an electrical load on after a delay | |
US4967110A (en) | Master-slice type integrated circuit including macrocells associated with delay circuit | |
US5225720A (en) | Semiconductor integrated circuit device | |
JPS5923627A (ja) | 可変半導体負荷回路及びその駆動方法 | |
JPH08139579A (ja) | 電流源及び半導体集積回路装置 | |
US5986492A (en) | Delay element for integrated circuits | |
US4922136A (en) | Master slice integrated circuit having high and low speed unit cells | |
JPS60173924A (ja) | 論理回路 | |
JP2990998B2 (ja) | 半導体装置及びその製造方法 | |
JPH0738420A (ja) | 多値論理回路 | |
JP3079599B2 (ja) | 半導体集積回路及びその製造方法 | |
JPH05152524A (ja) | 半導体集積回路 |