JPS5923627A - 可変半導体負荷回路及びその駆動方法 - Google Patents
可変半導体負荷回路及びその駆動方法Info
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- JPS5923627A JPS5923627A JP57132592A JP13259282A JPS5923627A JP S5923627 A JPS5923627 A JP S5923627A JP 57132592 A JP57132592 A JP 57132592A JP 13259282 A JP13259282 A JP 13259282A JP S5923627 A JPS5923627 A JP S5923627A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は可変半導体負荷回路及びその駆動方法に関する
。
。
従来、ＮチャンネルＭＩ８回路において、ゲート、ソー
ス短絡のディプレッション型トランジスタ（以下ＤＦＥ
Ｔという）が、負荷素子として、多く用いられている。
ス短絡のディプレッション型トランジスタ（以下ＤＦＥ
Ｔという）が、負荷素子として、多く用いられている。
回路打１１或は第１図の様なしのインバータが基本構成
であることは、よく知られている。この図でＱ！はＤＦ
ＥＴ、Ｑ！はエンハンスメント型ＦＥＴ （ＢＦＥ’ｌ
’ ）である。
であることは、よく知られている。この図でＱ！はＤＦ
ＥＴ、Ｑ！はエンハンスメント型ＦＥＴ （ＢＦＥ’ｌ
’ ）である。
しかし、この構成では、負荷電流に関して単一の能力し
か持ち合わせず、経済性の重視から、マスタースライス
方式やビルディングブロック方式など同一のトランジス
タを多数配置するノ始合、多数の負荷素子を用意するこ
とは高集積化が進む今日では不利である。又、回路数の
増大による消費電力の増大及び発熱」４の増大、更には
負荷による速度の低下などの問題がある。
か持ち合わせず、経済性の重視から、マスタースライス
方式やビルディングブロック方式など同一のトランジス
タを多数配置するノ始合、多数の負荷素子を用意するこ
とは高集積化が進む今日では不利である。又、回路数の
増大による消費電力の増大及び発熱」４の増大、更には
負荷による速度の低下などの問題がある。
本発明の目的は、かかる問題点全解決するために、ＤＩ
ｉ”ＥＴ２個の直列回路を用いることにより制御電圧に
より負荷叱方を変えることができ、従って高集積化、低
消費電力化さらには高速化にも役立つところの可変半導
体負荷回路及びその駆動方法を提供することにある。
ｉ”ＥＴ２個の直列回路を用いることにより制御電圧に
より負荷叱方を変えることができ、従って高集積化、低
消費電力化さらには高速化にも役立つところの可変半導
体負荷回路及びその駆動方法を提供することにある。
本第１の発明の回路は、直列に接続さｉしたー導電チャ
ンネルディブレ、ジョン型の第１及び第２の電界効果ト
ランジスタからなり、前記第１の電界効果トランジスタ
のゲートとソースは共通接続されて一端をなし、前記第
２の電界効果トランジスタのドレインを他端となし、該
第２の電界効果トランジスタのゲートに制御電圧を与え
ることにより負荷能力を可変にしたことからなっている
。
ンネルディブレ、ジョン型の第１及び第２の電界効果ト
ランジスタからなり、前記第１の電界効果トランジスタ
のゲートとソースは共通接続されて一端をなし、前記第
２の電界効果トランジスタのドレインを他端となし、該
第２の電界効果トランジスタのゲートに制御電圧を与え
ることにより負荷能力を可変にしたことからなっている
。
本第２の発明の方法は、直列に接続さｉｌ、た−導電チ
ヤンネルディブレ、ジョン型の第１及び第２の電界効果
トランジスタからなり、前記第１の１１丁。
ヤンネルディブレ、ジョン型の第１及び第２の電界効果
トランジスタからなり、前記第１の１１丁。
界効果トランジスタのゲートとソースは共通接続されて
一端をなし、前記第２の市、界効果１ランジスタのドレ
インを他端となし、該第２の電界効果トランジスタのゲ
ートに制御電圧を与えることにより負荷能力を可変にし
た可変半導体負荷回路において、前記制御電圧を、ゲー
トとソースが共通接続された前記−導電チャンネルディ
プレッション型の電界効果トランジスタが複数個直列に
接続され各々の該電界効果トランジスタのソース全出力
端とする制御電圧発生回路のいずれか一つの前記出力端
によフ与えられることからなっている。
一端をなし、前記第２の市、界効果１ランジスタのドレ
インを他端となし、該第２の電界効果トランジスタのゲ
ートに制御電圧を与えることにより負荷能力を可変にし
た可変半導体負荷回路において、前記制御電圧を、ゲー
トとソースが共通接続された前記−導電チャンネルディ
プレッション型の電界効果トランジスタが複数個直列に
接続され各々の該電界効果トランジスタのソース全出力
端とする制御電圧発生回路のいずれか一つの前記出力端
によフ与えられることからなっている。
本第３の発明の方法は、直列に接続されたー導電チャン
ネルディプレッション型の第１及び第２の電界効果トラ
ンジスタからなり、前記第１の電界効果トランジスタの
ゲートとソースは共通接続されて一端をなし、前記第２
の電界効果トランクδりのドレインを他端となし、該第
２の電界効果トランジスタのゲートに制御電圧金与える
ことによフ負荷能力全可変にした可変半導体負荷回路を
含む回路において、前記制御電圧が該回路の信号電圧に
よって与えられることからなっている。
ネルディプレッション型の第１及び第２の電界効果トラ
ンジスタからなり、前記第１の電界効果トランジスタの
ゲートとソースは共通接続されて一端をなし、前記第２
の電界効果トランクδりのドレインを他端となし、該第
２の電界効果トランジスタのゲートに制御電圧金与える
ことによフ負荷能力全可変にした可変半導体負荷回路を
含む回路において、前記制御電圧が該回路の信号電圧に
よって与えられることからなっている。
以下本発明について図面を参照して詳細に説明する。
第２図は本第１の発明の一実施例金示す回路図である。
２個のＮチャンネル］）Ｉｉ’ＢＴ Ｑ、 ’ 、 Ｑ
ｃの直列接続により構成し、Ｑ１′のゲートとソースは
共通接続されて一端１をなし、Ｑ、ｃのドレインは他端
２１１：なし電源ＶＤりに接続される。ぞしてＱｃのゲ
ート端子３（負荷制御ゲート端子という）に与えられる
制御電圧■。０１（によって負荷能力を自由に決定でき
る７Ｆに徴を持つ負荷回路である。
ｃの直列接続により構成し、Ｑ１′のゲートとソースは
共通接続されて一端１をなし、Ｑ、ｃのドレインは他端
２１１：なし電源ＶＤりに接続される。ぞしてＱｃのゲ
ート端子３（負荷制御ゲート端子という）に与えられる
制御電圧■。０１（によって負荷能力を自由に決定でき
る７Ｆに徴を持つ負荷回路である。
集積化の場合この負荷回路は、制御効果明確化及びレイ
アウト設計の簡単化から、負荷回路として用いられる２
個の１〕ＦＥＴはチャネル幅／チャネル長が同一で設言
１される。
アウト設計の簡単化から、負荷回路として用いられる２
個の１〕ＦＥＴはチャネル幅／チャネル長が同一で設言
１される。
第３図に基本レイアウトの一例を示す。この図テ１１
ｒｌ、 ＷＪｊ ＶＤ ｎ用コンタク）、１２ｔＪＮ型
拡散層、１３はＱ、ｏのゲートポリシリ、１４はＱ。
ｒｌ、 ＷＪｊ ＶＤ ｎ用コンタク）、１２ｔＪＮ型
拡散層、１３はＱ、ｏのゲートポリシリ、１４はＱ。
ゲートコンタクト、１５はＱ貫′ゲートポリシリ、１６
はＱｎ’のゲート−拡散層コンタクトである。
はＱｎ’のゲート−拡散層コンタクトである。
このように第３図のレイアウトリ、プロセス的にも簡単
で、所有面積の小形化が可能であり、高集積比が可能で
ある。
で、所有面積の小形化が可能であり、高集積比が可能で
ある。
次にこの負荷回路を用いた第４図に示すインバータ回路
を用いて、シュミレーションを行なった結果金示す。
を用いて、シュミレーションを行なった結果金示す。
シュミレーションに用いたＤ Ｆ Ｅ Ｔのパラメータ
は、チャネル長＝３．０５ｍ１チヤネル幅＝５．５μｍ
。
は、チャネル長＝３．０５ｍ１チヤネル幅＝５．５μｍ
。
スレ、シュホールド電圧−５，ＯＶであり、単体として
のＤＦＥＴＱｔ’、ＱｃのＩ Ｄ Ｓ −■Ｄ Ｓ特性
は第５図の通ルである。
のＤＦＥＴＱｔ’、ＱｃのＩ Ｄ Ｓ −■Ｄ Ｓ特性
は第５図の通ルである。
ＥＦＥＴＱ、’ のパラメータとしては、チャネル畏
＝３．０μｍ１チャネル幅＝３０μｍ、 スレ、シュホ
ールド電圧＝０．７５Ｖである。個々のトランジスタを
組み合せたインバータ回路のＶＩＮ−ＶＤＵＴの第６図
、第７図におけるＶＯＯＮ は負荷制御ゲートに加え
る電圧値である。
＝３．０μｍ１チャネル幅＝３０μｍ、 スレ、シュホ
ールド電圧＝０．７５Ｖである。個々のトランジスタを
組み合せたインバータ回路のＶＩＮ−ＶＤＵＴの第６図
、第７図におけるＶＯＯＮ は負荷制御ゲートに加え
る電圧値である。
第７図から明らかなようにＶＩＮ二５，０７時の負荷回
路電流工 け、ＶＯＯＮ＝５．０７時の値は■。ＯＮ
Ｄ ＝Ｏ，ＯＶ時の値の２倍であり、駆動能力が２倍となっ
たこと金子している。
路電流工 け、ＶＯＯＮ＝５．０７時の値は■。ＯＮ
Ｄ ＝Ｏ，ＯＶ時の値の２倍であり、駆動能力が２倍となっ
たこと金子している。
以上説明したように木肌１の！Ｉｆｉ明の町ダ半導体負
荷回路によると、制御電圧によυ大Ｂ、ｉに負萌止力を
変えることができるので、従来のように負荷容量に〆対
応して別々のＦ Ｅ ｉ’ （ｚ用意する必陳はなく、
同−ｌｉｔ Ｅ ｆｉｌからなる簡単な構成により形成
されるので集積化に際して高集積化が計られることにな
る。
荷回路によると、制御電圧によυ大Ｂ、ｉに負萌止力を
変えることができるので、従来のように負荷容量に〆対
応して別々のＦ Ｅ ｉ’ （ｚ用意する必陳はなく、
同−ｌｉｔ Ｅ ｆｉｌからなる簡単な構成により形成
されるので集積化に際して高集積化が計られることにな
る。
次に木肌２の発明であるこの可変半）７？１体負荷回路
の、駆動方法について説明する。
の、駆動方法について説明する。
第８図は木肌２の発明の一実施１９１Ｉの方法に用いる
制御電圧発生回路を示す。すなわちゲートがソースに接
続された１１個のＮチャンネル型Ｊ）Ｉｉ’ Ｅ ＴＱ
ｌｌ、 Ｑ１２．・・−・・Ｑｌｎが直列に接続され、
各々のＬＩＦＥＴのソースを出力端とし、Ｑｌｌのドレ
イン電源ＶＤＤに、Ｑｔｎ のソースｔよ接地されてな
り、各出力端にはＤ Ｆ Ｅ Ｔの段数に応じて多種の
電圧が出力される。従って負荷回路の要求に７１応して
、これらの出力端のいずり、か一つを負荷回路の拘荷制
御ゲートに接続すれば良い。かくしてこの方法によると
、負荷回路と同じＤ Ｆ Ｅ Ｔ を用いて制御電圧
発生回路も形成することができるので集積化に好適であ
るという効果が得られる。
制御電圧発生回路を示す。すなわちゲートがソースに接
続された１１個のＮチャンネル型Ｊ）Ｉｉ’ Ｅ ＴＱ
ｌｌ、 Ｑ１２．・・−・・Ｑｌｎが直列に接続され、
各々のＬＩＦＥＴのソースを出力端とし、Ｑｌｌのドレ
イン電源ＶＤＤに、Ｑｔｎ のソースｔよ接地されてな
り、各出力端にはＤ Ｆ Ｅ Ｔの段数に応じて多種の
電圧が出力される。従って負荷回路の要求に７１応して
、これらの出力端のいずり、か一つを負荷回路の拘荷制
御ゲートに接続すれば良い。かくしてこの方法によると
、負荷回路と同じＤ Ｆ Ｅ Ｔ を用いて制御電圧
発生回路も形成することができるので集積化に好適であ
るという効果が得られる。
第９図は木肌３の発明の第１の実施例の論理回路図であ
る。ＤＦＥＴＱｏｌ、Ｑ２１．ＥＦＥＴ Ｑ２□からな
る第１のインバータ回路と、Ｉｎ’ｌｉ’ｙＴ Ｑｃ、
／ｌＱ２１’ 、 ＥＦＥｉ’ Ｑ２２ｔからなる第２
のインバータ回路からな力、Ｑ２２’のゲートはＱ２２
のドレイｙ （出力点） Ｋｍ Ｑｏ ｔ’の負荷制
御ゲートはＱ２２のゲート（入力点）にそれぞれ接続さ
れておシ、Ｑａｌの負荷制御ゲートには所定の制御電圧
が与えられるようになっている。この回路によると、出
力“重圧ＶＯＵＴが高レベル（Ｑ２２’オフ）のときは
、入力電圧ＶＩＮ も高レベルで従ってＱ。１／はオン
となり負荷抵抗を小さくするので負荷容量（図示してい
ない）への充１１Ｌが速やかに行われる。
る。ＤＦＥＴＱｏｌ、Ｑ２１．ＥＦＥＴ Ｑ２□からな
る第１のインバータ回路と、Ｉｎ’ｌｉ’ｙＴ Ｑｃ、
／ｌＱ２１’ 、 ＥＦＥｉ’ Ｑ２２ｔからなる第２
のインバータ回路からな力、Ｑ２２’のゲートはＱ２２
のドレイｙ （出力点） Ｋｍ Ｑｏ ｔ’の負荷制
御ゲートはＱ２２のゲート（入力点）にそれぞれ接続さ
れておシ、Ｑａｌの負荷制御ゲートには所定の制御電圧
が与えられるようになっている。この回路によると、出
力“重圧ＶＯＵＴが高レベル（Ｑ２２’オフ）のときは
、入力電圧ＶＩＮ も高レベルで従ってＱ。１／はオン
となり負荷抵抗を小さくするので負荷容量（図示してい
ない）への充１１Ｌが速やかに行われる。
次に出力電圧ｖｏｕ’ｒ が低レベル（Ｑ２２’オン
）のときは、入力電圧ＶＩＮは低レベルで従ってＱ。１
／はオフとな力負荷抵抗全大きくするので負荷容量（図
示していない）からのＱ２ｚ’ｉ通しての放電が速やか
に行われる。すなわち木第袷の発明によると立ち上逆時
間、立ち下り時間の短い、高速化されｆｃ論理回路が得
られる。
）のときは、入力電圧ＶＩＮは低レベルで従ってＱ。１
／はオフとな力負荷抵抗全大きくするので負荷容量（図
示していない）からのＱ２ｚ’ｉ通しての放電が速やか
に行われる。すなわち木第袷の発明によると立ち上逆時
間、立ち下り時間の短い、高速化されｆｃ論理回路が得
られる。
なおこの回路は一例に過ぎず、他の摘切な回路において
も負荷制御ゲートの制御ｒ比圧全回路の入力′電圧とす
ることにより高速化を計ることができる。
も負荷制御ゲートの制御ｒ比圧全回路の入力′電圧とす
ることにより高速化を計ることができる。
第１０図は木肌３の発明の第２の実施例の回路図で、木
肌１の発明の回路を含んでなるＩＣチップ２４〜２８セ
レクター２２及びバッファ２３にブランチして接続され
、更にセレクタ２２及びバ、ファ２３は中央処理装置（
ＣＪ、） Ｔノ）２１に接続されている。なおＧは制御
バス、Ｊｌはデータバスである。この場合、セレクタ信
号により使用しないＩＣチップ内部の負荷制御ゲートに
低レベル信号を与えるとそのＩＣチップは不動作になシ
消費雷、力を節減できることになる。 。
肌１の発明の回路を含んでなるＩＣチップ２４〜２８セ
レクター２２及びバッファ２３にブランチして接続され
、更にセレクタ２２及びバ、ファ２３は中央処理装置（
ＣＪ、） Ｔノ）２１に接続されている。なおＧは制御
バス、Ｊｌはデータバスである。この場合、セレクタ信
号により使用しないＩＣチップ内部の負荷制御ゲートに
低レベル信号を与えるとそのＩＣチップは不動作になシ
消費雷、力を節減できることになる。 。
第１１図は木肌３の発明の第３の実施例の回路図で、同
一半導体チップ内に形成されたデータ処理回路の一部回
路図である。デコーダ３１よりバス回路３２，３３．３
４ｔ−介して所定のデータを次に送り出す回路で、３５
〜３７はインバータ、３８〜４１はＮＯ几回路である。
一半導体チップ内に形成されたデータ処理回路の一部回
路図である。デコーダ３１よりバス回路３２，３３．３
４ｔ−介して所定のデータを次に送り出す回路で、３５
〜３７はインバータ、３８〜４１はＮＯ几回路である。
このパス回路には本ｗ、１の発明の負荷回路が用いられ
ている。この回路において出力信号を決定するデコーダ
信号によって、負荷制御ゲートに信号を送り、使用しな
いパス回路の消費電力を低減することができる。
ている。この回路において出力信号を決定するデコーダ
信号によって、負荷制御ゲートに信号を送り、使用しな
いパス回路の消費電力を低減することができる。
又この回路においてパス−１回路３２の信号を取り出す
ときは、パス−１回路３２以外のパス回路３３．３４の
負荷制御ゲートに低レベル信号を与えれば良い。
ときは、パス−１回路３２以外のパス回路３３．３４の
負荷制御ゲートに低レベル信号を与えれば良い。
以上第２及び第３の実施例について説明したが木用１の
発明の負荷回路を用いた回路において、制御電圧として
回路の信号電圧全適当に用いることによシ、使用しない
回路全不動化にすることができるので消費電流の低減が
計れるという効果を得ることができる。
発明の負荷回路を用いた回路において、制御電圧として
回路の信号電圧全適当に用いることによシ、使用しない
回路全不動化にすることができるので消費電流の低減が
計れるという効果を得ることができる。
以上の説明においては、−導電チャンネル型としてＮ型
について行ったけれどもこれはＰ型についても同様であ
ることは明らかである。
について行ったけれどもこれはＰ型についても同様であ
ることは明らかである。
以上詳細ｌＣ説明した通り、本発明の＋＋Ｊ変半変体導
体負荷回路その駆動回路によれば、前述のような構成に
より従来のように要求される負荷能力に応じて多種の負
荷素子を用意する必要が無く一種類のトランジスタ全線
合すことで所定の負荷回路が得られ、更に制御電圧発生
回路をも同じトランジスタを用いて構成されるなどによ
シ高集債化に好適の負荷回路が得られるとともに負荷制
御ゲートへの制御電圧の制御により、回路の消費電流の
低減あるいは高速化が計れるという効果が得られる。
体負荷回路その駆動回路によれば、前述のような構成に
より従来のように要求される負荷能力に応じて多種の負
荷素子を用意する必要が無く一種類のトランジスタ全線
合すことで所定の負荷回路が得られ、更に制御電圧発生
回路をも同じトランジスタを用いて構成されるなどによ
シ高集債化に好適の負荷回路が得られるとともに負荷制
御ゲートへの制御電圧の制御により、回路の消費電流の
低減あるいは高速化が計れるという効果が得られる。
第１図は従来例のインバータ回路の回路図、第２図は木
用１の発明の一実施例を示す回路図、第３図は第２図に
示す一実施例の回路のパターン図、第４図は第２図に示
す一実施例の回路を用いたインバータ回路図、第５図〜
第７図−１第４図に示すインバータ回路の特性図、第８
図は木用２の発明の一実施例の方法に用いる制御電圧発
生回路図、第９図、第１０図及び第１１図はそれぞれ木
用３の発明の第１．第２及び第３の実施例の回路図であ
る。 ＱＬ ＱＣｔ Ｑｌ’ Ｉ Ｑ１１〜Ｑｌｎｌ Ｑｃｌ
、Ｑｃｌ’ Ｉ Ｑ２ｔ。 Ｑ２１’ ・−・・ＤＦＥＴ ％Ｑ２． Ｑ２’ 、
Ｑ２２． Ｑ２ ｚ’−＝−ＥＦＥｉ；ｌ・・・・・・
一端、２・・・・・・他端、３・・・・・・負荷制御ゲ
ート端子、１１・・・・・・電源ＶＤＤ用コンタクト、
１２・・・・・・Ｎ型拡散層、１３・・・・・・Ｑｃの
ゲートポリシリ、１４・・・・・・Ｑｃのゲートコンタ
クト％ １５・・・・・・Ｑｌ′・・・のゲートポリシ
リ、１６・・・・・・Ｑ１′のゲート−拡散層コンタク
ト、２１・・・・・・中央処理装置、２２・・・・・・
セレクター、２３・・・・・・バッファ、２４〜２８・
・・・・・ＩＣチップ、３１・・・・・・デコーダ、３
２〜３４・・・・・・パス回路、３５〜３７・・・・・
・インバータ、３８〜４１・・・・・ＮＯ几回路％ＶＩ
Ｎ・・・・・・入力市、圧、ＶＯＵＴ・・・・・出力’
ｆｆｒ、 ＥＥ 、 Ｖ ｏ ＯＮ・・・・・・制御１
Ｋｍ、■ＤＤ・・・・・・軍、源。 Ｖｌ）Ｄ ｖＪｆ？ｆｆｉ ￥５２図 ＶＶ Ｍ４測 Ｉｈｐ、５ＣＶ） 筋６図 箭６図 粥δ図 第 ｑ 割
用１の発明の一実施例を示す回路図、第３図は第２図に
示す一実施例の回路のパターン図、第４図は第２図に示
す一実施例の回路を用いたインバータ回路図、第５図〜
第７図−１第４図に示すインバータ回路の特性図、第８
図は木用２の発明の一実施例の方法に用いる制御電圧発
生回路図、第９図、第１０図及び第１１図はそれぞれ木
用３の発明の第１．第２及び第３の実施例の回路図であ
る。 ＱＬ ＱＣｔ Ｑｌ’ Ｉ Ｑ１１〜Ｑｌｎｌ Ｑｃｌ
、Ｑｃｌ’ Ｉ Ｑ２ｔ。 Ｑ２１’ ・−・・ＤＦＥＴ ％Ｑ２． Ｑ２’ 、
Ｑ２２． Ｑ２ ｚ’−＝−ＥＦＥｉ；ｌ・・・・・・
一端、２・・・・・・他端、３・・・・・・負荷制御ゲ
ート端子、１１・・・・・・電源ＶＤＤ用コンタクト、
１２・・・・・・Ｎ型拡散層、１３・・・・・・Ｑｃの
ゲートポリシリ、１４・・・・・・Ｑｃのゲートコンタ
クト％ １５・・・・・・Ｑｌ′・・・のゲートポリシ
リ、１６・・・・・・Ｑ１′のゲート−拡散層コンタク
ト、２１・・・・・・中央処理装置、２２・・・・・・
セレクター、２３・・・・・・バッファ、２４〜２８・
・・・・・ＩＣチップ、３１・・・・・・デコーダ、３
２〜３４・・・・・・パス回路、３５〜３７・・・・・
・インバータ、３８〜４１・・・・・ＮＯ几回路％ＶＩ
Ｎ・・・・・・入力市、圧、ＶＯＵＴ・・・・・出力’
ｆｆｒ、 ＥＥ 、 Ｖ ｏ ＯＮ・・・・・・制御１
Ｋｍ、■ＤＤ・・・・・・軍、源。 Ｖｌ）Ｄ ｖＪｆ？ｆｆｉ ￥５２図 ＶＶ Ｍ４測 Ｉｈｐ、５ＣＶ） 筋６図 箭６図 粥δ図 第 ｑ 割
Claims (3)
- （１） 直列に接続されたー導電チャンネルディプレ
ッジ、ン型の第１及び第２の電界効果トランジスタから
なル、前記第１の電界効果トランジスタのゲートとソー
スは共通接続されて一端をなし、前記第２の電界効果ト
ランジスタのドレインを他端となし、該第２の電界効果
ト２ンジスヌのゲートに制御電圧を与えることによｐ負
荷能力を可変にしたことを特徴とする可変半導体負荷回
路。 - （２）直列に接続されたー導電チャンネルディプレッシ
ョン型の第１及び第２の電界効果トランジスタからなり
、前記第１の電界効果トランジスタのゲートとソースは
共通接続されて一端全なし、前記第２の電界効果トラン
ジスタのドレイン全他端となし、該第２の電界効果トラ
ンジスタのゲートに制御電圧を与えることにより負荷能
力を可変にした可変半導体負荷回路において、前記制御
電圧を、ゲートとソースが共通接続された前記−導電チ
ャンネルディブレ、ジョン型の電界効果トランジスタが
複数個直列に接続され各々の該電界効果トランジスタの
ソースを出力端とする制御電圧発生回路のいずれか一つ
の前記出力端によシ与えられること全特徴とする可変半
導体負荷回路の駆動方法。 - （３）直列に接続されたー導電チャンネルディプレッシ
ョン型の第１及び第２の電界効果トランジスタからなフ
、前記第１の電界効果トランジスタのゲートとソースは
共通接続されて一端全なし、前記第２の電界効果トラン
ジスタのドレイン全他端となし、該１！２の電界効果ト
ランジスタのゲートに制御電圧を与えることにより負荷
能力を可変にした可変半導体負荷回路を含む回路におい
て、前記制御電圧が該回路の信号電圧によって与えられ
ることを特徴とする可変半導体負荷回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132592A JPS5923627A (ja) | 1982-07-29 | 1982-07-29 | 可変半導体負荷回路及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132592A JPS5923627A (ja) | 1982-07-29 | 1982-07-29 | 可変半導体負荷回路及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923627A true JPS5923627A (ja) | 1984-02-07 |
Family
ID=15084941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132592A Pending JPS5923627A (ja) | 1982-07-29 | 1982-07-29 | 可変半導体負荷回路及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Ｎｍｏｓインバ−タ回路 |
-
1982
- 1982-07-29 JP JP57132592A patent/JPS5923627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Ｎｍｏｓインバ−タ回路 |
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