KR900006786B1 - 스위칭 잡음을 감소시킨 lsi 게이트 어레이 - Google Patents

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Abstract

내용 없음.

Description

스위칭 잡음을 감소시킨 LSI 게이트 어레이
제1도는 종래의 예시적인 비반전출력 버퍼회로의 상징도 및 회로도.
제2도는 종래의 예시적인 반전출력 버퍼회로의 상징도 및 회로도.
제3도는 종래의 넌드형 출력버퍼회로의 상징도 및 회로도.
제4도는 마스터 슬라이스(master slice)기술(종래기술)을 이용하는 출력버퍼회로의 구성 및 배선연결을 나타내는 도면.
제5도는 종래의 비반전출력 버퍼회로의 회로도.
제6도는 제5도의 회로의 각 부분에 나타내는 전압 및 전류파형도.
제7도는 MIS FET(종래기술)의 드레인 전류대 드레인 전압의 특성도.
제8도는 제6도의 곡선들에 상응하는 전압 및 전류 파형도로서, 종래의 것들과 본 발명에 의해 개량된 파형을 비교하는 도면.
제9도는 본 발명에 의한 출력버퍼 회로의 회로도.
제10도는 본 발명에 의한 칩의 평면도로서, (a)는 칩의 개략 평면도이며, (b)는 I/O 지역의 일부분을 보이는 확대평면도.
제11도는 본 발명을 실시하는 출력버퍼회로의 구성도로서, (a)는 배선전의 칩상에 나타난 CMIS FET 패턴의 평면도이며, (b)는 제11도(a)에서 선 AA는 취한 장치의 횡단면도이며, (c)는 제11도(a)에서 선 BB는 취한 장치의 횡단면도이며, (d)는 등가회로도이다.
제12도는 제11도(a)의 패턴용 배선의 일실시예로서, 종전의 것의 절반으로 회로의 구동용량을 감소시킨 것을 나타내는 도면으로서, (a)는 그의 비배선패턴을 나타내는 장치의 평면도이고, (b)는 등가회로도이다.
제13도는 제11도(a)의 패턴용 배선의 다른 실시예로서, 종전것과 동일한 구동용량을 제공하는 것을 나타내는 도면으로서, (a)는 그의 배선 패턴을 나타내는 장치의 평면도이고, (b)는 등가회로도이다.
제14도는 대표적인 출력버퍼회로들의 상징도로서, 조합유니트회로에 의해 입출력 버퍼회로들의 구동용량이 어떻게 변화되는가를 나타내는 도면.
본 발명은 MIS(금속절연반도체) 또는 CMIS(콤프리넨타리 MIS)형 FETS(전계효과 트랜지스터들)로 구성되는 게이트 어레이(array)회로들을 포함하는 대규모집적회로(LSI)에 관한 것으로, 특히, 그의 출력버퍼회로에 관한 것이다. 본 발명은 고전류 변동에 의해 유발되는 잡음을 감소시키거나 또는 출력버퍼회로들의 스위칭에 의해 원인이 되는 접지전위의 불안정을 안정화시키고자 하는데 있다.
일반 LSI들은 내부논리회로들의 것에 입력신호의 신호레벨을 균등화시키는 입력버퍼회로들(또는 레벨전이기)와, 외부 회로들이나 장비들을 구동시키는 출력버퍼회로들을 갖고 있다. 최근에, LSI에서 집적규모가 커지고 있기 때문에 LSI에 내포된 게이트수는 칩당 수만개의 게이트들을 넘고 있으며 또한 출력 게이트수 역시 2백개를 넘고 있다. 출력 버퍼회로는 각종 외부부하들을 구동시킬 수 있도록 고속 스위칭 속도와 고도의 구동용량이 필요하게 되었고, 다른 한편 출력회로의 고속스위칭 전류에 의해 유발되는 또다른 잡음문제가 나타나 있다. 메인 논리가 극소전류로서 동작하도록 설계되어 있는 LSI나 VLSI(대규모집적)회로에서 심각한 문제가 되고 있다.
그러한 상황을 명백히 하고 본 발명의 장점들을 명백히 하기 위해, 우선 간략하게 종래의 출력버퍼회로와 그의 설계 개념을 설명한다. 제1도 내지 제3도를 보면 출력게이트회로들의 몇가지 예시적인 회로도들이 도시되어 있다. 여기서 제1도는, 비반전 출력버퍼회로이고, 제2도는 반전출력버퍼회로이고, 제3도는 넌드게이트와 결합된 출력버퍼회로를 예로서 나타낸 넌드형 출력버퍼회로이다. 이 도면에서 (a)는 회로의 상징표식을 나타낸 것이며, (b)는 게이트회로의 내부연결을 나타낸 것이다. 또한 IN은 내부논리회로와 연결되어 있는 게이트회로의 입력단자이며, OUT는 출력단자이고, G1은 출력버퍼게이트회로 G2의 구동게이트이다. VDD고전압원이며, VSS는 저전압원(통상접지전위)이다. 이 도면들에서 볼수 있는 바와같이 출력버퍼 게이트회로 G2는 P-채널 MOS(P-MOS) FET T1과, n-채널 MOS(n-MOS)FET T2를 포함하는 콤프리멘타리 M0S(CM0S)회로를 구성한다.
출력버퍼회로의 구동력 및 구동용량은 CMOS FET들 Tl및 T2의 출력임피던스 또는 상호 콘덕턴스 gm에 의해 결정된다. 다음과 같은 관계식이 알려져 있다
Figure kpo00001
여기서 β는 트랜지스터의 전류증폭율이며, W는 FET의 게이트 폭이며, 그리고 L은 FET의 게이트 길이이다. 그러므로, 출력버퍼회로의 고구동용량은 트랜지스터의 크기를 결정해주는 게이트길이 L를 짧게 해주고 폭 W를 크게 해줌으로써 얻어진다.
종래의 LSI에서는 내부게이트 G0구동게이트 G1및 출력버퍼 게이트 G2에 대한 트랜지스터들의 비 W/L은 LSI 설계단계에서 예를들어 1 : 3 : 10 또는 1 : 5 : 20으로 각각 결정되었다. 이 비들은 칩면적을 최소화시키거나 또는 출력버퍼 게이트들의 스위칭시간을 최소화시키도록 결정된 것이다.
최근에는 출력 버퍼회로와 그의 구동단의 크기를 합리적으로 하기위한 몇가지 시도가 있었다. 예를들면, 케이.기노시따(1982.9.9. 공개됨)에 의한 일본공개공보 소57-148363이나 에스.와까마쓰(1983.7.29 공개됨)에 의한 소58-127347에서 볼 수 있다. 그들은 마스터 슬라이스 기술 죽, 예정된 크기(예,1 : 2 : 3의 3가지 종류의 크기를 갖는 칫수비)를 갖는 다수의 트랜지스터들(FET)를 IC 칩의 I/O(입출력)회로영역에 배선 패턴에 의해 적당히 연결하여 제조하는 아이디어를 도입하여 출력회로를 최적화하려고 시도한 것이다.
제4도는 그러한 시도의 개요를 나타낸 것이다. 도면에서 (a)는 일반적으로 칩의 주변부분에 위치되는 I/O 영역의 일부분을 보여주고 있다. 또한 11은 가장작은 크기의 FET들이며, 12는 FET들 11의 두배가 되는 두번깨 크기의 FET들이며, 13은 가장 큰 FET들(FET 11의 3배임)이다. 그리고 만일 두개로 출력되는 회로 또는 3개로 출력되는 회로가 제4도(b) 또는 (c)에서 보인바와같이 필요할 경우, 적당한 크기의 FET들이 선택되어 도면에 보인 바와같이 서로 연결된다. 예를들어, 두개로 출력되는 회로라면, 두번째 크기의 FET 15가 두개의 작은 크기의 FET들 14를 구동시키도록 사용되며, 3개로 출력되는 회로라면, 가장 큰 크기의 FET 17가 3개의 작은 FET들 14를 구동시키도록 사용된다. 그러한 방식으로하면, 스위칭 속도의 감소가 방지된다.
전술한 바와같이, 종래의 출력게이트 회로들은 가능한한 빨리 동작하도록 설계된다. 출력버퍼 회로의 고속스위칭 및 고구동능력은 출력 트랜지스터들에 의해 취급되는 스위칭전류를 증가시킴으로서 달성된다. 그러나, 고전류 스위칭은 특히 대규모집적회로(VLST)에서는 잡음유발 문제를 가중시킨다. 논리회로의 요부인 내부논리회로는 연방출을 방지하도록 가능한한 적은 전류로서 동작하도록 설계되나 출력회로는 일반적으로 큰 표유용량을 갖는 출력회로를 구동시키기 위한 스위칭전류를 줄일 수 없다. 더우기, 출력버퍼회로수가 증가할수록 여러 출력회로들이 동시에 동작할 기회가 많아지므로 그 배가 된 스위칭 전류는 패케이지내의 배선이나 핀단자들에서 잡음을 더 발생시키게 되어 메인논리가 오동작하게 된다. 이것이 VLST 회로에서 심각한 문제로 되고 있는 것이다.
전압불안정 VN은 VSS선상에 나타나며 이는 다음식으로 나타낼 수 있다.
Figure kpo00002
여기서 R은 배선저항, L은 VSS선의 인덕턴스, I는 VSS선내에 흐르는 전류이다. 이 전압불안정은 내부회로의 잡음 및 오동작의 원인이 된다. 따라서, 만일 회로가 고속스위칭 또는 고구동용량을 갖고 큰값의 W/L 비를 갖도록 설계될 경우, 전류증폭을 β는 커진다. 왜냐하면, 전류 I는 β와 비례관계에 있으며, W/L에 비례하기 때문이다.
그러므로, 고속스위칭 또는 고구동용량을 증가시키는 것과 스위칭 잡음을 감소시키는 것은 상호 상충관계에 있다. 특히, LSI나 VLST에서는 많은 출력버퍼회로들이 동시에 동작할 기회가 많아 스위칭 전류의 합에 의해 잡음이 VSS선이나 VDD상에 나타나 메인논리회로가 오동작하는 원인이 된다.
그러므로 본 발명의 목적은 고속스위칭 능력과 고구동용량을 가지면서도 저스위칭 잡음을 갖는 출력버퍼회로를 제공하는데 있다.
본 발명자들은 출력버퍼회로의 스위칭시간은 구동게이트 회로가 충분한 스위칭 속도와 구동용량을 갖고 있는한 출력게이트의 스위칭속도에 의해 주로 결정된다는 것을 주시했다. 다시말하면, 스위칭 잡음은 I(회로를 통해 흐르는 전류)에 의해 증가되며, 그의 시간유도 dI/dt가 증가한다. 그들중 전류 I는 IC가 구동시켜야만 하는 외부 부하에 의해 결정되므로 감소될 수 없다. 그러나 dI/dt는 그 값을 감소시킬 여유를 갖고있다. 물론 dI/dt가 감소되면 스위칭시간은 증가되지만 그렇게 심각한 것은 아니다. 다시말하면, 스위칭잡음은 급격히 감소된다.
출력버퍼회로의 그러한 설계개념은 종래의 설계와는 완전히 대조적이다. 출력게이트의 출력측에서 dI/dt를 제어하는 것은 어렵다. 왜냐하면, 부하가 자주 바뀌기 때문이다. 그러므로 본 발명에 의하면, 게이트회로의 입력측에서 제어가 행해진다. 즉, 구동회로의 수위칭속도는 매스터 슬라이스 기술을 적용하여 제어된다.
본 발명은 MIS FET를 통하여 흐르는 과도전류는 그의 입력신호의 파형에 따라 결정되며 부하용량에 의해 결정되지 않는다는 사실을 이용한다. 구동회로(구동게이트)의 게이트 크기를 지극히 작게 해 주므로써 출력버퍼 게이트회로의 입력파형은 적당히 둔화되어 출력파형도 마찬가지로 둔화되어 출력회로의 과도전류가 감소한다. 따라서, 스위칭 잡음이 감소된다. 출력파형이 약간 둔화된다 할지라도 출력버퍼회로에 의해 공급되는 최대 전류는 변동하지 않으므로 회로의 구동용량은 변동하지 않는다. 구동게이트 크기의 제어는 마스터 슬라이스 기술에 의해 수행된다.
상술한 목적 및 장점들을 명백히 이해하기 위해 첨부된 도면들을 참고로 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다. 전 도면에 걸쳐 동일한 부품은 동일번호로 표시한다.
제5도는 예시적연 비반전 출력버퍼회로의 회로도를 보이고 있다. 이 회로는 두쌍의 CMIS FET들 Tl, T2와 T3, T4를 사용한다. T1과 T3는 P-채널 FET들이고, T2,T4는 n-채널 FET들이다. 각 CMIS는 반전기를 구성하며, 그들은 직렬로 구동가능하게 연결되어 있어 그들은 함께 비반전형 회로로서 작용한다. 도면에서, IN은 FET들 T1과 T2의 게이트전극들에 공통으로 연결된 입력단자를 나타낸다. T1의 드레인전극과 T2의 소오스전극은 서로 연결되어 제 2 단 반전기 T3와 T4의 게이트 전극들에 연결된다. T3의 드레인전극과 T4의 소오스 전극들은 서로 연결되어 출력단자 OUT에 출력을 제공한다. T1과 T3의 소오스전극들은 양전원 VDD에 연결되며, T2와 T4의 드레인전극들은 저전원 VSS(통상접지임)에 연결된다. C1은 배선회로와 T3와 T4의 게이트전극들의 표유용량이다. CL은 배선회로를 내포하는 부하의 표유용량이다.
입력신호가 고레벨(H)로부터 저레벨(L)로 변동될때, 제5도에서 노드 점 A의 전위는 L로부터 내로 변동한다. 그 다음 n-채널 FET T4는 도통(ON)되며, P-채널 FET T3는 비도통된다. 따라서 부하용량 CL내에 축적된 전하는 FET T4를 통하여 방전되어 출력신호는 H로부터 L로 변동된다.
제6도는 게5도의 회로의 각 지점들에서 한순간 나타나는 파형을 보이고 있다. 여기서 곡선 (a),(b) 및 (c)는 각각 출력단자 OUT의 전압 파형(V), FET T4를 통하여 흐르는 과도전류(I)의 전류파형과 VSS선에 발생되는 잡음전압(VN)를 나타낸다.
제6(a)도에서, 곡선 1은 신호의 정립을 나타내는 노드지점 A에 인가된 입력신호의 파형(즉, 출력 FET T4의 VGS)을 나타낸다. 곡선 2는 부하용량 CL이 아주 작을때 출력전압의 파형을 나타낸다. 곡선 4는 부하용량이 아주 클때의 출력전압파형을 나타낸다. 곡선 3은 부하용량이 곡선 1과 4사이의 중간에 있을때 출력전압파형을 나타낸다. 도면들에서 볼 수 있는 바와같이, 출력전압은 입력전압(곡선 1)이 낮은 임계전압 Vth을 초과하는 순간 강하하기 시작하여, FET T4는 전류를 흘리게 된다. 곡선 2의 경우에, 출력전압은 급속히 강하되어 출력용량에 축적된 전하는 입력전압이 충분히 상승하기전과 전류가 포화전류까지 증가하기전에 거의 방전된다. 왜냐하면, 부하용량 CL이 아주 작기 때문이다. 그러나, 곡선 4의 경우에, 출력전압은 서서히 강하되므로 입력전압은 전원 VDD(예,5볼트)까지 상승하여 FET T4는 완전히 온된다. 따라서 FET T4에는 포화전류가 흐른다. 곡선 3의 경우는 이들 두 경우들의 중간상태와 상응한다.
제6(b)도는 FET T4를 통해 흐르는 전류 파형들을 나타내고 있다. 곡선 5,6 및 7은 제6(a)도는 곡선 2,3 및 4의 경우와 각각 상응한다. 전류는 입력전압(곡선 1)이 임계전압 Vth를 초과하는 즉시 흐르기 시작한다. 부하용량이 아주작을(곡선 5)때, 전하는 작은 최대전류로서 즉시 방전된다. 부하용량이 아주 클(곡선 7)때, 전하는 포화전류로 상승한 다음 서서히 강하한다. 곡선 6은 중간 경우이다.
제6(c)도는 제6(b)도에 보인 FET T4를 통해 흐르는 전류에 의해 발생된 전압들을 나타낸다. 이는 스위칭 잡음 VN에 상응한다. 곡선 8,9와 l0은 게6(a)도의 곡선 2,3 및 4의 경우들과 각각 상응한다. 유도된 전압은 전류의 시간유도 즉, 출력 FET를 통해 흐르는 과도전류에 비레함을 전문가의 지식을 가진자는 충분히 이해할 것이다. 그러므로, 만일 스위칭 잡음을 감소시키려고 할 경우에 제6(a)도의 곡선 8,9와 10의 최대치를 감소시킬 필요가 있다. 잡음전압은 도면에서와 같이 전압의 양성측과 음성측에 모두 나타나서 잡음의 최대치는 각 곡선들에 대해 그다지 거의 변동되지 않는다. 즉, 잡음은 부하용량에 좌우되지 않는다. 이것은 FET T4내의 전류의 설정은 T4의 입력측(노드 A)에서의 전압설정(곡선 1)에 의해 결정된다. 그러므로 만일 잡음을 억제시키고자할 경우 전류의 파형을 둔화시킬 필요가 있다.
일반적으로, LSI의 접지선(VSS선)은 알미늄 또는 금으로 단들어지며 저항 R과 인덕턴스 L를 갖는다. 상세하게는 그들은 R1,R2와 L1,L2로 각각 나눌 수 있다. 접미숫자 1은 LSI 칩내의 선에 대한 값을 나타내고, 2는 패케이지(통상적으로, R1R2와 L1L2)의 칩으로부터 핀까지의 선에 대한 값을 나타낸다. 그러므로, 만일 고전류가 VSS선을 통하여 흐를경우, LSI 칩의 접지전위는 변동되어 논리회로의 오동작의 원인이된다. 접지레벨 또는 잡음 VN의 변동은 다음과 같은 식으로 나타낼 수 있다.
Figure kpo00003
(1)
여기서 L=L1+L2, R=R1+R2
이 방정식에서 R은 0.1ohm 보다 작으며 그 저항은 VSS선 두께를 마스킹하고 VSS핀의 수를 늘려서 그들을 병렬로 사용하여 좀더 줄일 수 있으므로 저항 R의 효과를 없앨 수 있다. 그러므로 VSS선에 나타난 잡음은 VSS선내의 전류 dI/dt의 변동에 주로 좌우된다.
이 잡음은 페케이지의 기타 핀들에서 유발되어 내부논리회로, 외부부하장비들 또는 회로들을 오동작시키는 원인이 된다. 특히 VLSI 회로에서는 출력버퍼회로의 수가 증가하여 그들의 다수가 동시에 동작하는 경우가 발생하기 때문에 동시에 VSS선상에 스위칭전류가 몰려 잡음이 증가한다.
제7도는 FET의 각종 게이트전압 VGS의 드레인전류 LDD와 드레인전압 VDS의 관계를 나타낸다. 널리알려진 바와같이, 드레인전류 LDS는 포화영역 SAT와 비포화영역 NON-SAT를 갖고 있다. 그리고 포화전류는 게이트전압 VGS에 좌우하여 변동한다. 도면에서, 곡선들 5와 7은 겹쳐져서 제6(b)도의 곡선들 5와 7에 상응하는 출력 FET T4의 드레인 전압의 상각궤도를 나타낸다.
곡선 5에 관하여, 스위칭 작용은 전류 LDS가 0인 경우 지점 D로부터 시작되며 전압은 VDD이다. 게이트전압 VGS(입력전압)이 상승할때 전류 LDS는 상승하기 시작하며 동시에 전압 VDS(출력전압)은 부하용량이 T4를 통해 방전되기 때문에 하강한다. 부하용량이 작기 때문에 전압은 전류 LDS가 작을지라도 급강하한다.
제7도의 곡선 7에 관하여, 스위칭작용은 곡선 5와 마찬가지로 지점 D로부터 시작되나 부하용량이 아주 크기 때문에 드레인전압은 서서히 하강하며, 게이트전압 VGS가 상승할때 전류 LDS는 증가한다. 그리고 VCC와 VGS에 의해 결정된 최대전류(이는 VGS＞Vth이기 때문에 포화전류임)를 통과시킨후 이 포화전류는 하강한다. 여기서 집고 넘어가야할 것은 곡선 5와 7의 경사가 전류기립의 급경사를 나타내지 않는다는 것이다. 왜냐하면, 제7도의 수평축은 시간은 나타내는 것이 아니고 드레인 전압 VDS를 나타내는 것이기 때문이다.
제7도에서 볼 수 있는 바와같이, FET가 포화영역에서 동작할때 출력 FET를 통해 흐르는 과도전류는 부하용량과 게이트전압에 좌우된다. 그러나, FET가 비포화영역에서 동작할때는 부하용량에 의해 좌우되지 않는다.
FET가 포화영역에서 동작할때 FET를 통해 흐르는 전류 I는 다음과 같이 됨을 알 수 있다.
I∝β·(VGS-Vth)2(2)
따라서 전류 dI/dt의 유도는 식(2)를 t로 미분하여 얻어진다.
Figure kpo00004
(3)
여기서 β는 전류증폭률이며, VGS는 게이트전압이고, Vth는 임계전압이다.
전술한 바와같이, 스위칭잡음은 인덕턴스 L과 출력 FET를 통해 흐르는 과도전류 dI/dt에 의해 좌우된다. 그러나 버퍼 FET의 출력측의 과도전류를 제어하기가 어렵다. 왜냐하면, 전류는 부하용량으로서 변동하기 때문이다. 과도전류가 출력 FET의 입력신호레벨 VGS에 좌우된다는 사실을 고려하여, 본 발명은 출력 FET의 입력신호를 서서히 변동시킴으로서 스위칭 전류로 인한 잡음을 감소시키려고 한다. 전술한 바와같이, 이는 종래의 LSI 비교할때 완전히 반대되는 설계개념이다. 그렇게하면, 스위칭 속도는 약간 영향을 받지만 그것은 그리 심각하지 않은 것이며, 잡음이 급격히 감소된다.
이러한 상황을 아래에 설명한다. 제7도의 곡선 5와 7은 동일한 부하용량을 갖는 큰 β와 작은 β FET에 상응한 것으로 생각할 수 있다. 따라서 스위칭 속도는 최종단 FET의 β 또는 부하용량에 의해 결정된다. 그러한 식으로, 회로의 스위칭 속도는 주로 최종단의 스위칭 속도에 의해 결정된다.
일반적으로 최종단 출력 FET는 가능한한 크게 만들고 β 또한 가능한한 크게 만들어 주지만 브통 출력버퍼회로의 스위칭 속도는 심지어 β 또는 전류흐름이 크다할지라도 그의 입력 구동버퍼회로의 것보다 더 작다. 다시말하여, 출력버퍼회로의 스위칭 속도는 구동버퍼회로의 것보다 더 느리다. 본 발명에서, 최종단 FET는 종래의 것과 달라진 것은 없다. 따라서, 출력 FET의 구동용량과 스위칭 속도는 변동되지 않으나 그의 입력파형이 둔화되므로 출력 FET내의 전류기립이 둔화되어 변동되지 않는 최대전류를 유지한다.
제8도는 제6도의 것과 상응하는 곡선들을 보여주는 것으로 여기서, 제8도(a)는 버퍼회로들의 입출력전압파형을 나타내며, 제8(b)도는 FET를 통해 흐르는 전류파형들을 나타내며, 제8(c)도는 FET가 온과 오프로 스위치될때 VSS선에 나타나는 잡음전압 VN을 나타낸다. 이 도면들은 입력신호가 둔화될때(실선)와 입력신호가 둔화되지 않을때(쇄선)을 비교한 값들을 보여준다. 동일한 표시번호들을 갖는 쇄선들은 제6도에 주어진 곡선들과 동일한 것을 나타낸다.
입력신호가 약간 둔화될때 예를들어 입력신호 11의 기울기가 곡선 1의 것의 절반으로 둔화될때 중간부하용량에 상응하는 출력전류 파형 3은 곡선 13으로 둔화될 것이다.
이러한 둔화에 의해, 출력전류 6은 곡선 16으로 둔화되어 기립곡선의 절반의 날카로움을 갖는다. 왜냐하면, 기립은 FET의 포화상태이며, 전류는 FET의 게이트전압(입력전압)에 의해 결정되기 때문이다. 따라서, 잡음전압은 곡선 9로부터 곡선 19로 감소되며 최대값은 절단으로 감소된다.
만일 부하용량이 아주 클경우 곡선 4에 의해 나타낸 잡음전압은 곡선 14로 변동할 것이다. 이경우에 곡선의 변동은 그렇게 크지않다. 왜냐하면 FET는 포화되어 전류는 FET의 부하용량과 포화전류에 의해 거의 결정되기 때문이다. FET의 전류변동은 곡선 7로부터 곡선 17로 이동된다. 따라서 잡음전압은 곡선 10으로부터 곡선 20으로 감소한다. 기립전류는 이러한 모든 경우에서 동일하기 때문에, 기립에 상응하는 잡음전압은 거의 동일하나 기립전류에 상응하는 잡음은 휠씬 더 낮다. 아무튼 잡음전압은 최초의 경우의 것의 절반으로 감소된다. 그리고 도면에서 볼 수 있는 것은 스위칭시간은 최초값의 두배로 증가하지 않는다는 것이다. 특히 부하용량이 클때 스위칭시간의 손실이 작다.
일반적인 경우에, 출력버퍼회로의 스위칭작용은 곡선 4의 것에 상응하며, 구동버퍼회로의 스위칭작용과 그의 입력신호는 제6도의 곡선 2 또는 3에 상응한다. 그러므로, 본 발명은 출력버퍼회로의 입력신호를 둔화시켜 스위칭속도를 그다지 줄이지 않으면서 잡음을 제거하고자 한다.
제9도는 본 발명에 의한 출력버퍼회로의 회로도이다. 이 회로는 두쌍의 CMIS FET들 T5, T6와 T3,T4를 사용한다. 트랜지스터 T5와 T3는 p-채널 FET들이고, T6와 T4는 n-채널 FET들이다. 각 CMIS는 각각 하나의 인버어터를 구성하여 상호직렬로 동작가능하게 연결되어 함께 비반전형 회로로서 작용한다. 도면에서,IN은 FET T5와 T6의 게이트전극들에 공통으로 연결된 입력단자를 나타낸다. T5의 드레연전극과 T6의 소오스전극은 서로 연결되며 그들은 제2단 인버어터 T3와 T5의 게이트전극들에 공통으로 연결된다. T3의 드레인전극과 T4의 소오스전극은 서로 연결되어 출력단자 OUT에 출력신호를 공급해 준다.
제5도의 종래회로와 동일하에 FET들 T5와 T6의 β는 조정되며, 다른 부분은 그대로다. 그러므로 T3와 T4의 스위칭시간과 스위칭능력은 변경되지 않는다. 다만, 구동버퍼회로(T5와 T6)의 스위칭속도만 조정된다. 보통 FET의 출력측의 전류파형을 조정하는 것은 어렵다. 왜냐하면 부하가 자주 바뀌기 때문이다. 그러나 본 발명의 한 특징에 의하면 구동버퍼 FET들 T5와 T6의 부하는 항상 일정하다(출력버퍼회로 T3와T4의 게이트 출력들). 그러므로 T3와 T4의 입력파형은 구동 FET T5와 T6의 β를 변동시킴으로써 변동된다. 예를들어 만일 T5의 β를 종래회로(Tl)의 절반으로 했을경우, 즉,β5=1/2β1일경우 구동버퍼회로의 전류는 1/2이 되므로 그에따라 지점 B의 파형은 둔화되어 구동버퍼회로의 과도전류 dI/dt와 스위칭잡음은 종전값의 거의 절반으로 감소된다.
상기 설명에서 VSS측상의 잡음을 기술하였으나, VDD측에서 유발된 잡음과 동일하며, 이경우에 T6의 β6의 것을 비교하면 동일한 결과를 유도할 것이다.
전술한 바와같이, β는 게이트폭 W와 게이트길이 L(W/L)의 비를 변동시킴으로써 변동된다. 물론 비W/L의 조정은 칩의 설계단계에서 수행될 수 있으나 조정은 임계적인 것이 아니기 때문에 마스더 슬라이스기술을 이용하여 조정될 수 있다. 이하 상세한 것은 몇가지 실시예를 참조하여 설명한다.
제10(a)도는 본 발명에 의한 게이트 어레이 LSI 칩의 평면도를 개략적으로 보이고 있다. 도면에서, 20은 칩을 나타내는 것으로 그위에는 내부논리회로(메인논리회로들) 23이 칩의 중심부분에 제조된다. 메인논리회로의 상세한 것들은 도면에서 생략된다. 칩 20의 주변 부분상에는 접속패드를 21이 제조되어 접속배선들(도시안됨)에 의해 패케이지에 연결된다. 접속패드들 21과 내부논리회로들 23간에는 I/O(입/출력)회로들 22이 위치되며 이는 고전류로 취급되며 본 발명에 의한 회로를 포함한다. 칩의 여백영역은 회로들간의 배선을 위해 사용되나 그들은 간략화하기 위해 도면에서 생략됐다.
제10(b)도는 소형과 대형 FET들의 패턴들을 나타내는 제10(a)도의 칩상의 I/O 회로 22의 부분의 확대평면도이다. 도면의 우측과 좌측상에는 대형 FET들이 배열되어 있고, 또한 p-채널 및 n-채널 FET들을 포함하고 있다. 그들은 도면에 보인 바와같이 설계 및 제조의 펀의상 로우(row)와 컬럼(columns)내에 배치된다. 도면에서 p-채널 및 n-채널 FET들의 컬럼들은 P와 N의 기호로 각각 나타낸다.
제10도는 일반적인 패턴 배열을 나타내는 것으로, 따라서 본 발명의 정신내에서 여러 수정변경이 가능하다. 예를들어 중간크기의 트랜지스터들이 회로설계에 맞도록 내포될 수 있다. 제10(b)도에서, 중간크기 FET들의 예는 우측컬럼들의 제1로우상에 보이고 있다. 구동전류의 조정 즉, β의 제어는 FET의 크기의 선택하는 것과 마스터 슬라이스 칩을 설계하는 방식과 같이 그들을 배선하는 것에 의해 수행된다.
그러한 마스터 슬라이스를 사용함으로써 제조방법의 시작부터 칩을 설계할 필요가 없다. 취급전에 준비된 동일한 패턴의 칩을 사용함으로써 각종의 요구조건에 부응할 수 있다. 예를들면 중부하를 구동시키기 위해서는 큰 FET들이 출력버퍼회로를 구성하도록 병렬로 사용된다. 그리고 구동버퍼회로를 구성시키기 위해서는 적당한 수와 크기의 FET들을 본 발명의 정신내에서 선택된다. 그들은 배선 패턴을 변동시켜야지만 버퍼회로에 대한 배선이 될 수 있다.
제11도는 구동게이트회로의 일실시예를 보이는 것으로, 이는 그의 배선 패턴을 변동시킴으로서 그의 구동용량(β 또는 최대전류)을 변화시킬 수 있음을 보여준다. 제11(a)도는 칩표면상에 나타나는 그의 패턴을 개략적으로 나타내는 게이트회로의 평면도이며, (b)와 (c)는 p-채널 FET들과 n-채널 FET들의 벌크구조를 각각 나타내는 선 AA와 BB의 횡단면도를 나타내며, (d)는 그의 등가회로도이다.
이 도면들에서, 1은 n-형 실리콘기판, 2는 그내에 제조된 p-형 우물영역이다. p-채널 FET들 T5a, T5b는 제11(a)도의 상부부분상에 제조되며, n-채널 FET들 T6a, T6b는 제11(a)도의 하부부분에 제조된다. 표시번호 3은 전계산화층을 나타내는 것으로, 이는 그 장치들을 상호 분리시켜 주며 그위에는 배선이 만들어진다. 4는 게이트 산학물 박막이며, 게이트전극 5a(제1게이트), 5b(제2게이트)는 그위에 제조된다. p-채널 FET들에 관해서는 6이 p-채널 FET들의 P±형 공통 드레인영역이고, 7a와 7b는 제1 및 제2 p±형 소오스영역들이다. n-채널 FET들에 관해서는 8이 n±형 공통 드레인영역이고, 9a와 9b는 각각 제1 및 제2 n±형 소오스영역들이다. 도면에서 볼 수 있는 바와같이 T5a와 T6a의 게이트전극들은 제1게이트 5a에 의해 서로 연결되어 제1입력단자 IN1에 공통으로 연결되며, T5b와 T6b의 게이트전극들은 게2게이트 5b에 의해 서로 연결되어 제2입력단자 IN2에 공통으로 연결된다. 따라서, 그들은 서로 병렬로 정렬된 콤프리멘타리 회로를 구성한다.
그러한 칩들의 구조와 제조방법은 기술상 아주 일반적인 것이므로 상세한 것은 생략한다. 제10도의 FET들의 게이트폭은 앞 도면들(T1과 T2)의 구동 FET들의 절반이 되도록 설계된다. 그러므로, 만일 제11도의 FET들이 구동게이트에 사용될 경우, 출력 FET의 입력신호는 앞 도면들의 것에 비교하여 둔화된다. 이 FET들이 연결을 변동시키면 저 스위칭잡음을 갖는 각종의 출력회로를 실현시킬 수 있다.
제12도는 제11도의 회로패턴을 이용하는 배선의 일실시예를 나타낸다. 이는 절반의 구동용량(구동전류)을 갖는 회로를 실현시키기 위한 패턴의 연결을 보여주고 있다. 제12(a)도는 배선 패턴을 개략적으로 보여주고 있으며, 제12(b)도는 그의 등가회로도를 보여준다. 이 경우에는 패턴의 절반부분만(좌측부분)이 사용된다. 도면에서 굵은선들은 배선 패턴을 나타내며 그리고 점들 CS는 배선이 전극에 연결되어야만 하는 지점을 나타낸다. 접촉부는 전극에 직접 만들어지며 또는 전극들의 표면을 덮고있는 절연층에 만들어진 접촉구멍을 통해 만들어진다. 그러한 배선은 또한 공지되어 있다.
제12도에서, 공통 게이트(IN1)의 하나는 입력 IN으로 사용되며, 제1 n±형 영역 9a는 서로 연결되므로 FET들 T5a와 T6a는 VDD와 VSS간에 직렬로 연결된다. 패턴의 우측절반은 사용되지 않으므로 FET들 T5b와 T6b의 소오스와 드레인전극들은 서로 단락되어 있다. 만일 제12도의 회로가 출력버퍼회로의 구동용으로 사용될 경우 출력버퍼회로의 입력신호는 둔화된다. 왜냐하면, FET들 T5a와 T6a의 게이트폭은 T1과 T2의 것들의 절반으로 감소되기 때문에 잡음이 감소된다.
제13도는 제11도의 패턴용 배선의 다른 실시예를 보이고 있는 것으로, 여기서 구동전류는 더 큰 출력회로를 구동시키기 위해 제12도의 것의 두배로 증가된다. 제13(a)도는 배선 패턴을 나타내며 제13(b)도는 그의 등가회로도를 나타낸다. 이 실시예에서 패턴의 좌우절반은 병렬로 사용된다. 도면에서, 굵은선들은 배선이며, 점들 CS는 배선회로가 전극들에 접촉되어야 하는 지점들이다 (a)의 패턴은 (b)의 회로에 상응하며, 그의 구동용량은 제12도의 회로에 비해 두배가 됨을 전문가는 명백히 알 것이다.
전술한 실시예들에서는 공통 소오스 또는 공통 드레인 FET들을 갖는 회로패턴이 사용되었으나 매스터슬라이스에 대한 어떠한 패턴도 본 발명의 목적을 위해 사용될 수 있음은 두말할 필요없을 것이다.
제14도는 입력 및 출력버퍼회로들의 구동용량이 유니트회로들을 직렬 또는 병렬로 연결함으로써 어떻게 변동되는가를 나타대어 본 발명의 효과를 비교해주는 여러 출력회로들을 상징 표식으로 보여주고 있다. 이도면들에세 G는 버퍼회로이며, IN과 OUT는 회로의 입력 및 출력단자를 각각 나타낸다. 그리고 더 큰 상징 표식은 더 큰 버퍼회로을 나타낸다. 제14도는 하나 또는 두개의 버퍼회로들과 출력버퍼회로들이 조합된 경우를 나타낸다. 그러나, 조합될 회로들의 수는 몇개라도 연장될 수 있음을 전문가는 알 것이다. 따라서 제14도는 단지 대표적인 경우를 나타낸 것임을 고려해야 한다.
도면에서, (a)는 두개의 인버어터들에 의해 조합된 진(true)형 출력회로이며, G1은 구동버퍼게이트이며, 그리고 G2는 출력버퍼게이트이다.
(b)의 회로는 (a)의 병렬회로에 의해 구성되는 구동용량보다 두배의 용량을 제공해준다. G3와 G4는 G1과 G2에 각각 상응한다. 이 경우에 출력신호의 지연은 (a)의 것과 동일하나 잡음 역시 두배가 된다.
(c)의 회로에서, 출력버퍼게이트 G6는 (a)의 것에 두배이므로 (b)의 회로와 동일한 구동용량을 갖는다. 그러나, 구동버퍼회로는 회로(a)의 G1에 상응하는 단 하나의 회로 G5를 구성한다. 따라서, 신호의 지연시간은 회로(a) 또는 (b)의 것에 비해 커지나 잡음은 (a)의 것보다 작아진다. 일반적으로 출력 OUT3에 연결되는 부하는 표유용량을 가지므로 본 발명의 효과에 의해 신호의 지연시간은 회로(b)의 것에 비해 그렇게 많이 증가하지 않는다.
(d)의 회로는 입력버퍼게이트 G7의 두배의 구동용량을 가지나 출력버퍼회로 G8는 회로(a)의 것고 동일한 구동용량을 갖는다. 이 회로는 가장 빠른 스위칭속도를 가지나 회로(a)의 두배는 될 수 없다. 왜냐하면, 스위칭시간은 출력버퍼회로 G8의 스위칭속도에 의해 거의 결정되기 때문이다. 다른한편 잡음은 회로(a)의 것에 거의 두배가 된다.
다음 표 1은 상술한 고찰을 입증하기 위해 실험측정된 데이타를 요약한 것이다.
[표 1]
Figure kpo00005
제14도는 회로들(a),(b),(c)와 (d)에 상응하는 각 버퍼회로는 표준 마스터 슬라이스 패턴에 의해 구성된다. 그들은 무부하용량의 경우와 10pF, 100pF 및 200pF의 캐패시터들에 의해 각각 부하된 경우들에 대해 각각 테스트 되었다. 각 경우에 대해, 지연시간과 잡음전압을 측정하였다. 표에서 지연시간은 부하용량으로 인한 지연시간과 총 지연시간으로 구분하였다. 전자는 총 지연시간으로부터 무부하용량 지연시간을 빼줌으로서 얻어진다. 잡음전압은 상관값으로 주어진다.
표에서 측정된 값들은 본 발명의 상술한 고려와 일치된다. 예를들면 다음과 같다.
총 지연시간은 부하용량이 증가하는 만큼 증가하고, 용량예 의해 주로 결정된다.
무부하 지연시간은 회로들 (a)와 (b)가 동일하고, 회로(d)의 지연시간은 가장 짧으며, 회로(c)는 가장길다. 그러나 그들은 (a) 또는 (b) 지연시간 각각의 절반 또는 두배가 될 수 있다.
출력버퍼회로의 구동용량을 증가시키기 위해서는 지연시간을 감소시키는 것이 효과적이나 이 효과는 부하용량에 의해 줄어든다.
반대로 잡음은 출력회로(a와 b을 비교하시오)의 구동용량에 거의 비례하여 증가한다. 그러나, 잡음은 구동버퍼회로(a,b와 c를 비교하시오)의 구동용량을 감소시킴으로써 훨씬 줄어든다. 그리고, 구동버퍼회로의 구동용량을 증가시키는 것은 지연시간의 개선에 적은 효과를 보나 잡음을 훨씬 많이 증가시킨다.
이 실험들로부터 알 수 있는 바와같이 구동버퍼회로의 스위칭속도를 그렇게 많이 증가시키는 것은 의미가 없으며, 더우기 잡음에 극심한 결함을 갖는다. 물론 고속의 장치를 얻기위해서는 메인논리회로와 출력버퍼회로의 스위칭속도를 증가시키는 것이 중요하다. 그러나 구동버퍼회로에 관해서는 그의 스위칭속도 또는 구동용량을 스위칭잡음 면에서 현명하게 제어해야만 한다.
실제적으로 출력버퍼회로의 부하조건에 의해 결정되는 구동버퍼회로용의 적합한 스위칭속도가 있으야만한다. 일반적으로 말하면 구동버퍼회로의 스위칭속도는 출력버퍼회로의 것의 2배 내지 5배로 하는 것이 가장 좋다. 만일 입력 내지 출력버퍼회로의 스위칭속도의 비가 커질 경우 잡음은 증가되고, 반대로 그 비가 작아지면 회로는 스위칭속도가 작아진다.
상술한 바와같이, 종래의 출력버퍼회로들은 스위칭속도를 증가시키려고 의도한 것으로 잡음에 대한 고려는 전혀하지 않았다. 그러므로, 구동회로의 스위칭속도는 증가되었으나, 스위칭속도를 그렇게 많이 개선하지는 못했고 스위칭잡음 문제만 증가시켰다. 반대로 본 발명은 계획적으로 구동회로의 속도를 감소시켜서 신호의 지연시간을 그렇게 많이 증가시키지 않고 잡음을 상당히 줄여준다. 이는 종래의 것과 반대설계 개념임이 분명하다. 그러나 본 발명은 LSI 회로설계에서는 아주 효과적이다. 또한 스위칭속도는 마스커 슬라이스 기술로서 조정될 수 있다.

Claims (1)

  1. 반도체기판(1) 상기 반도체기판(1)의 주변에 위치되는 다수의 출력단자(OUT, OUTl, OUT3), 상기다수의 출력단자에 1대 1대응으로 배치 연결되는 다수의 출력버퍼회로(G2, G6) 그리고 상기 출력단자에 연결되는 외부부하(GL)를 구동시키기 위한 상기 출력버퍼의 최동단과, 상기 최종단의 출력버퍼를 구동시키기위해 상기 최종단의 출력버퍼의 전류취급용량보다 작은 용량을 갖는 구동버퍼회로(G1, G5)를 포함하며, 상기 최종단의 출력버퍼와 상기 구동버펴회로(G1, G5)는 상기 출력버퍼회로들 각각내에 배치하되 상기 출력버퍼회로들 각각은 상기 다수의 출력단자들 각각과 1대 1대응의 사각형 표면부(22)를 형성하며, 상기 최종단의 출력버퍼와 상기 구동버퍼(G1, G5)는 콤프리멘타리 금속산화 반도체(CMOS)장치를 갖는 표준 게이트회로들을 포함하며, 상기 구동버퍼회로내의 상기 CMOS 장치의 크기는 상기 구동버퍼회로내의 포화전류를 제공하고, 상기 출력버퍼회로의 입력파형을 둔화시키고, 또한 상기 출력버퍼회로내의 전류변동에 의해 원인이 되는 잡음을 감소시키기 위해 상기 최종단의 상기 출력버퍼내의 상기 CMOS 장치들의 크기보다 작도록 된 것이 특징인 스위칭잡음을 감소시킨 LSI 게이트어레이.
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