JPH05326713A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPH05326713A JPH05326713A JP4126123A JP12612392A JPH05326713A JP H05326713 A JPH05326713 A JP H05326713A JP 4126123 A JP4126123 A JP 4126123A JP 12612392 A JP12612392 A JP 12612392A JP H05326713 A JPH05326713 A JP H05326713A
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Abstract
(57)【要約】
【目的】 この発明は、容易にスル−レ−ト制御がで
き、多端子のＡＳＩＣ−ＬＳＩにおいても、各端子にお
いて最適なスル−レ−トを与えることができる半導体装
置の出力回路を提供することにある。 【構成】 入力端子(10)と出力端子(16)との間に互いに
縦続接続された少なくとも複数のバッファ回路(12,14)
より成るバッファ部を具備し、このバッファ部内の配線
層(28)の配線状態を変更することにより、バッファ部の
インピ−ダンス成分を変化させて、出力端子(16)から出
力される出力電位の遷移時間を変更するように構成され
ていることを主要な特徴としている。このようなもので
あると、配線層の配線状態を変更するだけで出力回路の
スイッチング速度（スル−レ−ト）を制御することが可
能である。
き、多端子のＡＳＩＣ−ＬＳＩにおいても、各端子にお
いて最適なスル−レ−トを与えることができる半導体装
置の出力回路を提供することにある。 【構成】 入力端子(10)と出力端子(16)との間に互いに
縦続接続された少なくとも複数のバッファ回路(12,14)
より成るバッファ部を具備し、このバッファ部内の配線
層(28)の配線状態を変更することにより、バッファ部の
インピ−ダンス成分を変化させて、出力端子(16)から出
力される出力電位の遷移時間を変更するように構成され
ていることを主要な特徴としている。このようなもので
あると、配線層の配線状態を変更するだけで出力回路の
スイッチング速度（スル−レ−ト）を制御することが可
能である。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の出力回
路に係わり、特にＡＳＩＣ（Application Specific Int
egrated Circuits）−ＬＳＩに好適な出力回路に関す
る。
路に係わり、特にＡＳＩＣ（Application Specific Int
egrated Circuits）−ＬＳＩに好適な出力回路に関す
る。
【０００２】
【従来の技術】図１１は、ＣＭＯＳ−ＬＳＩで用いられ
る代表的な出力回路の回路図である。
る代表的な出力回路の回路図である。
【０００３】図１１に示すように、電源ＶCCと電源ＧＮ
Ｄとの間には、プリバッファ１００と出力バッファ１０
２とが挿設されている。プリバッファ１００は、Ｐチャ
ネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと称す）１０４とＮ
チャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）１０６
とで構成され、また、出力バッファ１０２は、ＰＭＯＳ
１０８とＮＭＯＳ１１０とで構成されている。プリバッ
ファ１００の出力は出力バッファ１０２の入力に接続さ
れ、出力バッファ１０２の出力は出力端１１２に接続さ
れている。
Ｄとの間には、プリバッファ１００と出力バッファ１０
２とが挿設されている。プリバッファ１００は、Ｐチャ
ネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと称す）１０４とＮ
チャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）１０６
とで構成され、また、出力バッファ１０２は、ＰＭＯＳ
１０８とＮＭＯＳ１１０とで構成されている。プリバッ
ファ１００の出力は出力バッファ１０２の入力に接続さ
れ、出力バッファ１０２の出力は出力端１１２に接続さ
れている。
【０００４】ＬＳＩ内部の信号は、外部回路を駆動する
に足るまでバッファ回路により駆動力が増幅される。こ
こで言う駆動力として容量性の負荷を所定の時間で充放
電し、かつ直流的な負荷の場合にはこれも駆動し続ける
事が必要であり、一般に出力回路の最終段バッファ回路
の駆動力には、内部回路のトランジスタに比べて、数十
倍の大きなものが用いられる。
に足るまでバッファ回路により駆動力が増幅される。こ
こで言う駆動力として容量性の負荷を所定の時間で充放
電し、かつ直流的な負荷の場合にはこれも駆動し続ける
事が必要であり、一般に出力回路の最終段バッファ回路
の駆動力には、内部回路のトランジスタに比べて、数十
倍の大きなものが用いられる。
【０００５】一方、ＬＳＩの高集積化に伴って、入出力
回路の端子数も増大し続けている。最先端のマイクロプ
ロセッサや高速のＡＳＩＣ−ＬＳＩでは４００から５０
０の端子を有するものも珍しくはなくなってきた。この
様な多端子ＬＳＩで問題になるのは、上記の様に、極め
て大きなバッファが動作することによるノイズ発生の問
題である。図１１および図１２を参照してノイズ発生の
機構について説明する。
回路の端子数も増大し続けている。最先端のマイクロプ
ロセッサや高速のＡＳＩＣ−ＬＳＩでは４００から５０
０の端子を有するものも珍しくはなくなってきた。この
様な多端子ＬＳＩで問題になるのは、上記の様に、極め
て大きなバッファが動作することによるノイズ発生の問
題である。図１１および図１２を参照してノイズ発生の
機構について説明する。
【０００６】図１１に示すようなＣＭＯＳ回路で構成さ
れた出力回路を高速でスイッチングすると過渡的に大電
流が流れる。電源配線の抵抗が無視し得ない場合には、
図１２に示す線２０２のように、電源の電位の変動、す
なわち、ノイズが発生する。また、ＬＳＩの出力回路そ
のもの、ＬＳＩを搭載するパッケ−ジ、さらに回路基板
まで考慮すると、負荷としての容量１１４の他に、寄生
インダクタンス成分１１６が含まれる。このため、図１
２に示す線２００のように、出力信号線でもアンダ−シ
ュ−ト、オ−バ−シュ−トといった電源電圧を超えるノ
イズが発生する。半導体集積回路装置の微細化、高速化
に伴い入出力回路のスイッチング速度も高速になり、ノ
イズ発生の問題は深刻な問題となってきている。
れた出力回路を高速でスイッチングすると過渡的に大電
流が流れる。電源配線の抵抗が無視し得ない場合には、
図１２に示す線２０２のように、電源の電位の変動、す
なわち、ノイズが発生する。また、ＬＳＩの出力回路そ
のもの、ＬＳＩを搭載するパッケ−ジ、さらに回路基板
まで考慮すると、負荷としての容量１１４の他に、寄生
インダクタンス成分１１６が含まれる。このため、図１
２に示す線２００のように、出力信号線でもアンダ−シ
ュ−ト、オ−バ−シュ−トといった電源電圧を超えるノ
イズが発生する。半導体集積回路装置の微細化、高速化
に伴い入出力回路のスイッチング速度も高速になり、ノ
イズ発生の問題は深刻な問題となってきている。
【０００７】一方、これら多端子のＬＳＩでも、高速な
スイッチングを真に要求されるのは全ての端子ではな
く、信号の種類に応じて、必要充分なスイッチング速度
（スル−レ−ト）は異なっている。高速スイッチングと
ノイズ発生のトレ−ドオフ関係を最適化するためには、
必要最小限のスル−レ−トをもって駆動するよう、出力
バッファの回路設計、または素子設計を、各端子につい
て行う必要がある。しかしながら、ＡＳＩＣ−ＬＳＩの
ように、同一の下地パタ−ンから、配線層の変更により
種々の専用ＬＳＩを構成する場合には、あらかじめ上記
のような最適化を行うことはできず、必要となり得る最
大の駆動力、スル−レ−トが得られるように設計される
ため、総じて出力回路の駆動力は過剰なものとなりがち
である。したがって、上記のノイズ発生問題はより厳し
い状況となりやすい。
スイッチングを真に要求されるのは全ての端子ではな
く、信号の種類に応じて、必要充分なスイッチング速度
（スル−レ−ト）は異なっている。高速スイッチングと
ノイズ発生のトレ−ドオフ関係を最適化するためには、
必要最小限のスル−レ−トをもって駆動するよう、出力
バッファの回路設計、または素子設計を、各端子につい
て行う必要がある。しかしながら、ＡＳＩＣ−ＬＳＩの
ように、同一の下地パタ−ンから、配線層の変更により
種々の専用ＬＳＩを構成する場合には、あらかじめ上記
のような最適化を行うことはできず、必要となり得る最
大の駆動力、スル−レ−トが得られるように設計される
ため、総じて出力回路の駆動力は過剰なものとなりがち
である。したがって、上記のノイズ発生問題はより厳し
い状況となりやすい。
【０００８】
【発明が解決しようとする課題】この発明は、上記のよ
うな点に鑑み為されたもので、その目的は、容易にスル
−レ−ト制御ができ、多端子のＡＳＩＣ−ＬＳＩにおい
ても、各端子において最適なスル−レ−トを与えること
ができる半導体装置の出力回路を提供することにある。
うな点に鑑み為されたもので、その目的は、容易にスル
−レ−ト制御ができ、多端子のＡＳＩＣ−ＬＳＩにおい
ても、各端子において最適なスル−レ−トを与えること
ができる半導体装置の出力回路を提供することにある。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
出力回路は、入力端子と出力端子との間に互いに縦続接
続された少なくとも複数のバッファ回路より成るバッフ
ァ部を具備し、このバッファ部内の配線層の配線状態を
変更することにより、バッファ部のインピ−ダンス成分
を変化させて、出力端子から出力される出力電位の遷移
時間を変更するように構成されていることを特徴として
いる。
出力回路は、入力端子と出力端子との間に互いに縦続接
続された少なくとも複数のバッファ回路より成るバッフ
ァ部を具備し、このバッファ部内の配線層の配線状態を
変更することにより、バッファ部のインピ−ダンス成分
を変化させて、出力端子から出力される出力電位の遷移
時間を変更するように構成されていることを特徴として
いる。
【００１０】
【作用】上記のような半導体装置の出力回路にあって
は、バッファ部内の配線層の配線状態を変更してバッフ
ァ部のインピ−ダンス成分を変化させることにより、出
力回路の出力電位の遷移時間を変更できる。すなわち、
配線層の配線状態を変更するだけで出力回路のスイッチ
ング速度（スル−レ−ト）を制御することが可能とな
る。また、配線層の配線状態を変更するだけでスル−レ
−トを制御できることからは、例えば複数の出力回路が
ＬＳＩ内に組み込まれた場合、各出力回路において独立
してのスル−レ−トの制御が可能となる、という効果が
得られる。また、各出力回路に対して独立に制御するこ
とが、配線層の変更のみで実現でき、最適なスル−レ−
トを得るための難易な回路設計や素子設計を省略するこ
とができる。従って、この発明に係る出力回路は、ＡＳ
ＩＣ−ＬＳＩに好適で、中でも素子配置パタ−ンを標準
化しておくマスタ−スライス方式、ゲ−トアレイ方式、
スタンダ−ドセル方式等に特に好適となる。さらに、各
出力回路のスル−レ−トを独立して制御できることから
は、出力回路のスル−レ−トを、各出力回路において最
適化でき、出力回路の過剰なスル−レ−トに伴うノイズ
発生を最小限とできる。
は、バッファ部内の配線層の配線状態を変更してバッフ
ァ部のインピ−ダンス成分を変化させることにより、出
力回路の出力電位の遷移時間を変更できる。すなわち、
配線層の配線状態を変更するだけで出力回路のスイッチ
ング速度（スル−レ−ト）を制御することが可能とな
る。また、配線層の配線状態を変更するだけでスル−レ
−トを制御できることからは、例えば複数の出力回路が
ＬＳＩ内に組み込まれた場合、各出力回路において独立
してのスル−レ−トの制御が可能となる、という効果が
得られる。また、各出力回路に対して独立に制御するこ
とが、配線層の変更のみで実現でき、最適なスル−レ−
トを得るための難易な回路設計や素子設計を省略するこ
とができる。従って、この発明に係る出力回路は、ＡＳ
ＩＣ−ＬＳＩに好適で、中でも素子配置パタ−ンを標準
化しておくマスタ−スライス方式、ゲ−トアレイ方式、
スタンダ−ドセル方式等に特に好適となる。さらに、各
出力回路のスル−レ−トを独立して制御できることから
は、出力回路のスル−レ−トを、各出力回路において最
適化でき、出力回路の過剰なスル−レ−トに伴うノイズ
発生を最小限とできる。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において、全図に渡り同一の部分
には同一の参照符号を付し、重複説明は避けることにす
る。
り説明する。この説明において、全図に渡り同一の部分
には同一の参照符号を付し、重複説明は避けることにす
る。
【００１２】図１は、この発明の第１の実施例に関わる
半導体装置の出力回路の回路図、図２は第１の実施例に
関わる出力回路を用いて構成された半導体装置の要部の
回路図である。
半導体装置の出力回路の回路図、図２は第１の実施例に
関わる出力回路を用いて構成された半導体装置の要部の
回路図である。
【００１３】図１に示すように、参照符号１０は入力端
子であり、ＬＳＩの内部よりの内部信号ＳINが供給され
る。入力端子に供給された内部信号ＳINはプリバッファ
１２に入力され、プリバッファ１２、より出力された信
号は出力バッファ１４に入力され、出力バッファ１４よ
り出力信号ＳOUT として出力される。このとき、出力バ
ッファ１４は、高電位電源ＶCCと低電位電源ＧＮＤとの
間に並列接続されたＭＯＳＦＥＴ２０1 、２０2 、２１
1 、２１2 により構成され、ＭＯＳＦＥＴのドレインを
配線層２８により出力端子１６に接続するか否かのみの
選択でバッファサイズの変更が可能なように、配線層以
下のパタ−ンが標準化されている。
子であり、ＬＳＩの内部よりの内部信号ＳINが供給され
る。入力端子に供給された内部信号ＳINはプリバッファ
１２に入力され、プリバッファ１２、より出力された信
号は出力バッファ１４に入力され、出力バッファ１４よ
り出力信号ＳOUT として出力される。このとき、出力バ
ッファ１４は、高電位電源ＶCCと低電位電源ＧＮＤとの
間に並列接続されたＭＯＳＦＥＴ２０1 、２０2 、２１
1 、２１2 により構成され、ＭＯＳＦＥＴのドレインを
配線層２８により出力端子１６に接続するか否かのみの
選択でバッファサイズの変更が可能なように、配線層以
下のパタ−ンが標準化されている。
【００１４】すなわち、プリバッファ１２は、Ｐチャネ
ル型ＭＯＳＦＥＴ（以下ＰＭＯＳと称す）２２とＮチャ
ネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）２３とで構
成されるインバ−タ、ＰＭＯＳ２４とＮＭＯＳ２５とで
構成されるインバ−タとにより構成されているが、出力
バッファ１４は、電源ＶCCと出力端子１６との間にＰＭ
ＯＳ２０1 、２０2 を並列に接続し、出力端子１６と電
源ＧＮＤとの間にＮＭＯＳ２１1 、２１2 を並列に接続
したインバ−タにより構成されている。ＰＭＯＳ２０2
およびＮＭＯＳ２１2 は配線層２８の選択により、参照
符号Ａ、Ｂの箇所で切り離すことができる。この結果、
出力バッファ１４は、その駆動力が可変となり、各出力
端子毎に適切な駆動力、スル−レ−トを与えることがで
きる。
ル型ＭＯＳＦＥＴ（以下ＰＭＯＳと称す）２２とＮチャ
ネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）２３とで構
成されるインバ−タ、ＰＭＯＳ２４とＮＭＯＳ２５とで
構成されるインバ−タとにより構成されているが、出力
バッファ１４は、電源ＶCCと出力端子１６との間にＰＭ
ＯＳ２０1 、２０2 を並列に接続し、出力端子１６と電
源ＧＮＤとの間にＮＭＯＳ２１1 、２１2 を並列に接続
したインバ−タにより構成されている。ＰＭＯＳ２０2
およびＮＭＯＳ２１2 は配線層２８の選択により、参照
符号Ａ、Ｂの箇所で切り離すことができる。この結果、
出力バッファ１４は、その駆動力が可変となり、各出力
端子毎に適切な駆動力、スル−レ−トを与えることがで
きる。
【００１５】図２は図１に示す出力回路を用いた半導体
装置の要部の回路図である。図２に示すように、図１に
示した出力回路が一つのチップ上に複数形成されてい
る。これらの出力回路はそれぞれ、各種内部信号ＳIN１
〜ＳIN３の供給受け、出力信号ＳOUT １〜ＳOUT ３を出
力する。信号ＳIN１〜ＳIN３はそれぞれ、必要なスイッ
チング速度（スル−レ−ト）がそれぞれ異なっていると
する。このような場合、この発明によれば、例えば信号
ＳIN２が供給される出力回路の出力バッファ１４2 にお
いて、トランジスタと出力端子１６2 とを接続する配線
層を無くし、その駆動力を弱める。このようにして、各
信号ＳIN１〜ＳIN３それぞれのスル−レ−トが、最適に
調節され、出力回路の過剰なスル−レ−トに伴うノイズ
発生を最小限とすることができる。また、第１の実施例
では、出力バッファ１４のバッファサイズを可変とでき
ることから、出力回路のスル−レ−トのみならず、出力
バッファ１４の直流駆動力をも調節でき、個々の出力回
路において、駆動力の最適化をも図ることができる。こ
のようなスル−レ−トの最適化、および駆動力の最適化
が行われた装置は、配線層の形成に用いられるマスクパ
タ−ンを変更するだけで実現することができる。
装置の要部の回路図である。図２に示すように、図１に
示した出力回路が一つのチップ上に複数形成されてい
る。これらの出力回路はそれぞれ、各種内部信号ＳIN１
〜ＳIN３の供給受け、出力信号ＳOUT １〜ＳOUT ３を出
力する。信号ＳIN１〜ＳIN３はそれぞれ、必要なスイッ
チング速度（スル−レ−ト）がそれぞれ異なっていると
する。このような場合、この発明によれば、例えば信号
ＳIN２が供給される出力回路の出力バッファ１４2 にお
いて、トランジスタと出力端子１６2 とを接続する配線
層を無くし、その駆動力を弱める。このようにして、各
信号ＳIN１〜ＳIN３それぞれのスル−レ−トが、最適に
調節され、出力回路の過剰なスル−レ−トに伴うノイズ
発生を最小限とすることができる。また、第１の実施例
では、出力バッファ１４のバッファサイズを可変とでき
ることから、出力回路のスル−レ−トのみならず、出力
バッファ１４の直流駆動力をも調節でき、個々の出力回
路において、駆動力の最適化をも図ることができる。こ
のようなスル−レ−トの最適化、および駆動力の最適化
が行われた装置は、配線層の形成に用いられるマスクパ
タ−ンを変更するだけで実現することができる。
【００１６】図３は、第１の実施例に係る半導体装置の
出力回路のゲ−ト配置を示すパタ−ン平面図、図４は、
図３に示す装置に配線層を形成した状態を示すパタ−ン
平面図である。なお、図３に示すパタ−ンは、図１に示
す回路と、特にトランジスタ数に関して一致はしない
が、基本的な回路構成は同じである。
出力回路のゲ−ト配置を示すパタ−ン平面図、図４は、
図３に示す装置に配線層を形成した状態を示すパタ−ン
平面図である。なお、図３に示すパタ−ンは、図１に示
す回路と、特にトランジスタ数に関して一致はしない
が、基本的な回路構成は同じである。
【００１７】図３に示すように、例えばシリコン基板の
ような半導体基板３１上には、フィ−ルド酸化膜等の素
子分離領域３０が形成され、Ｎ型の能動素子領域３２、
Ｐ型の能動素子領域３４が分離されている。能動素子領
域３２、３４上には、例えばポリシリコン等でなるゲ−
ト３６1 〜３６6 が形成されている。ここで、ゲ−ト３
６1 、３６2 、３６4 および３６5 はそれぞれ、プリバ
ッファ１２を構成するＭＯＳＦＥＴのゲ−トであり、特
にゲ−ト３６1 、３６4 は入力段のゲ−トである。ま
た、ゲ−ト３６3 、３６6 はそれぞれ、出力バッファ１
４を構成するＭＯＳＦＥＴのゲ−トである。図中の参照
符号ＳおよびＤはそれぞれ、ＭＯＳＦＥＴのソ−スおよ
びドレインに対応している。図３に示すパタ−ンは、例
えばゲ−トアレイとして、あるいはスタンダ−ドセルと
してＣＡＤに登録する等して標準化される。配線層形成
時には、図４に示すように、能動素子領域３２、３４、
ゲ−ト３６1 〜３６6 上に、コンタクト孔３８…３８を
形成した後、例えばアルミニウム等でなる配線層４０1
〜４０6 を形成する。ここで、配線層４０1 は入力端子
１０となる配線層で、４０4 は出力端子１６となる配線
層である。また、配線層４０2 はプリバッファ１２のう
ち、入力段バッファの出力と第２段のバッファの入力と
を接続する配線層で、４０3 はプリバッファ１２の出力
と出力バッファ１４の入力とを接続する配線層である。
さらに、配線層４０5 はＶCCレベルの電源線で、４０6
はＧＮＤレベルの電源線である。これらの配線層のう
ち、第１の実施例では配線層４０4 の参照符号Ａ、Ｂに
示す箇所で、配線の接続、非接続を選択することによ
り、特に出力バッファ１４のバッファサイズを可変とで
き、前述の駆動力、スル−レ−トの変更が可能となる。
ような半導体基板３１上には、フィ−ルド酸化膜等の素
子分離領域３０が形成され、Ｎ型の能動素子領域３２、
Ｐ型の能動素子領域３４が分離されている。能動素子領
域３２、３４上には、例えばポリシリコン等でなるゲ−
ト３６1 〜３６6 が形成されている。ここで、ゲ−ト３
６1 、３６2 、３６4 および３６5 はそれぞれ、プリバ
ッファ１２を構成するＭＯＳＦＥＴのゲ−トであり、特
にゲ−ト３６1 、３６4 は入力段のゲ−トである。ま
た、ゲ−ト３６3 、３６6 はそれぞれ、出力バッファ１
４を構成するＭＯＳＦＥＴのゲ−トである。図中の参照
符号ＳおよびＤはそれぞれ、ＭＯＳＦＥＴのソ−スおよ
びドレインに対応している。図３に示すパタ−ンは、例
えばゲ−トアレイとして、あるいはスタンダ−ドセルと
してＣＡＤに登録する等して標準化される。配線層形成
時には、図４に示すように、能動素子領域３２、３４、
ゲ−ト３６1 〜３６6 上に、コンタクト孔３８…３８を
形成した後、例えばアルミニウム等でなる配線層４０1
〜４０6 を形成する。ここで、配線層４０1 は入力端子
１０となる配線層で、４０4 は出力端子１６となる配線
層である。また、配線層４０2 はプリバッファ１２のう
ち、入力段バッファの出力と第２段のバッファの入力と
を接続する配線層で、４０3 はプリバッファ１２の出力
と出力バッファ１４の入力とを接続する配線層である。
さらに、配線層４０5 はＶCCレベルの電源線で、４０6
はＧＮＤレベルの電源線である。これらの配線層のう
ち、第１の実施例では配線層４０4 の参照符号Ａ、Ｂに
示す箇所で、配線の接続、非接続を選択することによ
り、特に出力バッファ１４のバッファサイズを可変とで
き、前述の駆動力、スル−レ−トの変更が可能となる。
【００１８】図５は、この発明の第２の実施例に関わる
半導体装置の出力回路の回路図、図６は第２の実施例に
関わる出力回路を用いて構成された半導体装置の要部の
回路図である。
半導体装置の出力回路の回路図、図６は第２の実施例に
関わる出力回路を用いて構成された半導体装置の要部の
回路図である。
【００１９】第２の実施例は、プリバッファ１２のバッ
ファサイズを可変としてスル−レ−トを制御する装置で
ある。図５に示すように、ＬＳＩ内部からプリバッファ
１２を介して出力バッファ１４に信号供給される点は第
１の実施例と同様である。このとき、プリバッファのう
ち、第２段のバッファ（インバ−タ）において、ＰＭＯ
Ｓ２４1 〜２４3 をそれぞれ並列に接続するとともに、
ＮＭＯＳ２４1 〜２４3 をそれぞれ並列に接続する。こ
のようにすることにより、配線層のみの選択でバッファ
サイズの変更が可能なように、配線以前のパタ−ンを標
準化しておく。
ファサイズを可変としてスル−レ−トを制御する装置で
ある。図５に示すように、ＬＳＩ内部からプリバッファ
１２を介して出力バッファ１４に信号供給される点は第
１の実施例と同様である。このとき、プリバッファのう
ち、第２段のバッファ（インバ−タ）において、ＰＭＯ
Ｓ２４1 〜２４3 をそれぞれ並列に接続するとともに、
ＮＭＯＳ２４1 〜２４3 をそれぞれ並列に接続する。こ
のようにすることにより、配線層のみの選択でバッファ
サイズの変更が可能なように、配線以前のパタ−ンを標
準化しておく。
【００２０】すなわち、プリバッファ１２のうちＰＭＯ
Ｓ２２、ＮＭＯＳ２３で構成される入力段のバッファの
バッファサイズと、ＰＭＯＳ２０、ＮＭＯＳ２１で構成
される出力バッファ１４のバッファサイズとはそれぞれ
一定とするが、プリバッファ１２のうち第２段のバッフ
ァはＰＭＯＳ２４1 〜２４3 、およびＮＭＯＳ２５1〜
２５3 を並列接続してインバ−タを構成する。第２段バ
ッファの駆動力は図５に示す参照符号Ｃ１、Ｃ２、Ｄ１
およびＤ２において、配線の接続、非接続を選択するこ
とで変更する。
Ｓ２２、ＮＭＯＳ２３で構成される入力段のバッファの
バッファサイズと、ＰＭＯＳ２０、ＮＭＯＳ２１で構成
される出力バッファ１４のバッファサイズとはそれぞれ
一定とするが、プリバッファ１２のうち第２段のバッフ
ァはＰＭＯＳ２４1 〜２４3 、およびＮＭＯＳ２５1〜
２５3 を並列接続してインバ−タを構成する。第２段バ
ッファの駆動力は図５に示す参照符号Ｃ１、Ｃ２、Ｄ１
およびＤ２において、配線の接続、非接続を選択するこ
とで変更する。
【００２１】このような第２の実施例は、出力バッファ
１４の直流駆動力は一定のまま、出力回路のスル−レ−
トのみを変えることができ、現在の標準的なＴＴＬレベ
ルのインタ−フェ−スのように、大きな駆動力が必要な
場合のスル−レ−ト制御に好適である。
１４の直流駆動力は一定のまま、出力回路のスル−レ−
トのみを変えることができ、現在の標準的なＴＴＬレベ
ルのインタ−フェ−スのように、大きな駆動力が必要な
場合のスル−レ−ト制御に好適である。
【００２２】図６は図５に示す出力回路を用いた半導体
装置の要部の回路図である。図６に示すように、図５に
示した出力回路が一つのチップ上に複数形成されてお
り、プリバッファ１２の第２段バッファにおいて、配線
層の接続を変えることにより、その駆動力がそれぞれ変
えられている。このようにして、各信号は、必要に応じ
たスイッチング速度に最適化されている。図７は、第２
の実施例に係る半導体装置の配線層形成時におけるパタ
−ン平面図である。
装置の要部の回路図である。図６に示すように、図５に
示した出力回路が一つのチップ上に複数形成されてお
り、プリバッファ１２の第２段バッファにおいて、配線
層の接続を変えることにより、その駆動力がそれぞれ変
えられている。このようにして、各信号は、必要に応じ
たスイッチング速度に最適化されている。図７は、第２
の実施例に係る半導体装置の配線層形成時におけるパタ
−ン平面図である。
【００２３】図７に示すように、ゲ−ト配置は図３に示
すパタ−ンと同じである。第２の実施例では、配線層４
０3 の参照符号Ｃ１、Ｃ２、Ｄ１、Ｄ２に示す箇所で、
配線の接続、非接続を選択することにより、特にプリバ
ッファ１２のバッファサイズを可変とでき、前述の駆動
力、スル−レ−トの変更が可能となる。また、図７に示
すゲ−ト配置は図３に示すゲ−ト配置と同じでも良いこ
とからは、第１の実施例と第２の実施例とを同時に適用
することも可能である。
すパタ−ンと同じである。第２の実施例では、配線層４
０3 の参照符号Ｃ１、Ｃ２、Ｄ１、Ｄ２に示す箇所で、
配線の接続、非接続を選択することにより、特にプリバ
ッファ１２のバッファサイズを可変とでき、前述の駆動
力、スル−レ−トの変更が可能となる。また、図７に示
すゲ−ト配置は図３に示すゲ−ト配置と同じでも良いこ
とからは、第１の実施例と第２の実施例とを同時に適用
することも可能である。
【００２４】図８は、この発明の第３の実施例に関わる
半導体装置の出力回路の回路図、図９は第３の実施例に
関わる出力回路を用いて構成された半導体装置の要部の
回路図である。
半導体装置の出力回路の回路図、図９は第３の実施例に
関わる出力回路を用いて構成された半導体装置の要部の
回路図である。
【００２５】第３の実施例は、プリバッファ１２と出力
バッファ１４との間に抵抗部５０を直列に接続し、この
抵抗部５０の抵抗値を可変としてスル−レ−トを制御す
る装置である。図８に示すように、抵抗部５０は、等価
回路では３つの抵抗５２1 〜５２3 で表現される抵抗体
から構成される。スル−レ−トの制御は、図８に示す参
照符号Ｅ、Ｆの少なくとも一方の箇所において、配線の
接続、非接続を選択することで変更する。例えば参照符
号Ｅ、Ｆ双方の箇所で配線を非接続とすれば、抵抗部５
０の抵抗値は、抵抗５０1 〜５０3 それぞれの抵抗値の
和となり、また、参照符号Ｅ、Ｆの箇所で配線を接続す
れば、抵抗部５０の抵抗値は抵抗５０3の抵抗値のみと
なる。この第３の実施例においても、出力回路のスル−
レ−トは、出力バッファ１４の直流駆動力と独立に制御
でき、第２の実施例と同様に、大きな駆動力が必要な場
合のスル−レ−ト制御に好適、という効果が得られる。
バッファ１４との間に抵抗部５０を直列に接続し、この
抵抗部５０の抵抗値を可変としてスル−レ−トを制御す
る装置である。図８に示すように、抵抗部５０は、等価
回路では３つの抵抗５２1 〜５２3 で表現される抵抗体
から構成される。スル−レ−トの制御は、図８に示す参
照符号Ｅ、Ｆの少なくとも一方の箇所において、配線の
接続、非接続を選択することで変更する。例えば参照符
号Ｅ、Ｆ双方の箇所で配線を非接続とすれば、抵抗部５
０の抵抗値は、抵抗５０1 〜５０3 それぞれの抵抗値の
和となり、また、参照符号Ｅ、Ｆの箇所で配線を接続す
れば、抵抗部５０の抵抗値は抵抗５０3の抵抗値のみと
なる。この第３の実施例においても、出力回路のスル−
レ−トは、出力バッファ１４の直流駆動力と独立に制御
でき、第２の実施例と同様に、大きな駆動力が必要な場
合のスル−レ−ト制御に好適、という効果が得られる。
【００２６】図９は図８に示す出力回路を用いた半導体
装置の要部の回路図である。図９に示すように、図８に
示した出力回路が一つのチップ上に複数形成されてお
り、抵抗部５０1 〜５０3 において、配線層の接続を変
え抵抗部５０の抵抗値を変えることにより、各信号は必
要に応じたスイッチング速度に最適化されている。図１
０は、第３の実施例に係る半導体装置の配線層形成時に
おけるパタ−ン平面図である。
装置の要部の回路図である。図９に示すように、図８に
示した出力回路が一つのチップ上に複数形成されてお
り、抵抗部５０1 〜５０3 において、配線層の接続を変
え抵抗部５０の抵抗値を変えることにより、各信号は必
要に応じたスイッチング速度に最適化されている。図１
０は、第３の実施例に係る半導体装置の配線層形成時に
おけるパタ−ン平面図である。
【００２７】図１０に示すように、ゲ−ト配置は図３に
示すパタ−ンと同じであるが、プリバッファ１２と出力
バッファ１４との間に抵抗部５０が設けられている。抵
抗部５０は、素子分離領域上に形成されたポリシリコン
層、あるいは基板内に形成された拡散層等でなる抵抗体
５２により構成されている。抵抗体５２には、コンタク
ト孔５４を介して配線層４０3 が接続されている。さら
に、抵抗体５２は、コンタクト孔５６を介して配線層４
０7 に接続され、この配線層４０7 はコンタクト孔３８
を介して出力バッファ１４のゲ−トに接続されている。
これらの配線層のうち、配線層４０3 の参照符号Ｅ、Ｆ
に示す箇所で、配線の接続、非接続を選択することによ
り、特にプリバッファ１２から出力バッファ１４までの
信号遅延時間を可変とでき、出力回路のスル−レ−トの
変更が可能となる。
示すパタ−ンと同じであるが、プリバッファ１２と出力
バッファ１４との間に抵抗部５０が設けられている。抵
抗部５０は、素子分離領域上に形成されたポリシリコン
層、あるいは基板内に形成された拡散層等でなる抵抗体
５２により構成されている。抵抗体５２には、コンタク
ト孔５４を介して配線層４０3 が接続されている。さら
に、抵抗体５２は、コンタクト孔５６を介して配線層４
０7 に接続され、この配線層４０7 はコンタクト孔３８
を介して出力バッファ１４のゲ−トに接続されている。
これらの配線層のうち、配線層４０3 の参照符号Ｅ、Ｆ
に示す箇所で、配線の接続、非接続を選択することによ
り、特にプリバッファ１２から出力バッファ１４までの
信号遅延時間を可変とでき、出力回路のスル−レ−トの
変更が可能となる。
【００２８】上記第１〜第３の実施例にて説明した半導
体装置の出力回路ではそれぞれ、ＬＳＩの多数の出力回
路について各々に最適なスル−レ−トを、配線層のみの
変更だけで制御することができる。従って、多端子のＬ
ＳＩにおいて、スイッチングノイズの低減に大きな効果
を得ることができる。また、上記出力回路では、最適な
スル−レ−トを得るための難易な回路設計や素子設計の
必要がないことから、特にＡＳＩＣ−ＬＳＩに適用され
れば、納期の短縮に大きい効果が得られる。特に図３に
示したようなゲ−ト配置パタ−ンは、ゲ−トアレイ方
式、スタンダ−ドセル方式等において標準化しておくこ
とも可能で、標準化しておいた場合には、配線層を形成
するためのマスクパタ−ンを変更するだけで各出力回路
についてそれぞれ、スル−レ−トの制御ができ、有用で
ある。
体装置の出力回路ではそれぞれ、ＬＳＩの多数の出力回
路について各々に最適なスル−レ−トを、配線層のみの
変更だけで制御することができる。従って、多端子のＬ
ＳＩにおいて、スイッチングノイズの低減に大きな効果
を得ることができる。また、上記出力回路では、最適な
スル−レ−トを得るための難易な回路設計や素子設計の
必要がないことから、特にＡＳＩＣ−ＬＳＩに適用され
れば、納期の短縮に大きい効果が得られる。特に図３に
示したようなゲ−ト配置パタ−ンは、ゲ−トアレイ方
式、スタンダ−ドセル方式等において標準化しておくこ
とも可能で、標準化しておいた場合には、配線層を形成
するためのマスクパタ−ンを変更するだけで各出力回路
についてそれぞれ、スル−レ−トの制御ができ、有用で
ある。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、出力回路のスル−レ−ト制御を容易とし、多端子の
ＡＳＩＣ−ＬＳＩにおいても、各端子において最適なス
ル−レ−トを与えることができる半導体装置の出力回路
を提供できる。
ば、出力回路のスル−レ−ト制御を容易とし、多端子の
ＡＳＩＣ−ＬＳＩにおいても、各端子において最適なス
ル−レ−トを与えることができる半導体装置の出力回路
を提供できる。
【図１】図１はこの発明の第１の実施例に関わる半導体
装置の出力回路の回路図。
装置の出力回路の回路図。
【図２】図２はこの発明の第１の実施例に関わる出力回
路を用いて構成された半導体装置の要部の回路図。
路を用いて構成された半導体装置の要部の回路図。
【図３】図３はこの発明の第１の実施例に係る半導体装
置の出力回路のゲ−ト配置を示すパタ−ン平面図。
置の出力回路のゲ−ト配置を示すパタ−ン平面図。
【図４】図４は図３に示す装置に配線層を形成した状態
を示すパタ−ン平面図。
を示すパタ−ン平面図。
【図５】図５はこの発明の第２の実施例に関わる半導体
装置の出力回路の回路図。
装置の出力回路の回路図。
【図６】図６はこの発明の第２の実施例に関わる出力回
路を用いて構成された半導体装置の要部の回路図。
路を用いて構成された半導体装置の要部の回路図。
【図７】図７はこの発明の第２の実施例に係る半導体装
置の配線層形成時におけるパタ−ン平面図。
置の配線層形成時におけるパタ−ン平面図。
【図８】図８はこの発明の第３の実施例に関わる半導体
装置の出力回路の回路図。
装置の出力回路の回路図。
【図９】図９はこの発明の第３の実施例に関わる出力回
路を用いて構成された半導体装置の要部の回路図。
路を用いて構成された半導体装置の要部の回路図。
【図１０】図１０はこの発明の第３の実施例に係る半導
体装置の配線層形成時におけるパタ−ン平面図。
体装置の配線層形成時におけるパタ−ン平面図。
【図１１】図１１は代表的な出力回路の回路図。
【図１２】図１２は出力信号線と電源配線とに現れるノ
イズを示す図。
イズを示す図。
１０…入力端子、１２…プリバッファ、１４…出力バッ
ファ、１６…出力端子、２０、２０1 、２０2 …ＰＭＯ
Ｓ、２１、２１1 、２１2 …ＮＭＯＳ、２２…ＰＭＯ
Ｓ、２３…ＮＭＯＳ、２４、２４1 〜２４3 …ＰＭＯ
Ｓ、２５、２５1 〜２５3 …ＰＭＯＳ、３０…素子分離
領域、３２…Ｎ型能動素子領域、３４…Ｐ型能動素子領
域、３６1 〜３６6 …ゲ−ト、３８…コンタクト孔、４
０1 〜４０7…配線層、５０…抵抗部、５２、５２1 〜
５２3 …抵抗、５４…コンタクト孔、５６…コンタクト
孔。
ファ、１６…出力端子、２０、２０1 、２０2 …ＰＭＯ
Ｓ、２１、２１1 、２１2 …ＮＭＯＳ、２２…ＰＭＯ
Ｓ、２３…ＮＭＯＳ、２４、２４1 〜２４3 …ＰＭＯ
Ｓ、２５、２５1 〜２５3 …ＰＭＯＳ、３０…素子分離
領域、３２…Ｎ型能動素子領域、３４…Ｐ型能動素子領
域、３６1 〜３６6 …ゲ−ト、３８…コンタクト孔、４
０1 〜４０7…配線層、５０…抵抗部、５２、５２1 〜
５２3 …抵抗、５４…コンタクト孔、５６…コンタクト
孔。
Claims (6)
- 【請求項１】 入力端子および出力端子と、 前記入力端子と前記出力端子との間に互いに縦続接続さ
れた少なくとも複数のバッファ回路より成るバッファ部
と、を具備し、 前記バッファ部のインピ−ダンス成分を、このバッファ
部内の配線層の配線状態を変更することにより変化さ
せ、前記出力端子から出力される出力電位の遷移時間を
変更するように構成されていることを特徴とする半導体
装置の出力回路。 - 【請求項２】 前記バッファ部は、入力および出力を有
し、その入力を前記入力端子に接続した第１のバッファ
回路と、入力および出力を有し、その出力を前記出力端
子に接続し、その入力を前記第１のバッファ回路の出力
に接続した第２のバッファ回路とからなり、前記第２の
バッファ回路の駆動力を、この第２のバッファ回路内の
配線層の配線を変更することにより変化させ、前記出力
端子から出力される出力電位の遷移時間を変更するよう
に構成されていることを特徴とする請求項１に記載の半
導体装置の出力回路。 - 【請求項３】 前記バッファ部は、入力および出力を有
し、その入力を前記入力端子に接続した第１のバッファ
回路と、入力および出力を有し、その出力を前記出力端
子に接続し、その入力を前記第１のバッファ回路の出力
に接続した第２のバッファ回路とからなり、前記第１の
バッファ回路の駆動力を、この第１のバッファ回路内の
配線層の配線を変更することにより変化させ、前記出力
端子から出力される出力電位の遷移時間を変更するよう
に構成されていることを特徴とする請求項１に記載の半
導体装置の出力回路。 - 【請求項４】 前記バッファ部は、入力および出力を有
し、その入力を前記入力端子に接続した第１のバッファ
回路と、入力および出力を有し、その出力を前記出力端
子に接続した第２のバッファ回路と、一端および他端を
有し、その一端を前記第１のバッファ回路の出力に接続
し、その他端を前記第２のバッファ回路の入力に接続し
た抵抗器とからなり、前記抵抗器の抵抗値を、この抵抗
器内の配線層の配線を変更することにより変化させ、前
記出力端子から出力される出力電位の遷移時間を変更す
るように構成されていることを特徴とする請求項１に記
載の半導体装置の出力回路。 - 【請求項５】 前記抵抗器は、半導体基板上に形成され
た所定の長さ有する多結晶シリコン層でなり、前記第１
のバッファ回路からの出力を流す配線層を前記多結晶シ
リコン層の任意の箇所に接続することにより、前記第１
のバッファ回路の出力と前記第２のバッファ回路の入力
との間の抵抗値を変化させ、前記出力端子から出力され
る出力電位の遷移時間を変更するように構成されている
ことを特徴とする請求項４に記載の半導体装置の出力回
路。 - 【請求項６】 前記抵抗器は、半導体基板内に形成され
た所定の長さ有する拡散層でなり、前記第１のバッファ
回路からの出力を流す配線層を前記拡散層の任意の箇所
に接続することにより、前記第１のバッファ回路の出力
と前記第２のバッファ回路の入力との間の抵抗値を変化
させ、前記出力端子から出力される出力電位の遷移時間
を変更するように構成されていることを特徴とする請求
項４に記載の半導体装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126123A JPH05326713A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126123A JPH05326713A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326713A true JPH05326713A (ja) | 1993-12-10 |
Family
ID=14927226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126123A Pending JPH05326713A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304206B1 (en) | 1997-09-04 | 2001-10-16 | Sanyo Electric Co., Ltd. | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| JP2009188189A (ja) * | 2008-02-06 | 2009-08-20 | Nec Electronics Corp | 半導体集積回路装置 |
-
1992
- 1992-05-19 JP JP4126123A patent/JPH05326713A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304206B1 (en) | 1997-09-04 | 2001-10-16 | Sanyo Electric Co., Ltd. | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| JP2009188189A (ja) * | 2008-02-06 | 2009-08-20 | Nec Electronics Corp | 半導体集積回路装置 |
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