JPH0964717A - Ｃｍｉｓバッファ回路、半導体装置及び電子装置 - Google Patents
Ｃｍｉｓバッファ回路、半導体装置及び電子装置Info
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- JPH0964717A JPH0964717A JP7213420A JP21342095A JPH0964717A JP H0964717 A JPH0964717 A JP H0964717A JP 7213420 A JP7213420 A JP 7213420A JP 21342095 A JP21342095 A JP 21342095A JP H0964717 A JPH0964717 A JP H0964717A
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Abstract
(57)【要約】
【目的】インターフェイス設計を容易にする。
【構成】ＣＭＯＳ出力バッファ回路１３は、電源供給線
Ｖddとグランド線との間にトランスファーゲート１４と
トランスファーゲート１５とが直列接続されている。ト
ランスファーゲート１４のオン抵抗を略一定にするため
に、そのｐＭＯＳトランジスタ１４Ｐ及びｎＭＯＳトラ
ンジスタ１４Ｎの設計パラメータは、ｐＭＯＳトランジ
スタ１４Ｐのピンチオフ電圧とｎＭＯＳトランジスタ１
４Ｎのピンチオフ電圧とが互いに略等しくなり、かつ、
ｐＭＯＳトランジスタ１４Ｐの直線領域の傾きとｎＭＯ
Ｓトランジスタ１４Ｎの直線領域の傾きとが互いに略等
しくなるように定められる。トランスファーゲート１５
についてもトランスファーゲート１４同様である。
Ｖddとグランド線との間にトランスファーゲート１４と
トランスファーゲート１５とが直列接続されている。ト
ランスファーゲート１４のオン抵抗を略一定にするため
に、そのｐＭＯＳトランジスタ１４Ｐ及びｎＭＯＳトラ
ンジスタ１４Ｎの設計パラメータは、ｐＭＯＳトランジ
スタ１４Ｐのピンチオフ電圧とｎＭＯＳトランジスタ１
４Ｎのピンチオフ電圧とが互いに略等しくなり、かつ、
ｐＭＯＳトランジスタ１４Ｐの直線領域の傾きとｎＭＯ
Ｓトランジスタ１４Ｎの直線領域の傾きとが互いに略等
しくなるように定められる。トランスファーゲート１５
についてもトランスファーゲート１４同様である。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＩＳ（Complement
ary Metal Insulater Semiconductor）バッファ回路並
びにこれを用いた半導体装置及び電子回路に関する。
ary Metal Insulater Semiconductor）バッファ回路並
びにこれを用いた半導体装置及び電子回路に関する。
【０００２】
【従来の技術】図４（Ａ）は、半導体集積回路１０にお
けるＣＭＯＳ出力バッファ回路１１の出力端と、半導体
集積回路２０におけるＣＭＯＳ入力バッファ回路２１の
入力端との間が、３０で接続され、ＣＭＯＳ入力バッフ
ァ回路２１の入力端と電源供給線Ｖccとの間に、抵抗Ｒ
が外付けされている状態を示す。ＣＭＯＳ出力バッファ
回路１１には、これより小サイズの、プリドライバーと
してのＣＭＯＳインバータ１２の出力が供給される。Ｃ
ＭＯＳ入力バッファ回路２１の出力はＴＴＬ回路２２に
供給され、ＣＭＯＳ入力バッファ回路２１により、ＣＭ
ＯＳレベルがＴＴＬレベルに変換される。半導体集積回
路１０及び２０の電源電圧をそれぞれＶdd及びＶccとす
る。
けるＣＭＯＳ出力バッファ回路１１の出力端と、半導体
集積回路２０におけるＣＭＯＳ入力バッファ回路２１の
入力端との間が、３０で接続され、ＣＭＯＳ入力バッフ
ァ回路２１の入力端と電源供給線Ｖccとの間に、抵抗Ｒ
が外付けされている状態を示す。ＣＭＯＳ出力バッファ
回路１１には、これより小サイズの、プリドライバーと
してのＣＭＯＳインバータ１２の出力が供給される。Ｃ
ＭＯＳ入力バッファ回路２１の出力はＴＴＬ回路２２に
供給され、ＣＭＯＳ入力バッファ回路２１により、ＣＭ
ＯＳレベルがＴＴＬレベルに変換される。半導体集積回
路１０及び２０の電源電圧をそれぞれＶdd及びＶccとす
る。
【０００３】ＣＭＯＳ出力バッファ回路１１の入力が高
レベルでｎＭＯＳトランジスタ１１Ｎがオン、ｐＭＯＳ
トランジスタ１１Ｐがオフの場合、ＣＭＯＳ出力バッフ
ァ回路１１の出力電位Ｖoが低レベル電位ＶoLとなり、
ｎＭＯＳトランジスタ１１Ｎのオン抵抗をＲnとする
と、Ｖo＝ＶoLは、 ＶoH＝｛Ｒn／（Ｒn＋Ｒ）｝Ｖcc ・・・（１） となる。図４（Ｂ）は、この場合の、電位Ｖoに対する
ｎＭＯＳトランジスタ１１Ｎのドレイン電流Ｉdsnの関
係の概略を示す。
レベルでｎＭＯＳトランジスタ１１Ｎがオン、ｐＭＯＳ
トランジスタ１１Ｐがオフの場合、ＣＭＯＳ出力バッフ
ァ回路１１の出力電位Ｖoが低レベル電位ＶoLとなり、
ｎＭＯＳトランジスタ１１Ｎのオン抵抗をＲnとする
と、Ｖo＝ＶoLは、 ＶoH＝｛Ｒn／（Ｒn＋Ｒ）｝Ｖcc ・・・（１） となる。図４（Ｂ）は、この場合の、電位Ｖoに対する
ｎＭＯＳトランジスタ１１Ｎのドレイン電流Ｉdsnの関
係の概略を示す。
【０００４】ＣＭＯＳ出力バッファ回路１１の入力が低
レベルでｎＭＯＳトランジスタ１１Ｎがオフ、ｐＭＯＳ
トランジスタ１１Ｐがオンの場合、ＣＭＯＳ出力バッフ
ァ回路１１の出力電位Ｖoが高レベル電位Ｖohとなり、
ｐＭＯＳトランジスタ１１Ｐのオン抵抗をＲpとする
と、Ｖo＝ＶoHは、 ＶoH＝（Ｒ・Ｖdd＋Ｒp・Ｖcc）／（Ｒp＋Ｒ）・・・（２） となる。図４（Ｃ）は、この場合の、電位Ｖoに対する
ｐＭＯＳトランジスタ１１Ｐのドレイン電流Ｉdspの関
係の概略を示す。
レベルでｎＭＯＳトランジスタ１１Ｎがオフ、ｐＭＯＳ
トランジスタ１１Ｐがオンの場合、ＣＭＯＳ出力バッフ
ァ回路１１の出力電位Ｖoが高レベル電位Ｖohとなり、
ｐＭＯＳトランジスタ１１Ｐのオン抵抗をＲpとする
と、Ｖo＝ＶoHは、 ＶoH＝（Ｒ・Ｖdd＋Ｒp・Ｖcc）／（Ｒp＋Ｒ）・・・（２） となる。図４（Ｃ）は、この場合の、電位Ｖoに対する
ｐＭＯＳトランジスタ１１Ｐのドレイン電流Ｉdspの関
係の概略を示す。
【０００５】ｎＭＯＳトランジスタ１１Ｎがオンのと
き、Ｖo＜Ｖponなる直線領域を用い、ｐＭＯＳトランジ
スタ１１Ｐがオンのとき、Ｖdd−Ｖpop＜Ｖoなる直線領
域を用いる場合には、ＭＯＳトランジスタのオン抵抗Ｒ
n及びＲpが略一定であるので、上式（１）及び（２）に
より電位ＶoL及びＶoHを容易に計算することができる。
ここに、Ｖpon及びＶpopはそれぞれｎＭＯＳトランジス
タ１１Ｎ及びｐＭＯＳトランジスタ１１Ｐのピンチオフ
電圧である。
き、Ｖo＜Ｖponなる直線領域を用い、ｐＭＯＳトランジ
スタ１１Ｐがオンのとき、Ｖdd−Ｖpop＜Ｖoなる直線領
域を用いる場合には、ＭＯＳトランジスタのオン抵抗Ｒ
n及びＲpが略一定であるので、上式（１）及び（２）に
より電位ＶoL及びＶoHを容易に計算することができる。
ここに、Ｖpon及びＶpopはそれぞれｎＭＯＳトランジス
タ１１Ｎ及びｐＭＯＳトランジスタ１１Ｐのピンチオフ
電圧である。
【０００６】
【発明が解決しようとする課題】しかし、配線３０の容
量が比較的大きいので高速動作のためにＣＭＯＳ出力バ
ッファ回路１１の出力電流を大きくする必要があり、ｎ
ＭＯＳトランジスタ１１ＮがオンのときもｐＭＯＳトラ
ンジスタ１１Ｐがオンのときも、飽和領域が用いられ
る。このため、ＭＯＳトランジスタのオン抵抗Ｒn及び
Ｒpが電源電圧Ｖcc及び外付け抵抗Ｒの値に依存し、電
位ＶoL及びＶoHを半導体集積回路２０側で要求される許
容範囲内にするための適当な抵抗Ｒの値を容易に計算す
ることができず、インターフェイス設計が容易でない。
この問題は、高集積化に伴って電源電圧が低くなるほど
ノイズマージンが狭くなるので著しくなる。
量が比較的大きいので高速動作のためにＣＭＯＳ出力バ
ッファ回路１１の出力電流を大きくする必要があり、ｎ
ＭＯＳトランジスタ１１ＮがオンのときもｐＭＯＳトラ
ンジスタ１１Ｐがオンのときも、飽和領域が用いられ
る。このため、ＭＯＳトランジスタのオン抵抗Ｒn及び
Ｒpが電源電圧Ｖcc及び外付け抵抗Ｒの値に依存し、電
位ＶoL及びＶoHを半導体集積回路２０側で要求される許
容範囲内にするための適当な抵抗Ｒの値を容易に計算す
ることができず、インターフェイス設計が容易でない。
この問題は、高集積化に伴って電源電圧が低くなるほど
ノイズマージンが狭くなるので著しくなる。
【０００７】本発明の目的は、このような問題点に鑑
み、インターフェイス設計が容易になるＣＭＩＳバッフ
ァ回路、半導体装置及び電子装置を提供することにあ
る。
み、インターフェイス設計が容易になるＣＭＩＳバッフ
ァ回路、半導体装置及び電子装置を提供することにあ
る。
【０００８】
【課題を解決するための手段及びその作用効果】第１発
明のＣＭＩＳバッファ回路では、第１ｐＭＯＳトランジ
スタと第１ｎＭＯＳトランジスタとが互いに並列接続さ
れ、一端が高電位側電源供給線に接続された第１トラン
スファーゲートと、第２ｐＭＯＳトランジスタと第２ｎ
ＭＯＳトランジスタとが互いに並列接続され、一端が低
電位側電源供給線に接続され、他端が該第１トランスフ
ァーゲートの他端に接続された第２トランスファーゲー
トと、該第１ｐＭＯＳトランジスタのゲート及び該第２
ｎＭＯＳトランジスタのゲートに第１信号を供給し、該
第１ｎＭＯＳトランジスタのゲート及び該第２ｐＭＯＳ
トランジスタのゲートに該第１信号の論理値を反転した
第２信号を供給する論理回路とを有し、該第１トランス
ファーゲートのオン抵抗が、該第１ｐＭＯＳトランジス
タの飽和領域の所定範囲で略一定であり、かつ、該第２
トランスファーゲートのオン抵抗が、該第２ｎＭＯＳト
ランジスタの飽和領域の所定範囲で略一定である。この
第１発明によれば、該第１及び第２のトランスファーゲ
ートのオン抵抗が該所定範囲で略一定となるので、該Ｃ
ＭＩＳバッファ回路の出力を受ける回路のインターフェ
イス設計が容易になるという効果を奏する。
明のＣＭＩＳバッファ回路では、第１ｐＭＯＳトランジ
スタと第１ｎＭＯＳトランジスタとが互いに並列接続さ
れ、一端が高電位側電源供給線に接続された第１トラン
スファーゲートと、第２ｐＭＯＳトランジスタと第２ｎ
ＭＯＳトランジスタとが互いに並列接続され、一端が低
電位側電源供給線に接続され、他端が該第１トランスフ
ァーゲートの他端に接続された第２トランスファーゲー
トと、該第１ｐＭＯＳトランジスタのゲート及び該第２
ｎＭＯＳトランジスタのゲートに第１信号を供給し、該
第１ｎＭＯＳトランジスタのゲート及び該第２ｐＭＯＳ
トランジスタのゲートに該第１信号の論理値を反転した
第２信号を供給する論理回路とを有し、該第１トランス
ファーゲートのオン抵抗が、該第１ｐＭＯＳトランジス
タの飽和領域の所定範囲で略一定であり、かつ、該第２
トランスファーゲートのオン抵抗が、該第２ｎＭＯＳト
ランジスタの飽和領域の所定範囲で略一定である。この
第１発明によれば、該第１及び第２のトランスファーゲ
ートのオン抵抗が該所定範囲で略一定となるので、該Ｃ
ＭＩＳバッファ回路の出力を受ける回路のインターフェ
イス設計が容易になるという効果を奏する。
【０００９】第１発明の第１態様では、上記第１トラン
スファーゲートは、上記第１ｐＭＯＳトランジスタと上
記第１ｎＭＯＳトランジスタのピンチオフ電圧が互いに
略等しく、かつ、該第１ｐＭＯＳトランジスタと該第１
ｎＭＯＳトランジスタのドレイン電圧／ドレイン電流特
性の直線領域の傾きが互いに略等しく、上記第２トラン
スファーゲートは、上記第２ｐＭＯＳトランジスタと上
記第２ｎＭＯＳトランジスタのピンチオフ電圧が互いに
略等しく、かつ、該第２ｐＭＯＳトランジスタと該第２
ｎＭＯＳトランジスタのドレイン電圧／ドレイン電流特
性の直線領域の傾きが互いに略等しい。
スファーゲートは、上記第１ｐＭＯＳトランジスタと上
記第１ｎＭＯＳトランジスタのピンチオフ電圧が互いに
略等しく、かつ、該第１ｐＭＯＳトランジスタと該第１
ｎＭＯＳトランジスタのドレイン電圧／ドレイン電流特
性の直線領域の傾きが互いに略等しく、上記第２トラン
スファーゲートは、上記第２ｐＭＯＳトランジスタと上
記第２ｎＭＯＳトランジスタのピンチオフ電圧が互いに
略等しく、かつ、該第２ｐＭＯＳトランジスタと該第２
ｎＭＯＳトランジスタのドレイン電圧／ドレイン電流特
性の直線領域の傾きが互いに略等しい。
【００１０】この第１態様によれば、第１及び第２のト
ランスファーゲートのオン抵抗がいずれも、そのトラン
スファーゲートを構成するｐＭＯＳトランジスタの直線
領域とｎＭＯＳトランジスタの直線領域との略全領域に
おいて略一定になるという効果を奏する。第２発明の半
導体装置では、上記いずれかのＣＭＩＳバッファ回路を
有する。
ランスファーゲートのオン抵抗がいずれも、そのトラン
スファーゲートを構成するｐＭＯＳトランジスタの直線
領域とｎＭＯＳトランジスタの直線領域との略全領域に
おいて略一定になるという効果を奏する。第２発明の半
導体装置では、上記いずれかのＣＭＩＳバッファ回路を
有する。
【００１１】第３発明の電子装置では、上記いずれかの
ＣＭＩＳバッファ回路を出力バッファ回路として備えた
第１半導体装置と、高入力インピーダンスの入力バッフ
ァ回路を備え、該入力バッファ回路の入力端が信号線を
介し該出力バッファ回路の出力端に接続された第２半導
体装置と、該第１半導体装置側又は該第２半導体装置側
の高電位側電源配線と該信号線との間に接続された外付
け抵抗とを有する。
ＣＭＩＳバッファ回路を出力バッファ回路として備えた
第１半導体装置と、高入力インピーダンスの入力バッフ
ァ回路を備え、該入力バッファ回路の入力端が信号線を
介し該出力バッファ回路の出力端に接続された第２半導
体装置と、該第１半導体装置側又は該第２半導体装置側
の高電位側電源配線と該信号線との間に接続された外付
け抵抗とを有する。
【００１２】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、図４（Ａ）に対応しており、本実施例
では、図４（Ａ）のＣＭＯＳ出力バッファ回路１１の替
わりにＣＭＯＳ出力バッファ回路１３が用いられてい
る。
明する。図１は、図４（Ａ）に対応しており、本実施例
では、図４（Ａ）のＣＭＯＳ出力バッファ回路１１の替
わりにＣＭＯＳ出力バッファ回路１３が用いられてい
る。
【００１３】ＣＭＯＳ出力バッファ回路１３は、電源供
給線Ｖddとグランド線との間にトランスファーゲート１
４とトランスファーゲート１５とが直列接続されてい
る。トランスファーゲート１４は、ｐＭＯＳトランジス
タ１４ＰとｎＭＯＳトランジスタ１４Ｎとが並列接続さ
れ、トランスファーゲート１５は、ｐＭＯＳトランジス
タ１５ＰとｎＭＯＳトランジスタ１５Ｎとが並列接続さ
れている。ｐＭＯＳトランジスタ１４Ｐのゲート及びｎ
ＭＯＳトランジスタ１５Ｎのゲートは、インバータ１２
の出力端に接続され、ｎＭＯＳトランジスタ１４Ｎのゲ
ート及びｐＭＯＳトランジスタ１５Ｐのゲートは、イン
バータ１２の入力端に接続されている。他の点は、図４
（Ａ）と同一である。
給線Ｖddとグランド線との間にトランスファーゲート１
４とトランスファーゲート１５とが直列接続されてい
る。トランスファーゲート１４は、ｐＭＯＳトランジス
タ１４ＰとｎＭＯＳトランジスタ１４Ｎとが並列接続さ
れ、トランスファーゲート１５は、ｐＭＯＳトランジス
タ１５ＰとｎＭＯＳトランジスタ１５Ｎとが並列接続さ
れている。ｐＭＯＳトランジスタ１４Ｐのゲート及びｎ
ＭＯＳトランジスタ１５Ｎのゲートは、インバータ１２
の出力端に接続され、ｎＭＯＳトランジスタ１４Ｎのゲ
ート及びｐＭＯＳトランジスタ１５Ｐのゲートは、イン
バータ１２の入力端に接続されている。他の点は、図４
（Ａ）と同一である。
【００１４】上記構成において、インバータ１２の入力
が低レベルの場合、インバータ１２の出力が高レベルと
なり、トランスファーゲート１４がオフ、トランスファ
ーゲート１５がオンになる。この場合の、ｎＭＯＳトラ
ンジスタ１５Ｎ、ｐＭＯＳトランジスタ１５Ｐ及びトラ
ンスファーゲート１５の電位Ｖoに対するドレイン電流
の概略をそれぞれ、図２（Ａ）〜（Ｃ）に示す。図中、
Ｉdsn、Ｉdsp及びＩdsはそれぞれ、ｎＭＯＳトランジス
タ１５Ｎ、ｐＭＯＳトランジスタ１５Ｐ及びトランスフ
ァーゲート１５のドレイン電流である。
が低レベルの場合、インバータ１２の出力が高レベルと
なり、トランスファーゲート１４がオフ、トランスファ
ーゲート１５がオンになる。この場合の、ｎＭＯＳトラ
ンジスタ１５Ｎ、ｐＭＯＳトランジスタ１５Ｐ及びトラ
ンスファーゲート１５の電位Ｖoに対するドレイン電流
の概略をそれぞれ、図２（Ａ）〜（Ｃ）に示す。図中、
Ｉdsn、Ｉdsp及びＩdsはそれぞれ、ｎＭＯＳトランジス
タ１５Ｎ、ｐＭＯＳトランジスタ１５Ｐ及びトランスフ
ァーゲート１５のドレイン電流である。
【００１５】ｎＭＯＳトランジスタ１５Ｎ及びｐＭＯＳ
トランジスタ１５Ｐの設計パラメータは、図２におい
て、ｎＭＯＳトランジスタ１５Ｎのピンチオフ電圧Ｖpo
n1とｐＭＯＳトランジスタ１５Ｐのピンチオフ電圧Ｖpo
p1とが互いに略等しくなり、かつ、Ｖo＜Ｖpon1なるｎ
ＭＯＳトランジスタ１５Ｎの直線領域の傾きと、Ｖpop1
＜ＶoなるｐＭＯＳトランジスタ１５Ｐの直線領域の傾
きとが、互いに略等しくなるように定められる。これに
より、トランスファーゲート１５の電位Ｖoに対するド
レイン電流Ｉdsは、図２（Ｃ）に示す如く略直線で表さ
れ、トランスファーゲート１５のオン抵抗が電位Ｖoに
よらず略一定となる。
トランジスタ１５Ｐの設計パラメータは、図２におい
て、ｎＭＯＳトランジスタ１５Ｎのピンチオフ電圧Ｖpo
n1とｐＭＯＳトランジスタ１５Ｐのピンチオフ電圧Ｖpo
p1とが互いに略等しくなり、かつ、Ｖo＜Ｖpon1なるｎ
ＭＯＳトランジスタ１５Ｎの直線領域の傾きと、Ｖpop1
＜ＶoなるｐＭＯＳトランジスタ１５Ｐの直線領域の傾
きとが、互いに略等しくなるように定められる。これに
より、トランスファーゲート１５の電位Ｖoに対するド
レイン電流Ｉdsは、図２（Ｃ）に示す如く略直線で表さ
れ、トランスファーゲート１５のオン抵抗が電位Ｖoに
よらず略一定となる。
【００１６】上記と逆に、インバータ１２の入力が高レ
ベルの場合、インバータ１２の出力が低レベルとなり、
トランスファーゲート１４がオン、トランスファーゲー
ト１５がオフになる。この場合の、ｐＭＯＳトランジス
タ１４Ｐ、ｎＭＯＳトランジスタ１４Ｎ及びトランスフ
ァーゲート１４の電位Ｖoに対するドレイン電流の概略
をそれぞれ、図３（Ａ）〜（Ｃ）に示す。図中、Ｉds
p、Ｉdsn及びＩdsはそれぞれ、ｐＭＯＳトランジスタ１
４Ｐ、ｎＭＯＳトランジスタ１４Ｎ及びトランスファー
ゲート１４のドレイン電流である。
ベルの場合、インバータ１２の出力が低レベルとなり、
トランスファーゲート１４がオン、トランスファーゲー
ト１５がオフになる。この場合の、ｐＭＯＳトランジス
タ１４Ｐ、ｎＭＯＳトランジスタ１４Ｎ及びトランスフ
ァーゲート１４の電位Ｖoに対するドレイン電流の概略
をそれぞれ、図３（Ａ）〜（Ｃ）に示す。図中、Ｉds
p、Ｉdsn及びＩdsはそれぞれ、ｐＭＯＳトランジスタ１
４Ｐ、ｎＭＯＳトランジスタ１４Ｎ及びトランスファー
ゲート１４のドレイン電流である。
【００１７】ｐＭＯＳトランジスタ１４Ｐ及びｎＭＯＳ
トランジスタ１４Ｎの設計パラメータは、図３におい
て、ｐＭＯＳトランジスタ１４Ｐのピンチオフ電圧Ｖpo
p2とｎＭＯＳトランジスタ１４Ｎのピンチオフ電圧Ｖpo
n2とが互いに略等しくなり、かつ、Ｖdd−Ｖpop2＜Ｖo
なるｐＭＯＳトランジスタ１４Ｐの直線領域の傾きと、
Ｖ＜Ｖdd−Ｖpon2なるｎＭＯＳトランジスタ１４Ｎの直
線領域の傾きとが、互いに略等しくなるように定められ
る。これにより、トランスファーゲート１４の電位Ｖo
に対するＩdsは、図３（Ｃ）に示す如く略直線で表さ
れ、トランスファーゲート１４のオン抵抗が電位Ｖoに
よらず略一定となる。
トランジスタ１４Ｎの設計パラメータは、図３におい
て、ｐＭＯＳトランジスタ１４Ｐのピンチオフ電圧Ｖpo
p2とｎＭＯＳトランジスタ１４Ｎのピンチオフ電圧Ｖpo
n2とが互いに略等しくなり、かつ、Ｖdd−Ｖpop2＜Ｖo
なるｐＭＯＳトランジスタ１４Ｐの直線領域の傾きと、
Ｖ＜Ｖdd−Ｖpon2なるｎＭＯＳトランジスタ１４Ｎの直
線領域の傾きとが、互いに略等しくなるように定められ
る。これにより、トランスファーゲート１４の電位Ｖo
に対するＩdsは、図３（Ｃ）に示す如く略直線で表さ
れ、トランスファーゲート１４のオン抵抗が電位Ｖoに
よらず略一定となる。
【００１８】本実施例によれば、トランスファーゲート
１４及び１５のオン抵抗が出力電位Ｖoによらず略一定
となるので、半導体集積回路２０側で要求される高レベ
ル電位ＶoH及び低レベル電位ＶoLの許容範囲に応じた適
当な抵抗Ｒの値を容易に計算することができ、インター
フェイス設計が容易になる。なお、上記実施例では、図
２及び図３に示すように、トランスファーゲートのオン
抵抗がトランスファーゲートを構成するｐＭＯＳトラン
ジスタの直線領域とｎＭＯＳトランジスタの直線領域と
の略全領域において略一定になる好ましい場合を説明し
たが、ｐＭＯＳトランジスタ１４Ｐ及びｎＭＯＳトラン
ジスタ１５Ｎの各々について、その飽和領域の、少なく
ともオン時に通常使用する所定範囲において、トランス
ファーゲートのオン抵抗が略一定であればよい。
１４及び１５のオン抵抗が出力電位Ｖoによらず略一定
となるので、半導体集積回路２０側で要求される高レベ
ル電位ＶoH及び低レベル電位ＶoLの許容範囲に応じた適
当な抵抗Ｒの値を容易に計算することができ、インター
フェイス設計が容易になる。なお、上記実施例では、図
２及び図３に示すように、トランスファーゲートのオン
抵抗がトランスファーゲートを構成するｐＭＯＳトラン
ジスタの直線領域とｎＭＯＳトランジスタの直線領域と
の略全領域において略一定になる好ましい場合を説明し
たが、ｐＭＯＳトランジスタ１４Ｐ及びｎＭＯＳトラン
ジスタ１５Ｎの各々について、その飽和領域の、少なく
ともオン時に通常使用する所定範囲において、トランス
ファーゲートのオン抵抗が略一定であればよい。
【００１９】また、上記実施例では、ＣＭＯＳ出力バッ
ファ回路１３を出力バッファ回路として用いた好適な場
合を説明したが、本発明は、半導体集積回路１０Ａの内
部においてレベル変換する回路にも適用可能であり、こ
の場合にも前記効果が得られる。
ファ回路１３を出力バッファ回路として用いた好適な場
合を説明したが、本発明は、半導体集積回路１０Ａの内
部においてレベル変換する回路にも適用可能であり、こ
の場合にも前記効果が得られる。
【図１】本発明の一実施例の半導体集積回路間接続を示
す図である。
す図である。
【図２】図１中のトランスファーゲート１５の特性説明
図である。
図である。
【図３】図１中のトランスファーゲート１４の特性説明
図である。
図である。
【図４】従来の半導体集積回路間接続及びＭＯＳトラン
ジスタの特性を示す図である。
ジスタの特性を示す図である。
１０、１０Ａ、２０ 半導体集積回路 １１、１３ ＣＭＯＳ出力バッファ回路 １２ インバータ １１Ｐ、１４Ｐ、１５Ｐ、２１Ｐ ｐＭＯＳトランジス
タ １１Ｎ、１４Ｎ、１５Ｎ、２１Ｎ ｎＭＯＳトランジス
タ １４、１５ 転送ゲート ２１ ＣＭＯＳ入力バッファ回路 ２２ ＴＴＬ回路
タ １１Ｎ、１４Ｎ、１５Ｎ、２１Ｎ ｎＭＯＳトランジス
タ １４、１５ 転送ゲート ２１ ＣＭＯＳ入力バッファ回路 ２２ ＴＴＬ回路
Claims (4)
- 【請求項１】 第１ｐＭＯＳトランジスタと第１ｎＭＯ
Ｓトランジスタとが互いに並列接続され、一端が高電位
側電源供給線に接続された第１トランスファーゲート
と、 第２ｐＭＯＳトランジスタと第２ｎＭＯＳトランジスタ
とが互いに並列接続され、一端が低電位側電源供給線に
接続され、他端が該第１トランスファーゲートの他端に
接続された第２トランスファーゲートと、 該第１ｐＭＯＳトランジスタのゲート及び該第２ｎＭＯ
Ｓトランジスタのゲートに第１信号を供給し、該第１ｎ
ＭＯＳトランジスタのゲート及び該第２ｐＭＯＳトラン
ジスタのゲートに該第１信号の論理値を反転した第２信
号を供給する論理回路とを有し、該第１トランスファー
ゲートのオン抵抗が、該第１ｐＭＯＳトランジスタの飽
和領域の所定範囲で略一定であり、かつ、該第２トラン
スファーゲートのオン抵抗が、該第２ｎＭＯＳトランジ
スタの飽和領域の所定範囲で略一定であることを特徴と
するＣＭＩＳバッファ回路。 - 【請求項２】 前記第１トランスファーゲートは、前記
第１ｐＭＯＳトランジスタと前記第１ｎＭＯＳトランジ
スタのピンチオフ電圧が互いに略等しく、かつ、該第１
ｐＭＯＳトランジスタと該第１ｎＭＯＳトランジスタの
ドレイン電圧／ドレイン電流特性の直線領域の傾きが互
いに略等しく、 前記第２トランスファーゲートは、前記第２ｐＭＯＳト
ランジスタと前記第２ｎＭＯＳトランジスタのピンチオ
フ電圧が互いに略等しく、かつ、該第２ｐＭＯＳトラン
ジスタと該第２ｎＭＯＳトランジスタのドレイン電圧／
ドレイン電流特性の直線領域の傾きが互いに略等しいこ
とを特徴とする請求項１記載のＣＭＩＳバッファ回路。 - 【請求項３】 請求項１又は２記載のＣＭＩＳバッファ
回路を有することを特徴とする半導体装置。 - 【請求項４】 請求項１又は２記載のＣＭＩＳバッファ
回路を出力バッファ回路として備えた第１半導体装置
と、 高入力インピーダンスの入力バッファ回路を備え、該入
力バッファ回路の入力端が信号線を介し該出力バッファ
回路の出力端に接続された第２半導体装置と、 該第１半導体装置側又は該第２半導体装置側の高電位側
電源配線と該信号線との間に接続された外付け抵抗とを
有することを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213420A JPH0964717A (ja) | 1995-08-22 | 1995-08-22 | Ｃｍｉｓバッファ回路、半導体装置及び電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213420A JPH0964717A (ja) | 1995-08-22 | 1995-08-22 | Ｃｍｉｓバッファ回路、半導体装置及び電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964717A true JPH0964717A (ja) | 1997-03-07 |
Family
ID=16638936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7213420A Withdrawn JPH0964717A (ja) | 1995-08-22 | 1995-08-22 | Ｃｍｉｓバッファ回路、半導体装置及び電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964717A (ja) |
-
1995
- 1995-08-22 JP JP7213420A patent/JPH0964717A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |