JPS6390918A - Ｄｃｆｌ回路 - Google Patents
Ｄｃｆｌ回路Info
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- JPS6390918A JPS6390918A JP61236683A JP23668386A JPS6390918A JP S6390918 A JPS6390918 A JP S6390918A JP 61236683 A JP61236683 A JP 61236683A JP 23668386 A JP23668386 A JP 23668386A JP S6390918 A JPS6390918 A JP S6390918A
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- 238000006243 chemical reaction Methods 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 12
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 101150073536 FET3 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 1
- -1 for example Proteins 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、化合物半導体素子を用いた論理ゲート回路と
してのＤＣＦＬ回路に関し、特に出力特性に優れたＤＣ
ＦＬ回路である。
してのＤＣＦＬ回路に関し、特に出力特性に優れたＤＣ
ＦＬ回路である。
Ｂ８発明の概要
本発明は、化合物半導体素子を用いた論理ゲート回路と
してのＤＣＦＬ回路において、負荷に並列接、涜される
インピーダンス変換手段を設けることにより、その伝達
特性の向上を図ったものである。
してのＤＣＦＬ回路において、負荷に並列接、涜される
インピーダンス変換手段を設けることにより、その伝達
特性の向上を図ったものである。
Ｃ３従来の技術
化合物半導体素子を用いた論理ゲート回￥２としてのＤ
ＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ
Ｌｏｇｉｃ）回路が知られている。
ＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ
Ｌｏｇｉｃ）回路が知られている。
このＤＣＦＬ回路の構成は、第３図に示すように、第１
の電位ずなわち電源電圧■（１）と第２の電位すなわち
接地電圧ＶｓｓＯ間に、負ｒ：ＩＲ１と、例えばＧａＡ
ｓ等の化合物半導体素子により構成されるＦＥＴ３１の
ソース・ドレインとを直列接Ｖεする構成としており、
そのＦＥＴ３１のゲートが入力端子とされ、そのドレイ
ン側から出力を取り出している。
の電位ずなわち電源電圧■（１）と第２の電位すなわち
接地電圧ＶｓｓＯ間に、負ｒ：ＩＲ１と、例えばＧａＡ
ｓ等の化合物半導体素子により構成されるＦＥＴ３１の
ソース・ドレインとを直列接Ｖεする構成としており、
そのＦＥＴ３１のゲートが入力端子とされ、そのドレイ
ン側から出力を取り出している。
このＤＣＦＬ回路は、入出力反転ｆ）＋作を行う機能を
有し、簡単な回路構成であって、低消費電力であるとい
う特徴を有している。
有し、簡単な回路構成であって、低消費電力であるとい
う特徴を有している。
Ｄ５発明が解決しようとする問題点
このような構成からなるＤＣＦＬ回路においては、スイ
ッチング速度の高速化と動作マージンの確保が両立し難
い関係にある。
ッチング速度の高速化と動作マージンの確保が両立し難
い関係にある。
すなわち、まず第４図に、従来のＤＣＦＬ回路において
、負荷Ｒ１の値を太き（した電圧利得重視型のＤＣＦＬ
回路の伝達特性を示す。この第４図に示すように、負荷
Ｒ１の値を大きくしたときには、雑音等を許容すべき範
囲の動作マージンを大きく取ることができるが、負荷Ｒ
１の値が大きいため、論理ローレベルＶ （Ｌ）の値も
下がり、論理振幅（ロジックスウィング）の幅も大きく
なり、電流供給能力が低下して、そのスイッチング速度
は遅くなる。そして、電流供給能力が低下した場合には
、特に化合物半導体基板上で配線をある程度の距離を以
て行う際に、その次段の回路を駆動する能力が低下する
という問題になる。
、負荷Ｒ１の値を太き（した電圧利得重視型のＤＣＦＬ
回路の伝達特性を示す。この第４図に示すように、負荷
Ｒ１の値を大きくしたときには、雑音等を許容すべき範
囲の動作マージンを大きく取ることができるが、負荷Ｒ
１の値が大きいため、論理ローレベルＶ （Ｌ）の値も
下がり、論理振幅（ロジックスウィング）の幅も大きく
なり、電流供給能力が低下して、そのスイッチング速度
は遅くなる。そして、電流供給能力が低下した場合には
、特に化合物半導体基板上で配線をある程度の距離を以
て行う際に、その次段の回路を駆動する能力が低下する
という問題になる。
一方、第５図に示すように、負荷Ｒ１の値を小さくした
電流供給能力重視型のＤＣＦＬ回路では、論理ローレベ
ルＶ （Ｌ）の値も大きく、論理振幅の幅も小さいため
、そのスイッチング速度は高速なものとなるが、逆に電
圧利得を得ることができず、その動作マージンは小さく
なって、誤動作等の問題が生ずることになる。
電流供給能力重視型のＤＣＦＬ回路では、論理ローレベ
ルＶ （Ｌ）の値も大きく、論理振幅の幅も小さいため
、そのスイッチング速度は高速なものとなるが、逆に電
圧利得を得ることができず、その動作マージンは小さく
なって、誤動作等の問題が生ずることになる。
そこで、本発明は上述の問題点に鑑み、スイッチング速
度の高速化と動作マージンの確保が両立するような関係
の伝達特性を有するＤＣＦＬ回路の提供を目的とする。
度の高速化と動作マージンの確保が両立するような関係
の伝達特性を有するＤＣＦＬ回路の提供を目的とする。
Ｅ１問題点を解決するための手段
本発明は、第１の電位と第２の電位の間に負荷及びＦＥ
Ｔのソース・ドレインを直列接続し、そのＦＥＴのゲー
トが入力とされるＤＣＦＬ回路において、上記負荷に並
列接続されるインピーダンス変換手段を存してなるＤＣ
ＦＬ回路により上述の問題点を解決する。
Ｔのソース・ドレインを直列接続し、そのＦＥＴのゲー
トが入力とされるＤＣＦＬ回路において、上記負荷に並
列接続されるインピーダンス変換手段を存してなるＤＣ
ＦＬ回路により上述の問題点を解決する。
Ｆ０作用
上述のような問題点を解決するためには、適度な電圧利
得を保ちながら、論理振幅を小さくするような伝達特性
が必要とされる。すなわち、第２図に示すように、入力
電圧Ｖｉｎの増加に伴い、ある電圧■１から急峻に出力
電圧Ｖｏｕｔは立ち下がり、論理スレッショルド電圧（
入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔの点）を逼って、電
圧ｖ２がらそのレベルが高いような論理ローレベルＶ
（Ｌ）に至るようにすることで、動作マージンを十分に
確保することもでき、そのスイッチング速度は高速化す
る。
得を保ちながら、論理振幅を小さくするような伝達特性
が必要とされる。すなわち、第２図に示すように、入力
電圧Ｖｉｎの増加に伴い、ある電圧■１から急峻に出力
電圧Ｖｏｕｔは立ち下がり、論理スレッショルド電圧（
入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔの点）を逼って、電
圧ｖ２がらそのレベルが高いような論理ローレベルＶ
（Ｌ）に至るようにすることで、動作マージンを十分に
確保することもでき、そのスイッチング速度は高速化す
る。
そこで、本発明は、ＤＣＦＬ回路の負荷と並列４．１ｍ
インピーダンス変換手段を接続している。このインピー
ダンス変換手段は、例えば立ち下がり時ニオいては、並
列接続されるインピーダンス変換手段はハイインピーダ
ンスとなり、電圧和１］を得ることができ、轡、峻な立
ち下がりを実現することになる。そして、人力が論理ス
レッショルド電圧を越えたところで、上記インピーダン
ス変換手段はローインピーダンスとなり、出力等の電流
を当該インピーダンス変換手段を介して供給できるよう
になる。
インピーダンス変換手段を接続している。このインピー
ダンス変換手段は、例えば立ち下がり時ニオいては、並
列接続されるインピーダンス変換手段はハイインピーダ
ンスとなり、電圧和１］を得ることができ、轡、峻な立
ち下がりを実現することになる。そして、人力が論理ス
レッショルド電圧を越えたところで、上記インピーダン
ス変換手段はローインピーダンスとなり、出力等の電流
を当該インピーダンス変換手段を介して供給できるよう
になる。
Ｇ４実施例
本発明の好適な実施例を図面を参照しながら説明する。
本実施例のＤＣＦＬ回路は、インピーダンス変換手段と
して負荷Ｒ２とＦＥＴ２からなる回路を有し、この回路
を動作させることにより、そのスイッチング速度の高速
化と動作マージンの確保が両立するような関係の伝達特
性を実現するものである。
して負荷Ｒ２とＦＥＴ２からなる回路を有し、この回路
を動作させることにより、そのスイッチング速度の高速
化と動作マージンの確保が両立するような関係の伝達特
性を実現するものである。
まず、本実施例のＤＣＦＬ回路の構成は、第１図に示す
ように、第１の電位すなわち電源電圧■叩と第２の電位
すなわち接地電圧ＶＳＳの間に、負荷Ｒ１と、例えばＧ
ａＡｓ等の化合物半４体素子により構成されるＦＥＴＩ
のソース・ドレインとを直列接続しており、上記負荷Ｒ
１と並列接続するように、負荷Ｒ２とＦＥＴ２からなる
インピーダンス変換手段を配設している。
ように、第１の電位すなわち電源電圧■叩と第２の電位
すなわち接地電圧ＶＳＳの間に、負荷Ｒ１と、例えばＧ
ａＡｓ等の化合物半４体素子により構成されるＦＥＴＩ
のソース・ドレインとを直列接続しており、上記負荷Ｒ
１と並列接続するように、負荷Ｒ２とＦＥＴ２からなる
インピーダンス変換手段を配設している。
上記ＦＥＴＩのゲートは入力端子とされて、入力信号が
供給される。そして、このＦＥＴＩのドレイン、すなわ
ち上記インピーダンス変換手段を構成するＦＥＴ２のソ
ースからは、当該ＤＣＦＬ回路（第１図中破線で示す部
分に該当する。）の出力が取り出され、この出力は次段
の従来の回路構成の負荷Ｒ３及びＦＥＴ３よりなるＤＣ
ＦＬ回路に入力されている。
供給される。そして、このＦＥＴＩのドレイン、すなわ
ち上記インピーダンス変換手段を構成するＦＥＴ２のソ
ースからは、当該ＤＣＦＬ回路（第１図中破線で示す部
分に該当する。）の出力が取り出され、この出力は次段
の従来の回路構成の負荷Ｒ３及びＦＥＴ３よりなるＤＣ
ＦＬ回路に入力されている。
この次段のＦＥＴ３のドレインは、上記インピーダンス
変換手段を構成するＦＥＴ２のゲートに接続されて帰還
ループをなし、本実施例のＤＣＦＬ回路は、この次段の
出力電圧に応じてＦＥＴ２のインピーダンスの値を変化
させるように動作することになる。
変換手段を構成するＦＥＴ２のゲートに接続されて帰還
ループをなし、本実施例のＤＣＦＬ回路は、この次段の
出力電圧に応じてＦＥＴ２のインピーダンスの値を変化
させるように動作することになる。
上記ＦＥＴＩと上記ＦＥＴ２については、例えばＦＥＴ
２のゲート幅Ｗｇ２は、ＦＥＴＩのゲート幅Ｗｇｌのお
よそ１／２〜１／３倍程度に設定され、ゲート幅以外に
ついては、略同し構成とされる。また、上記負荷Ｒ２の
値は、例えば上記負荷Ｒ１の１倍から３倍の値に設定さ
れる。
２のゲート幅Ｗｇ２は、ＦＥＴＩのゲート幅Ｗｇｌのお
よそ１／２〜１／３倍程度に設定され、ゲート幅以外に
ついては、略同し構成とされる。また、上記負荷Ｒ２の
値は、例えば上記負荷Ｒ１の１倍から３倍の値に設定さ
れる。
次に、このようなりＣＦＬ回路の動作について説明する
。
。
まず、入力端子Ｖｉｎ−出力電圧Ｖｏｕｔとされる場合
すなわち論理スレッショルド電圧について考えると、第
１図中、入力端子であるＡ点、ＤＣＦＬ回路の出力端子
であるＢ点及び次段の回路の出力端子である０点の電位
は、全て同じ電位となり、特にＢ点と０点の電位が同じ
であるため、上記ＦＥＴ２がエンハンスメント型である
匝り、当８亥ＦＥＴ２はオフ状態となりハイインピーダ
ンス状態となる。このため等価的にＤＣＦＬ回路は、並
列接続された負荷Ｒ２とＦＥＴ２を無いものとして考え
ることができ、従来のＤＣＦＬ回路と同し構成となり、
論理スレッショルド電圧については従来のものを何ら変
更するものではない。
すなわち論理スレッショルド電圧について考えると、第
１図中、入力端子であるＡ点、ＤＣＦＬ回路の出力端子
であるＢ点及び次段の回路の出力端子である０点の電位
は、全て同じ電位となり、特にＢ点と０点の電位が同じ
であるため、上記ＦＥＴ２がエンハンスメント型である
匝り、当８亥ＦＥＴ２はオフ状態となりハイインピーダ
ンス状態となる。このため等価的にＤＣＦＬ回路は、並
列接続された負荷Ｒ２とＦＥＴ２を無いものとして考え
ることができ、従来のＤＣＦＬ回路と同し構成となり、
論理スレッショルド電圧については従来のものを何ら変
更するものではない。
次に、入力電圧Ｖｉｎがハイレベル側に変動したとき、
すなわち、Ａ点の電位が上昇したときは、上記ＦＥＴＩ
のオン抵抗が低下して、点Ｂの電位が低下する。すると
、次段のＤＣＦＬ回路では、その入力電圧が低下するこ
とから、当該次段のＤＣＦＬ回路の出力電圧は上昇し、
点Ｃの電位は上昇する。この点Ｃの電位が点Ｂの電位に
対してエンハンスメント型ＦＥＴ２の闇値電圧ｖｔｈ以
上となったところで、当該Ｆ Ｅ Ｔ ２のドレインＴ
、流（直が増大し始め、等価的にＦＥＴＩの負荷の値が
小さくなることから、論理ローレベルの低下を防止する
ことができ、論理振幅の値も小さくすることができる。
すなわち、Ａ点の電位が上昇したときは、上記ＦＥＴＩ
のオン抵抗が低下して、点Ｂの電位が低下する。すると
、次段のＤＣＦＬ回路では、その入力電圧が低下するこ
とから、当該次段のＤＣＦＬ回路の出力電圧は上昇し、
点Ｃの電位は上昇する。この点Ｃの電位が点Ｂの電位に
対してエンハンスメント型ＦＥＴ２の闇値電圧ｖｔｈ以
上となったところで、当該Ｆ Ｅ Ｔ ２のドレインＴ
、流（直が増大し始め、等価的にＦＥＴＩの負荷の値が
小さくなることから、論理ローレベルの低下を防止する
ことができ、論理振幅の値も小さくすることができる。
また、逆に、入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔの状態
から点への電位が低下したときには、点Ｂの電位が上昇
して動作するが、このときの電圧利得を決定するＦＥＴ
Ｉの負荷の値は、上述のようにインピーダンス変換手段
であるＦＥＴ２及び負荷Ｒ２からなる回路には依存しな
いため、適度の電圧利得を得ることができることになる
。また、このときＦＥＴ２は逆バイアスされるため、そ
のゲート容量は問題とならないことになる。
から点への電位が低下したときには、点Ｂの電位が上昇
して動作するが、このときの電圧利得を決定するＦＥＴ
Ｉの負荷の値は、上述のようにインピーダンス変換手段
であるＦＥＴ２及び負荷Ｒ２からなる回路には依存しな
いため、適度の電圧利得を得ることができることになる
。また、このときＦＥＴ２は逆バイアスされるため、そ
のゲート容量は問題とならないことになる。
また、点Ｂがローレベルであるときに、上記ＦＥＴＩが
突然オフになったとすると、電流は上記負荷Ｒ１のみな
らず負荷Ｒ２を通じても流れることになり、電流供給能
力は高いものとなる。
突然オフになったとすると、電流は上記負荷Ｒ１のみな
らず負荷Ｒ２を通じても流れることになり、電流供給能
力は高いものとなる。
なお、このような本実施例のＤＣＦＬ回路について、コ
ンピュータシミュレーションした結果、従来のＤＣＦＬ
回路と略同程度の遅延時間τｐｄが得られている。
ンピュータシミュレーションした結果、従来のＤＣＦＬ
回路と略同程度の遅延時間τｐｄが得られている。
このような構成からなる本実施例のＤＣＦＬ回路によっ
ては、電圧利得を確保しながら、論理ローレベルを高め
の電位にすることができ、また、レベルによって電流供
給能力を高めることができる。このため論理振幅を小さ
くして高速なスイッチング動作を行うことができ、特に
高速動作が要求される化合物半導体素子に適用して成果
を上げることができる。また、その論理振幅を小さくし
ても十分な動作マージンを確保できることになり、誤動
作等は有効に防止される。
ては、電圧利得を確保しながら、論理ローレベルを高め
の電位にすることができ、また、レベルによって電流供
給能力を高めることができる。このため論理振幅を小さ
くして高速なスイッチング動作を行うことができ、特に
高速動作が要求される化合物半導体素子に適用して成果
を上げることができる。また、その論理振幅を小さくし
ても十分な動作マージンを確保できることになり、誤動
作等は有効に防止される。
また、特に論理振幅が小さく、高速動作に適することか
ら、フリップフロップのような安定点を有する回路の駆
動に対して、最も適したものとなる。また、電流供給能
力が高まるため、次段の回路の例えばＦＥＴ３の容量が
大きいときでも、その駆動特性は良好なものに維持でき
る。また、電流供給能力を高めるため、配線等を引き回
した場合に有利であり、化合物半導体基（屋上の設計の
自由度を高めることができる。
ら、フリップフロップのような安定点を有する回路の駆
動に対して、最も適したものとなる。また、電流供給能
力が高まるため、次段の回路の例えばＦＥＴ３の容量が
大きいときでも、その駆動特性は良好なものに維持でき
る。また、電流供給能力を高めるため、配線等を引き回
した場合に有利であり、化合物半導体基（屋上の設計の
自由度を高めることができる。
なお、上述のＦＥＴは、Ｊ−ＦＥＴ （接合型ＦＥＴ）
でも良く、ＭＥＳ−ＦＥＴでも良い。また、上記ＦＥＴ
２の寸法や闇値電圧ｖｔｈ等を変えることにより、任意
の伝達特性を実現することができる。
でも良く、ＭＥＳ−ＦＥＴでも良い。また、上記ＦＥＴ
２の寸法や闇値電圧ｖｔｈ等を変えることにより、任意
の伝達特性を実現することができる。
また、上述の実施例においては、能ＪＪ］素子をＦＥＴ
２としたインピーダンス変換手段を説明したが、他のイ
ンピーダンス変換素子等を有するインピーダンス変換手
段でも良い。
２としたインピーダンス変換手段を説明したが、他のイ
ンピーダンス変換素子等を有するインピーダンス変換手
段でも良い。
Ｈ０発明の効果
本発明のＤＣＦＬ回路は、出力レベルに応じてインピー
ダンス変換手段を動作させることにより、電圧利得を確
保しながら、論理振幅を小さくすることができ、また、
電流供給能力を高めることができる。このため高速なス
イッチング動作を実現すると共に、動作マージンを確保
することができる。また、特に安定レベルを有するフリ
ップフロップ等の回路を接続したときには、その駆動能
力が十分に引き出されることになる。
ダンス変換手段を動作させることにより、電圧利得を確
保しながら、論理振幅を小さくすることができ、また、
電流供給能力を高めることができる。このため高速なス
イッチング動作を実現すると共に、動作マージンを確保
することができる。また、特に安定レベルを有するフリ
ップフロップ等の回路を接続したときには、その駆動能
力が十分に引き出されることになる。
第１図は本発明のＤＣＦＬ回路の一例を示す回路図、第
２図は技術的課題を解決するためのＤＣＦＬ回路の伝達
特性を示す特性図、第３図は従来のＤＣＦＬ回路の回路
図、第４図は従来例の伝達特性の一例を示す特性図、第
５図は従来例の伝達特性の他の一例を示す特性図である
。 １・・・ＦＥＴ ２・・・ＦＥＴ Ｒ１・・・負荷 Ｒ２・・・負荷 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− ｏｕｔ 第２図 第３図 第４図 第５図
２図は技術的課題を解決するためのＤＣＦＬ回路の伝達
特性を示す特性図、第３図は従来のＤＣＦＬ回路の回路
図、第４図は従来例の伝達特性の一例を示す特性図、第
５図は従来例の伝達特性の他の一例を示す特性図である
。 １・・・ＦＥＴ ２・・・ＦＥＴ Ｒ１・・・負荷 Ｒ２・・・負荷 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− ｏｕｔ 第２図 第３図 第４図 第５図
Claims (1)
- 第１の電位と第２の電位の間に負荷及びＦＥＴのソース
・ドレインを直列接続し、そのＦＥＴのゲートが入力と
されるＤＣＦＬ回路において、上記負荷に並列接続され
るインピーダンス変換手段を有してなるＤＣＦＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236683A JP2545807B2 (ja) | 1986-10-04 | 1986-10-04 | Ｄｃｆｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236683A JP2545807B2 (ja) | 1986-10-04 | 1986-10-04 | Ｄｃｆｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390918A true JPS6390918A (ja) | 1988-04-21 |
| JP2545807B2 JP2545807B2 (ja) | 1996-10-23 |
Family
ID=17004229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236683A Expired - Fee Related JP2545807B2 (ja) | 1986-10-04 | 1986-10-04 | Ｄｃｆｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545807B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451888A (en) * | 1992-12-15 | 1995-09-19 | Mitsubishi Denki Kabushiki Kaisha | Direct coupled FET logic translator circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114256A (en) * | 1974-06-27 | 1976-02-04 | Ibm | Sohogatadenkaikoka toranjisutakudokairo |
| JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Ｎｍｏｓインバ−タ回路 |
-
1986
- 1986-10-04 JP JP61236683A patent/JP2545807B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114256A (en) * | 1974-06-27 | 1976-02-04 | Ibm | Sohogatadenkaikoka toranjisutakudokairo |
| JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Ｎｍｏｓインバ−タ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451888A (en) * | 1992-12-15 | 1995-09-19 | Mitsubishi Denki Kabushiki Kaisha | Direct coupled FET logic translator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2545807B2 (ja) | 1996-10-23 |
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