JPH0681039B2 - 電界効果トランジスタ論理回路 - Google Patents
電界効果トランジスタ論理回路Info
- Publication number
- JPH0681039B2 JPH0681039B2 JP60047726A JP4772685A JPH0681039B2 JP H0681039 B2 JPH0681039 B2 JP H0681039B2 JP 60047726 A JP60047726 A JP 60047726A JP 4772685 A JP4772685 A JP 4772685A JP H0681039 B2 JPH0681039 B2 JP H0681039B2
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- JP
- Japan
- Prior art keywords
- circuit
- node
- power supply
- mesfet
- buffer
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電界効果トランジスタ論理回路に関し特に、
ダイオードを付加したソース結合型論理回路とトーテム
ポール型バッファから成る電界効果トランジスタ論理回
路に関するものである。
ダイオードを付加したソース結合型論理回路とトーテム
ポール型バッファから成る電界効果トランジスタ論理回
路に関するものである。
（従来技術とその問題点） GaAs半導体は、Siに比べ電子の移動度が数倍速く、さら
に半絶縁性基板を容易に得ることが出来るため、集積化
を図る際に回路の寄生容量を軽減出来、高速論理動作が
可能である。しかし、GaAs MESFET（GaAs Metal Sem
icon-ductor Field Effect Transistor）を用いた論
理回路は、負荷駆動能力が小さいため、従来は第４図，
第５図に示すようにインバータにバッファ回路を付加す
ることで回路の負荷駆動能力を増大し、高速論理動作を
可能にしようとする回路方式がとられていた。
に半絶縁性基板を容易に得ることが出来るため、集積化
を図る際に回路の寄生容量を軽減出来、高速論理動作が
可能である。しかし、GaAs MESFET（GaAs Metal Sem
icon-ductor Field Effect Transistor）を用いた論
理回路は、負荷駆動能力が小さいため、従来は第４図，
第５図に示すようにインバータにバッファ回路を付加す
ることで回路の負荷駆動能力を増大し、高速論理動作を
可能にしようとする回路方式がとられていた。
第４図において、抵抗２及び３は電源端子100に接続さ
れ、かつ、エンハンスメント型MESFET4,5に接続され
る。抵抗６は、ソース結合型論理回路（以下SCFL回路と
いう。）を構成するMESFET3及び４のソース電極と電源
端子101に接続される。バッファ回路は、エンハンスメ
ント型MESFET70のドレイン電極が電源端子100に接続さ
れ、ゲート電極がSCFL回路の出力20に接続されソース電
極が節点41に接続される。ダイオード71はアノードを節
点41にカソードを出力端子30に接続され、抵抗72はバッ
ファ回路の負荷として一端が出力端子30に他端が電源端
子102に接続される。なお60,61は入力端子である。
れ、かつ、エンハンスメント型MESFET4,5に接続され
る。抵抗６は、ソース結合型論理回路（以下SCFL回路と
いう。）を構成するMESFET3及び４のソース電極と電源
端子101に接続される。バッファ回路は、エンハンスメ
ント型MESFET70のドレイン電極が電源端子100に接続さ
れ、ゲート電極がSCFL回路の出力20に接続されソース電
極が節点41に接続される。ダイオード71はアノードを節
点41にカソードを出力端子30に接続され、抵抗72はバッ
ファ回路の負荷として一端が出力端子30に他端が電源端
子102に接続される。なお60,61は入力端子である。
この回路では、バッファ回路に常時電流が流れるため、
大負荷を駆動する目的でバッファのゲート幅等を大きく
すると消費電力が増大してしまう。また、GaAsはSiに比
べ熱伝導率が小さいため、大負荷駆動が必要な集積回路
では、この回路は不利である。
大負荷を駆動する目的でバッファのゲート幅等を大きく
すると消費電力が増大してしまう。また、GaAsはSiに比
べ熱伝導率が小さいため、大負荷駆動が必要な集積回路
では、この回路は不利である。
一方、第５図に示す回路は、エンハンスメント型MESFET
74,76とデプレーション型MESFET73,75で構成された通常
の二段のインバータで、トーテムポール型バッファを駆
動する回路である。この回路で、バッファ回路のデブレ
ーション型MESFET7は、ドレイン電極が電源端子100に接
続され、ゲート電極が二段目のインバータの出力に接続
され、ソース電極が出力端子30に接続される。また、エ
ンハンスメント型MESFET8のドレイン電極は出力端子30
に接続され、ゲート電極は一段目のインバータの出力に
接続され、ソース電極は電源端子102に接続される。な
お、50,51は節点,60は入力端子である。
74,76とデプレーション型MESFET73,75で構成された通常
の二段のインバータで、トーテムポール型バッファを駆
動する回路である。この回路で、バッファ回路のデブレ
ーション型MESFET7は、ドレイン電極が電源端子100に接
続され、ゲート電極が二段目のインバータの出力に接続
され、ソース電極が出力端子30に接続される。また、エ
ンハンスメント型MESFET8のドレイン電極は出力端子30
に接続され、ゲート電極は一段目のインバータの出力に
接続され、ソース電極は電源端子102に接続される。な
お、50,51は節点,60は入力端子である。
このような回路では、大負荷を駆動するために、バッフ
ァ回路のゲート幅を大きくしても負荷容量の充放電の間
のみ電流が流れるため、回路の消費電力は大きくならな
い。しかし、バッファの入力には“真",“偽”の二入力
が必要となり、論理回路の出力は二段目のインバータの
遅延時間で決定され動作速度はインバーター段分遅れる
ことになる。従って、この回路の方式では高速な論理動
作は期待出来ない。また、次段の動作マージンを広くと
るために出力振幅を大きくするためには、電源端子100
と102に接続されている電源電圧差を大きくとれば良い
が、そのため、MESFET8のゲートの接合からソース側へ
ショットキー電流が流れ、バッファ部の電源を有利に利
用出来ない。
ァ回路のゲート幅を大きくしても負荷容量の充放電の間
のみ電流が流れるため、回路の消費電力は大きくならな
い。しかし、バッファの入力には“真",“偽”の二入力
が必要となり、論理回路の出力は二段目のインバータの
遅延時間で決定され動作速度はインバーター段分遅れる
ことになる。従って、この回路の方式では高速な論理動
作は期待出来ない。また、次段の動作マージンを広くと
るために出力振幅を大きくするためには、電源端子100
と102に接続されている電源電圧差を大きくとれば良い
が、そのため、MESFET8のゲートの接合からソース側へ
ショットキー電流が流れ、バッファ部の電源を有利に利
用出来ない。
（発明の目的） 本発明の目的は、大負荷を駆動する場合でも高速論理動
作可能でしかも、消費電力が小さく、特に次段を駆動す
る際に出力振幅を大きくしてもバッファ回路の電源を有
効に利用出来る電界効果トランジスタ論理回路を提供す
ることにある。
作可能でしかも、消費電力が小さく、特に次段を駆動す
る際に出力振幅を大きくしてもバッファ回路の電源を有
効に利用出来る電界効果トランジスタ論理回路を提供す
ることにある。
（発明の構成） 本発明の電界効果トランジスタ論理回路は、一端が第１
の電源の端子に接続され他端が第１の節点に接続された
第１のダイオードと、一端が前記第１の節点に接続され
他端が第２の節点に接続された第１の負荷素子と、一端
が前記第１の電源端子に接続され他端が第３の節点に接
続された第２の負荷素子と、ドレイン電極が前記第２の
節点に接続されゲート電極が第１の入力端子に接続され
ソース電極が第４の節点に接続された第１のMESFETと、
ドレイン電極が前記第３の節点に接続されゲート電極が
第２の入力端子に接続されソース電極が前記第４の節点
に接続された第２のMESFETと、一端が前記第４の節点に
接続され他端が第２の電源端子に接続された第３の負荷
素子を有するソース結合型論理回路と、ドレイン電極が
前記第１の電源端子に接続されゲート電極が前記第３の
節点に接続されソース電極が出力端子に接続される第１
のデプレーション型MESFETと、ドレイン電極が出力端子
に接続されゲート電極が前記第２の節点に接続されソー
ス電極が第３の電源端子に接続された第３のMESFETを有
するトーテムポール型バッファから成ることを特徴とす
る。
の電源の端子に接続され他端が第１の節点に接続された
第１のダイオードと、一端が前記第１の節点に接続され
他端が第２の節点に接続された第１の負荷素子と、一端
が前記第１の電源端子に接続され他端が第３の節点に接
続された第２の負荷素子と、ドレイン電極が前記第２の
節点に接続されゲート電極が第１の入力端子に接続され
ソース電極が第４の節点に接続された第１のMESFETと、
ドレイン電極が前記第３の節点に接続されゲート電極が
第２の入力端子に接続されソース電極が前記第４の節点
に接続された第２のMESFETと、一端が前記第４の節点に
接続され他端が第２の電源端子に接続された第３の負荷
素子を有するソース結合型論理回路と、ドレイン電極が
前記第１の電源端子に接続されゲート電極が前記第３の
節点に接続されソース電極が出力端子に接続される第１
のデプレーション型MESFETと、ドレイン電極が出力端子
に接続されゲート電極が前記第２の節点に接続されソー
ス電極が第３の電源端子に接続された第３のMESFETを有
するトーテムポール型バッファから成ることを特徴とす
る。
（発明の原理） 本発明による電界効果トランジスタ論理回路において
は、トーテムポール型バッファの入力に必要な“真”、
“偽”の２つの入力をSCFL回路の出力から得ることによ
り、SCFT回路一段でバッファを駆動することが出来る。
従って、通常の二段インバータで構成された第５図に示
すような従来の論理回路に比べて高速論理動作が可能で
ある。さらに大負荷を駆動するためにバッファのゲート
幅を大きくしても、バッファ回路では出力端子に接続さ
れた負荷を充放電する間のみ電流が流れるため、定常状
態の消費電力が少なくてすむ。加えて、SCFL回路の負荷
に直列に接続されたダイオードによって、SCFL回路の片
側の論理レベルはダイオード一段分だけシフトするた
め、バッファ回路の電源を大きくすることが出来る。こ
の回路で、バッファ部のMESFETのゲート接合部から電流
が流れないようにするためには、MESFETのゲート部のダ
イオードの立上り電圧をφＢとし、SCFL回路のハイレベ
ルをVOH,ロウレベルをVOL,バッファのロウ側の電源電圧
をVSSとすると、次の（１）式の関係を満たす必要があ
る。
は、トーテムポール型バッファの入力に必要な“真”、
“偽”の２つの入力をSCFL回路の出力から得ることによ
り、SCFT回路一段でバッファを駆動することが出来る。
従って、通常の二段インバータで構成された第５図に示
すような従来の論理回路に比べて高速論理動作が可能で
ある。さらに大負荷を駆動するためにバッファのゲート
幅を大きくしても、バッファ回路では出力端子に接続さ
れた負荷を充放電する間のみ電流が流れるため、定常状
態の消費電力が少なくてすむ。加えて、SCFL回路の負荷
に直列に接続されたダイオードによって、SCFL回路の片
側の論理レベルはダイオード一段分だけシフトするた
め、バッファ回路の電源を大きくすることが出来る。こ
の回路で、バッファ部のMESFETのゲート接合部から電流
が流れないようにするためには、MESFETのゲート部のダ
イオードの立上り電圧をφＢとし、SCFL回路のハイレベ
ルをVOH,ロウレベルをVOL,バッファのロウ側の電源電圧
をVSSとすると、次の（１）式の関係を満たす必要があ
る。
VOH−φＢ＞Vss＋φＢ ……（１） （実施例） 第１図は本発明の第１の実施例を示す回路図である。な
お、第４図と同一構成部分には、同一番号を付して説明
する。
お、第４図と同一構成部分には、同一番号を付して説明
する。
抵抗２及び３はそれぞれ電源端子100に接続され、かつ
エンハンスメント型GaAs MESFET4及び５のドレイン電極
に接続される。ショットキーダイオードからなるダイオ
ード１はSCFL回路の負荷抵抗２と直列に接続され、抵抗
６は、SCFL回路のMESFET4,5のソース電極と電源端子101
間に接続される。一方、バッファ回路は、デプレーショ
ン型GaAs MESFET7のドレイン電極が電源端子100に接続
され、ゲート電極が抵抗３とMESFET5のドレイン電極と
の接続節点からなるSCFL回路の出力端子21に接続され、
ソース電極が出力端子30に接続され、エンハンスメント
型GaAs MESFET8のドレイン電極が出力端子30に接続さ
れ、ゲート電極が抵抗２とMESFET3のドレイン電極との
接続節点からなるSCFL回路の出力端子20に接続され、ソ
ース電極が電源端子102に接続されている。MESFET4のゲ
ート電極は入力端子60に接続され入力信号が印加され、
MESFET5のゲート電極は入力端子61に接続され比較電圧
が印加される。入力信号と比較電圧の差は増幅され、SC
FL回路の出力端子20,21に現われる。ここでSCFL回路の
出力端子20の電圧は、ダイオード１によりレベルがシフ
トされ、出力端子21の電位よりダイオード一段分だけ低
くなる。一般にMESFET4,5は、ドレイン電流飽和領域内
で動作するようにバイアスされる。SCFL回路の出力端子
20,21はバッファ回路のMESFET7,8のゲート電極に接続さ
れており、どちらか一方のMESFETを“オン”状態にし、
他方を“オフ”状態にする。従って出力端子30から出力
を得ることが出来る。
エンハンスメント型GaAs MESFET4及び５のドレイン電極
に接続される。ショットキーダイオードからなるダイオ
ード１はSCFL回路の負荷抵抗２と直列に接続され、抵抗
６は、SCFL回路のMESFET4,5のソース電極と電源端子101
間に接続される。一方、バッファ回路は、デプレーショ
ン型GaAs MESFET7のドレイン電極が電源端子100に接続
され、ゲート電極が抵抗３とMESFET5のドレイン電極と
の接続節点からなるSCFL回路の出力端子21に接続され、
ソース電極が出力端子30に接続され、エンハンスメント
型GaAs MESFET8のドレイン電極が出力端子30に接続さ
れ、ゲート電極が抵抗２とMESFET3のドレイン電極との
接続節点からなるSCFL回路の出力端子20に接続され、ソ
ース電極が電源端子102に接続されている。MESFET4のゲ
ート電極は入力端子60に接続され入力信号が印加され、
MESFET5のゲート電極は入力端子61に接続され比較電圧
が印加される。入力信号と比較電圧の差は増幅され、SC
FL回路の出力端子20,21に現われる。ここでSCFL回路の
出力端子20の電圧は、ダイオード１によりレベルがシフ
トされ、出力端子21の電位よりダイオード一段分だけ低
くなる。一般にMESFET4,5は、ドレイン電流飽和領域内
で動作するようにバイアスされる。SCFL回路の出力端子
20,21はバッファ回路のMESFET7,8のゲート電極に接続さ
れており、どちらか一方のMESFETを“オン”状態にし、
他方を“オフ”状態にする。従って出力端子30から出力
を得ることが出来る。
なお、バッファ回路のMESFET7は、SCFL回路の出力端子2
1のハイレベル時に“オン”状態となる。このときの出
力端子30のレベルを電源端子100の電位ぎりぎりまで上
昇させるために電圧降下が本質的にオン抵抗によるもの
のみで小さいデプレーション型MESFETを用いる。
1のハイレベル時に“オン”状態となる。このときの出
力端子30のレベルを電源端子100の電位ぎりぎりまで上
昇させるために電圧降下が本質的にオン抵抗によるもの
のみで小さいデプレーション型MESFETを用いる。
このMESFET7としてエンハンスメント型MESFETを用いる
場合には、出力端子30のハイレベルは、電源端子100の
電位からオン抵抗によるものに加えてこのエンハンスメ
ント型MESFETのしきい値電圧分だけさらに低下してしま
う。このしきい値電圧はMESFETの製造上のばらつきなど
により変動するので、上記ハイレベルすなわち出力ハイ
レベルの変動の要因にもなる。この結果この回路を含む
LSIの動作余裕度が低下するという問題点を生じる。こ
れを回避するため、電源端子100の電位よりも上記しき
い値電圧分だけ高い別電源を用いる方法があるが、上記
LSIのレイアウトにおいて、このような別電源を設ける
ことはチップサイズ増大の要因となり好ましくない。ま
た、次段の論理回路等を駆動しようとする時には、バッ
ファの出力振幅が大きい程回路の動作マージンは大きく
なるが、そのためにはバッファ回路の電源を大きくする
必要がある。一方、SCFL回路の出力端子20の電位は、ダ
イオード１によりレベルシフトされているため、前記発
明の原理で述べた（１）式を満足する範囲でバッファ回
路を駆動することにより、バッファ回路の電源を有効に
利用出来、さらに大きな出力振幅を得ることが出来る。
場合には、出力端子30のハイレベルは、電源端子100の
電位からオン抵抗によるものに加えてこのエンハンスメ
ント型MESFETのしきい値電圧分だけさらに低下してしま
う。このしきい値電圧はMESFETの製造上のばらつきなど
により変動するので、上記ハイレベルすなわち出力ハイ
レベルの変動の要因にもなる。この結果この回路を含む
LSIの動作余裕度が低下するという問題点を生じる。こ
れを回避するため、電源端子100の電位よりも上記しき
い値電圧分だけ高い別電源を用いる方法があるが、上記
LSIのレイアウトにおいて、このような別電源を設ける
ことはチップサイズ増大の要因となり好ましくない。ま
た、次段の論理回路等を駆動しようとする時には、バッ
ファの出力振幅が大きい程回路の動作マージンは大きく
なるが、そのためにはバッファ回路の電源を大きくする
必要がある。一方、SCFL回路の出力端子20の電位は、ダ
イオード１によりレベルシフトされているため、前記発
明の原理で述べた（１）式を満足する範囲でバッファ回
路を駆動することにより、バッファ回路の電源を有効に
利用出来、さらに大きな出力振幅を得ることが出来る。
第２図は本発明の第２の実施例を示す回路図で、第１図
の回路の抵抗2,3,6に代えデプレーション型MESFET9,10,
11を用いたものである。
の回路の抵抗2,3,6に代えデプレーション型MESFET9,10,
11を用いたものである。
また、第３図は本発明の第３の実施例を示す回路図で、
第２図の回路において、MESFET4,5,8をデプレーション
型MESFET12,13,15に代え、FETを全てデプレーション型
としたものである。この場合SCFL回路の出力端子20は、
ロウレベル時にMESFET15が“オフ”状態となるように設
計する必要がある。そして、第2,第３の実施例とも、第
１の実施例と同様の動作を行う。
第２図の回路において、MESFET4,5,8をデプレーション
型MESFET12,13,15に代え、FETを全てデプレーション型
としたものである。この場合SCFL回路の出力端子20は、
ロウレベル時にMESFET15が“オフ”状態となるように設
計する必要がある。そして、第2,第３の実施例とも、第
１の実施例と同様の動作を行う。
（発明の効果） 本発明による電界効果トランジスタ論理回路では、発明
の原理の項で述べたごとく、トーテムポール型バッファ
の“真”、“偽”の２つの入力をSCFL回路の出力から得
ることにより、SCFL回路一段でバッファを駆動出来るた
め、従来の２段インバータで構成された論理回路に比べ
て、高速論理動作が可能である。さらに大負荷を駆動す
る場合バッファ回路のゲート幅を大きくしても消費電力
は少なくてすむ。また、GaAsのような素子のばらつきの
大きなMESFETを用いて回路を構成しようとする場合、動
作マージンを考慮して出力振幅を大きくする必要がある
が、その場合に（１）式を満足する範囲でバッファの電
源を大きくすることにより、バッファ回路の電源を有効
に利用出来る。
の原理の項で述べたごとく、トーテムポール型バッファ
の“真”、“偽”の２つの入力をSCFL回路の出力から得
ることにより、SCFL回路一段でバッファを駆動出来るた
め、従来の２段インバータで構成された論理回路に比べ
て、高速論理動作が可能である。さらに大負荷を駆動す
る場合バッファ回路のゲート幅を大きくしても消費電力
は少なくてすむ。また、GaAsのような素子のばらつきの
大きなMESFETを用いて回路を構成しようとする場合、動
作マージンを考慮して出力振幅を大きくする必要がある
が、その場合に（１）式を満足する範囲でバッファの電
源を大きくすることにより、バッファ回路の電源を有効
に利用出来る。
第１図，第２図，第３図はそれぞれ本発明の第1,第2,第
３の実施例を示す回路図、第４図，第５図はそれぞれ従
来例を示す回路図である。 1,71……ダイオード、2,3,6,72……抵抗、4,5,8,70,74,
76……エンハンスメント型GaAs MESFET、7,9,10,11,12,
13,14,15,73,75……デプレーション型GaAs MESFET、60,
61……入力端子、30……出力端子、100,101,102……電
源端子、20,21……ソース結合型論理回路の出力端子、2
2,23,41,50,51……節点。
３の実施例を示す回路図、第４図，第５図はそれぞれ従
来例を示す回路図である。 1,71……ダイオード、2,3,6,72……抵抗、4,5,8,70,74,
76……エンハンスメント型GaAs MESFET、7,9,10,11,12,
13,14,15,73,75……デプレーション型GaAs MESFET、60,
61……入力端子、30……出力端子、100,101,102……電
源端子、20,21……ソース結合型論理回路の出力端子、2
2,23,41,50,51……節点。
Claims (1)
- 【請求項１】一端が第１の電源端子に接続され他端が第
１の節点に接続された第１のダイオードと、一端が前記
第１の節点に接続され他端が第２の節点に接続された第
１の負荷素子と、一端が前記第１の電源端子に接続され
他端が第３の節点に接続された第２の負荷素子と、ドレ
イン電極が前記第２の節点に接続されゲート電極が第１
の入力端子に接続されソース電極が第４の節点に接続さ
れた第１のMESFETと、ドレイン電極が前記第３の節点に
接続されゲート電極が第２の入力端子に接続されソース
電極が前記第４の節点に接続された第２のMESFETと、一
端が前記第４の節点に接続され他端が第２の電源端子に
接続された第３の負荷素子を有するソース結合型論理回
路と、ドレイン電極が前記第１の電源端子に接続されゲ
ート電極が前記第３の節点に接続されソース電極が出力
端子に接続された第１のデプレーション型MESFETと、ド
レイン電極が出力端子に接続されゲート電極が前記第２
の節点に接続されソース電極が第３の電源端子に接続さ
れた第３のMESFETを有するトーテムポール型バッファか
ら成ることを特徴とする電界効果トランジスタ論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047726A JPH0681039B2 (ja) | 1985-03-11 | 1985-03-11 | 電界効果トランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047726A JPH0681039B2 (ja) | 1985-03-11 | 1985-03-11 | 電界効果トランジスタ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206317A JPS61206317A (ja) | 1986-09-12 |
| JPH0681039B2 true JPH0681039B2 (ja) | 1994-10-12 |
Family
ID=12783333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047726A Expired - Lifetime JPH0681039B2 (ja) | 1985-03-11 | 1985-03-11 | 電界効果トランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681039B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0625063Y2 (ja) * | 1987-08-18 | 1994-06-29 | 沖電気工業株式会社 | 電流切換形論理回路 |
-
1985
- 1985-03-11 JP JP60047726A patent/JPH0681039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206317A (ja) | 1986-09-12 |
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