JPS63174426A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS63174426A JPS63174426A JP62006429A JP642987A JPS63174426A JP S63174426 A JPS63174426 A JP S63174426A JP 62006429 A JP62006429 A JP 62006429A JP 642987 A JP642987 A JP 642987A JP S63174426 A JPS63174426 A JP S63174426A
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- JP
- Japan
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- transistor
- inverter circuit
- control signal
- input
- threshold voltage
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はインバータ回路に関し、特にマイクロコンピ
ュータ等の半導体装置の入力段においてバッファ等とし
て用いられるインバータ回路【こ関する。
ュータ等の半導体装置の入力段においてバッファ等とし
て用いられるインバータ回路【こ関する。
第２図は、入力バッファ等に用いられる従来のＣ−ＭＯ
３構造のインバータ回路を示す回路図である。同図にお
いて、ＶＣＣは電源、ＶＳ２はグランド、ＱｌはＰチャ
ネルトランジスタ、Ｑ２はＮチャネルトランジスタは入
力端子、２は出力端子である。
３構造のインバータ回路を示す回路図である。同図にお
いて、ＶＣＣは電源、ＶＳ２はグランド、ＱｌはＰチャ
ネルトランジスタ、Ｑ２はＮチャネルトランジスタは入
力端子、２は出力端子である。
このような構成において、入力端子１の電圧が１−１°
′の場合、トランジスタＱ１がオフ〜ランジスタＱ２が
オンとなるので、グランドＶ８８により出力端子２がア
ースされるので、出力端子２の電圧が’ Ｌ ”となる
・ 一方、入力端子１の電圧が’ｌ”の場合、トランジスタ
Ｑ１がオン、トランジスタＱ２がオフとなるので、電源
ｖｃｃが出力端子２につながることにより、出力端子２
の電圧がＨ″となる。
′の場合、トランジスタＱ１がオフ〜ランジスタＱ２が
オンとなるので、グランドＶ８８により出力端子２がア
ースされるので、出力端子２の電圧が’ Ｌ ”となる
・ 一方、入力端子１の電圧が’ｌ”の場合、トランジスタ
Ｑ１がオン、トランジスタＱ２がオフとなるので、電源
ｖｃｃが出力端子２につながることにより、出力端子２
の電圧がＨ″となる。
このような回路の入力端子１における入力閾値電圧Ｖｉ
ｏは次式で決定する。
ｏは次式で決定する。
ただし、
Ｋ＝ｒへｙ
Ｖｐ：ＰチャネルトランジスタＱ１の閾値電圧ＶＮ：Ｎ
チャネルトランジスタＱ２の閾値電圧β ：Ｐチャネル
トランジスタＱ１で決まるコンダクタンス β ：ＮチャネルトランジスタＱ２で決まるコンダクタ
ンス （１）式で、Ｖ ＝Ｖ 、β −β とすると、
ＮＰＮ Ｖ、＝−Ｖ。０ １０２ ・・・（２）となり、
このようにしてインバータ回路の入力端子１におりる入
力閾値電圧を設定することができる。
チャネルトランジスタＱ２の閾値電圧β ：Ｐチャネル
トランジスタＱ１で決まるコンダクタンス β ：ＮチャネルトランジスタＱ２で決まるコンダクタ
ンス （１）式で、Ｖ ＝Ｖ 、β −β とすると、
ＮＰＮ Ｖ、＝−Ｖ。０ １０２ ・・・（２）となり、
このようにしてインバータ回路の入力端子１におりる入
力閾値電圧を設定することができる。
以上説明したように、従来のインバータ回路の入力閾値
電圧は、（１）式により一意に決定してしまう。このた
め、決定された入力閾値電圧に対する入力レベルでしか
、入力端子１に電圧を印加することができない。
電圧は、（１）式により一意に決定してしまう。このた
め、決定された入力閾値電圧に対する入力レベルでしか
、入力端子１に電圧を印加することができない。
したがって、マイクロコンピュータ等の半導体装置の入
力段としてこのインバータ回路を用いる場合、接続すべ
き外部装置の電圧レベルに制限が設けられる問題点があ
った。
力段としてこのインバータ回路を用いる場合、接続すべ
き外部装置の電圧レベルに制限が設けられる問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、入力閾値電圧を必要に応じて、変化させるこ
とのできるインバータ回路を提供することを目的とする
。
たもので、入力閾値電圧を必要に応じて、変化させるこ
とのできるインバータ回路を提供することを目的とする
。
この発明にかかるインバータ回路は、制御電極に入力信
号が印加されることで、出力信号を高電位または低電位
に決定する第１のトランジスタを有しており、前記第１
のトランジスタに対し並列に接続され、その制御電極に
前記入ノコ信号が印加Ａ − される、前記第１のトランジスタと同極性の第２のトラ
ンジスタと、前記第１及び第２のトランジスタ各々の一
方電極間に両電極が接続され、その制御電極に制御信号
が印加される第３のトランジスタとを備え、前記制御信
号により前記第３のトランジスタのオン・オフを選択す
ることで、入力閾値電圧を変化させるようにしている。
号が印加されることで、出力信号を高電位または低電位
に決定する第１のトランジスタを有しており、前記第１
のトランジスタに対し並列に接続され、その制御電極に
前記入ノコ信号が印加Ａ − される、前記第１のトランジスタと同極性の第２のトラ
ンジスタと、前記第１及び第２のトランジスタ各々の一
方電極間に両電極が接続され、その制御電極に制御信号
が印加される第３のトランジスタとを備え、前記制御信
号により前記第３のトランジスタのオン・オフを選択す
ることで、入力閾値電圧を変化させるようにしている。
この発明における第３のトランジスタを制御信号により
オン・オフすることより、第２のトランジスタと第１の
トランジスタとの電気的接続・非接続が選択され、その
結果、第１のトランジスタと第２のトランジスタによる
合成」ンダクタンスが変化して、入力の閾値電圧が変化
する。
オン・オフすることより、第２のトランジスタと第１の
トランジスタとの電気的接続・非接続が選択され、その
結果、第１のトランジスタと第２のトランジスタによる
合成」ンダクタンスが変化して、入力の閾値電圧が変化
する。
第１図は、入力段バッファ等に用いられるこの発明の一
実施例であるＣ−ＭＯ８構成のインバータ回路を示す回
路図である。同図においてＶ。０゜Ｖ８３．Ｑｌ、Ｑ２
．１．２は従来と同じなので説明は省略する。Ｑ３はト
ランジスタＱ２と同じ極−９＝ 性のＮチャネルトランジスタであり、トランジスタＱ３
はトランジスタＱ２に対し並列に接続され、ベースがト
ランジスタ０２同様入力端子１に接続されている。まｌ
Ｑ４はトランジスタＱ２とＱ３のドレイン間にトレイン
、ソースの両電極が接続された、Ｎチャネルトランジス
タであり、そのゲートには制御信号Ｓが印加されるよう
に設けられている。
実施例であるＣ−ＭＯ８構成のインバータ回路を示す回
路図である。同図においてＶ。０゜Ｖ８３．Ｑｌ、Ｑ２
．１．２は従来と同じなので説明は省略する。Ｑ３はト
ランジスタＱ２と同じ極−９＝ 性のＮチャネルトランジスタであり、トランジスタＱ３
はトランジスタＱ２に対し並列に接続され、ベースがト
ランジスタ０２同様入力端子１に接続されている。まｌ
Ｑ４はトランジスタＱ２とＱ３のドレイン間にトレイン
、ソースの両電極が接続された、Ｎチャネルトランジス
タであり、そのゲートには制御信号Ｓが印加されるよう
に設けられている。
このような構成において、制御信号Ｓが゛シ″レベルの
場合、トランジスタＱ４はオフ状態となる。したがって
、トランジスタＱ３は、図示のインバータ回路から電気
的に遮断されることになり、このインバータ回路は実質
上第２図のインバータ回路と等価になる。したがってそ
の入力閾値電圧■・は前述した（１）式で決定し、従来
同様、■。
場合、トランジスタＱ４はオフ状態となる。したがって
、トランジスタＱ３は、図示のインバータ回路から電気
的に遮断されることになり、このインバータ回路は実質
上第２図のインバータ回路と等価になる。したがってそ
の入力閾値電圧■・は前述した（１）式で決定し、従来
同様、■。
ｎ
＝ｖ 、β２＝β８とすると、（２）式の Ｖｉｎ−
（１／２）ｖｏｏ どなる。
（１／２）ｖｏｏ どなる。
一方、制御信号ＳがＩＩ ＨＩ＋レベルの場合、トラン
ジスタＱ４はオン状態となる。その結果、トランジスタ
Ｑ３はトランジスタＱ２に並列に接続され、しかもその
ゲートはトランジスタＱ２同様入力端子１に接続されて
いるため、トランジスタＱ３が入力端子１の入力閾値電
圧■ｉ、に影響を与える。
ジスタＱ４はオン状態となる。その結果、トランジスタ
Ｑ３はトランジスタＱ２に並列に接続され、しかもその
ゲートはトランジスタＱ２同様入力端子１に接続されて
いるため、トランジスタＱ３が入力端子１の入力閾値電
圧■ｉ、に影響を与える。
ここで、βＮ２をトランジスタＱ３で決まるコンダクタ
ンスとすると閾値電圧Ｖ１ｏは次式で決定する。
ンスとすると閾値電圧Ｖ１ｏは次式で決定する。
ただし、
となる。ここでＶ、＝ＶＮとすると
である。
（２）式のＶｌｏと（４）式のＶｉ、の大小関係を比べ
るため両者の差をとると ２（１＋に’） −Ｄ＞Ｏ・・・（５） 通常Ｖ ＝０．５ （Ｖ） 、 Ｖｏｏ＝５ （Ｖ）
より、ＶＣＣ−２ＶＮ＞０ 従って、トランジスタＱ４のオン・オフにより、このイ
ンバータ回路における入力閾値電圧Ｖｉｏを、（５）式
のＤで表わす分だけ変化させることができる。すなわち
第１図のインバータ回路では、２種類の入力閾値電圧を
選択できる。このため、トランジスタＱ３により決定す
る］ンダ］タンスβＮ２を予め適当に選択しておくこと
により、入力端子１と接続する外部装置の出力（電圧）
レベルに適合するように２種類の入ツノ閾値電圧を使い
分（プることかできる。
るため両者の差をとると ２（１＋に’） −Ｄ＞Ｏ・・・（５） 通常Ｖ ＝０．５ （Ｖ） 、 Ｖｏｏ＝５ （Ｖ）
より、ＶＣＣ−２ＶＮ＞０ 従って、トランジスタＱ４のオン・オフにより、このイ
ンバータ回路における入力閾値電圧Ｖｉｏを、（５）式
のＤで表わす分だけ変化させることができる。すなわち
第１図のインバータ回路では、２種類の入力閾値電圧を
選択できる。このため、トランジスタＱ３により決定す
る］ンダ］タンスβＮ２を予め適当に選択しておくこと
により、入力端子１と接続する外部装置の出力（電圧）
レベルに適合するように２種類の入ツノ閾値電圧を使い
分（プることかできる。
なお、この実施例では、トランジスタＱ３．Ｑ４、制御
信号Ｓは各々１つであったが、各々を複数個設りること
で、複数の制御信号により細かく多様な入力閾値電圧を
選択できるインバータ回路が実現する。
信号Ｓは各々１つであったが、各々を複数個設りること
で、複数の制御信号により細かく多様な入力閾値電圧を
選択できるインバータ回路が実現する。
また、トランジスタＱ１側に対し、上記実施例における
トランジスタＱ３．Ｑ４および制御信号Ｓに相当するも
のを接続することでも同様に入力閾値電圧を変えること
ができる。この場合トランジスタＱ１に並列接続される
トランジスタはＰチャネル形となる。なおトランジスタ
Ｑ４および上記これに相当するものは極性を問わない。
トランジスタＱ３．Ｑ４および制御信号Ｓに相当するも
のを接続することでも同様に入力閾値電圧を変えること
ができる。この場合トランジスタＱ１に並列接続される
トランジスタはＰチャネル形となる。なおトランジスタ
Ｑ４および上記これに相当するものは極性を問わない。
さらに、この実施例では、Ｃ−ＭＯ８構造で説明したが
、Ｐ−ＭＯＳ、Ｎ−ＭＯ３構造でも同様の原理で実現で
きる。
、Ｐ−ＭＯＳ、Ｎ−ＭＯ３構造でも同様の原理で実現で
きる。
（発明の効果）
以上説明したように、この発明によれば、第１゜第２の
トランジスタの一方電極間に設けた第３のトランジスタ
を制御信号によりオン・オフすることで、並列接続され
た第１．第２のトランジスタの合成コンダクタンスを変
化させて入力閾値電圧を変化させるようにしたため、入
力端子に接続させる外部装置の出力レベルに応じて制御
信号により入力閾値電圧を最適値に設定することができ
る。
トランジスタの一方電極間に設けた第３のトランジスタ
を制御信号によりオン・オフすることで、並列接続され
た第１．第２のトランジスタの合成コンダクタンスを変
化させて入力閾値電圧を変化させるようにしたため、入
力端子に接続させる外部装置の出力レベルに応じて制御
信号により入力閾値電圧を最適値に設定することができ
る。
このため、入力端子に接続できる外部装置の適用範囲が
格段に広くなる効果がある。
格段に広くなる効果がある。
第１図はこの発明の一実施例であるＣ−ＭＯ８構造のイ
ンバータ回路を示す回路図、第２図は従来のＣ−ＭＯ８
構造のインバータ回路を示す回路図である。 図において、ＱｌはＰヂャネルトランジスタ、０２〜Ｑ
４はＮチャネルトランジスタ、Ｓは制御信号である。 なお、各図中同一符号は同一または相当部分を示す。
ンバータ回路を示す回路図、第２図は従来のＣ−ＭＯ８
構造のインバータ回路を示す回路図である。 図において、ＱｌはＰヂャネルトランジスタ、０２〜Ｑ
４はＮチャネルトランジスタ、Ｓは制御信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）制御電極に入力信号が印加されることで、出力信
号を高電位または低電位に決定する第１のトランジスタ
を有するインバータ回路であって、前記第１のトランジ
スタに対し並列に接続され、その制御電極に前記入力信
号が印加される、前記第１のトランジスタと同極性の第
２のトランジスタと、 前記第１及び第２のトランジスタ各々の一方電極間に両
電極が接続され、その制御電極に制御信号が印加される
第３のトランジスタとを備え、前記制御信号により前記
第３のトランジスタのオン・オフを選択することで、入
力閾値電圧が変化することを特徴とするインバータ回路
。 - （２）前記第２、第３のトランジスタ及び前記制御信号
が複数設けられる特許請求の範囲第１項記載のインバー
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006429A JPS63174426A (ja) | 1987-01-14 | 1987-01-14 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006429A JPS63174426A (ja) | 1987-01-14 | 1987-01-14 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174426A true JPS63174426A (ja) | 1988-07-18 |
Family
ID=11638147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006429A Pending JPS63174426A (ja) | 1987-01-14 | 1987-01-14 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207310A (ja) * | 1990-11-30 | 1992-07-29 | Hitachi Ltd | モノマルチバイブレータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236323A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 入力回路 |
-
1987
- 1987-01-14 JP JP62006429A patent/JPS63174426A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236323A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 入力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207310A (ja) * | 1990-11-30 | 1992-07-29 | Hitachi Ltd | モノマルチバイブレータ |
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