JPH06232729A - 論理スイッチング回路及びｂｉｃｍｏｓ回路 - Google Patents

論理スイッチング回路及びｂｉｃｍｏｓ回路

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JPH06232729A
JPH06232729A JP5274681A JP27468193A JPH06232729A JP H06232729 A JPH06232729 A JP H06232729A JP 5274681 A JP5274681 A JP 5274681A JP 27468193 A JP27468193 A JP 27468193A JP H06232729 A JPH06232729 A JP H06232729A
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bipolar transistor
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JP5274681A
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Timothy C Buchholtz
クライド バックホールツ ティモスィー
Phan Nghia Van
ヴァン ファン ギア
Michael J Rohn
ジェイムズ ローン マイケル
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International Business Machines Corp
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Abstract

(57)【要約】 【目的】 低電源電圧において下側レール電圧と上側レ
ール電圧との間で迅速に切り替わる出力波形を提供す
る。 【構成】 ドライビング回路が、直列に接続されたバイ
ポーラトランジスタＴ１、Ｔ２と、出力信号を提供する
ためにバイポーラトランジスタＴ１とＴ２の間に配置さ
れた出力ノード１０と、バイポーラトランジスタＴ２の
ベースへ接続され、論理入力信号に応じて切り替わる電
界効果トランジスタＮ４とを含み、スイッチング回路
が、出力ノード１０の出力信号を電源電圧ＶＤＤとグラ
ンド電圧ＧＮＤとの間で完全にスイングさせるドライビ
ング回路を構成する電界効果トランジスタＰ５、Ｎ３
と、出力ノード１０の出力信号に応答してドライビング
回路をオン、オフする感知回路を構成する電界効果トラ
ンジスタＰ４、Ｎ５を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には論理スイッチ
ング回路に関し、特に下側レール電圧と上側レール電圧
との間で切り替わる出力波形を提供する論理スイッチン
グ回路に関する。さらに詳細には、本発明は低電源電圧
で下側レール電圧と上側レール電圧との間で迅速に切り
替わる出力波形を提供する改良型論理スイッチング回路
に関する。
【０００２】
【従来の技術】バイポーラと金属酸化膜半導体（ＭＯ
Ｓ）技術の両方の利点を有する高性能の超大規模集積回
路（ＶＬＳＩ）回路は、共通の半導体基板上にバイポー
ラトランジスタとＭＯＳトランジスタを形成し、かつ、
いわゆるバイポーラ相補形金属酸化膜半導体（ＢＩＣＭ
ＯＳ）を形成するために回路にこれらのトランジスタを
配置することによって、実現可能である。通常のＢＩＣ
ＭＯＳ論理スイッチング回路は２つの異なるステージを
含んでいる。第１ステージは所望の論理機能を達成する
ためにＣＭＯＳ電界効果トランジスタ（ＦＥＴ）を含ん
でおり、一方第２ステージは通常論理スイッチング回路
のドライビングステージとして動作するための少なくと
も一つのバイポーラトランジスタを含んでいる。
【０００３】バイポーラトランジスタはそれらの能力が
同一動作条件下でＦＥＴよりも高電流を供給することで
知られている。さらに、バイポーラトランジスタはＦＥ
Ｔよりも少ない空間で済み、かつ、ＦＥＴよりも低い入
力キャパシタンスを示す。他方、ＦＥＴは、回路で低レ
ベルの電力消費を必要とする場合にこのＦＥＴが優れた
集積密度を有していることから、所望の論理機能を達成
するためにＢＩＣＭＯＳ論理スイッチング回路の第１ス
テージに好ましく利用される。さらにまた、ＦＥＴはバ
イポーラトランジスタよりも優れた論理効率を与える。
【０００４】図１を参照すると、２入力ＮＡＮＤ機能を
実施する従来技術のＢＩＣＭＯＳ論理スイッチング回路
を図示する概要ダイアグラムが示されている。ＢＩＣＭ
ＯＳ論理スイッチング回路１００では、トランジスタＰ
１、Ｐ２、Ｎ１、Ｎ２、Ｎ３及びＮ４がＮＡＮＤ論理機
能を提供している。トランジスタＰ１及びＰ２はｐ−チ
ャネルＦＥＴであり、一方トランジスタＮ１、Ｎ２、Ｎ
３及びＮ４はｎ−チャネルＦＥＴである。トランジスタ
Ｔ１及びＴ２はＴ１とＴ２間に位置するノード１０と直
列に接続されているＮＰＮバイポーラトランジスタであ
る。ノード１０はこの論理スイッチング回路用の出力ノ
ードである。
【０００５】トランジスタＰ３、Ｎ５、Ｐ４及びＮ７は
ＢＩＣＭＯＳ論理スイッチング回路１００の出力におけ
るレールからレールへの出力スイングを提供する回路を
備えている。「レールからレールへの」出力スイング
は、出力電圧が第１電圧ＶＤＤから第２電圧ＧＮＤに又
はその反対にシフトする場合に生じる。トランジスタＰ
３及びＰ４はｐ−チャネルＦＥＴであり、一方トランジ
スタＮ５及びＮ７はｎ−チャネルＦＥＴである。トラン
ジスタＮ６はＴ１がオンとなっている場合にＴ２がオフ
となることを保証するｎ−チャネルＦＥＴであり、出力
が第１電圧ＶＤＤから第２電圧ＧＮＤへシフトするのを
許容する。
【０００６】この従来の回路は、下側レールからのＶBE
と上側レールからのＶBE間のアクティブバイポーラ領域
間で迅速に切り替わるレールからレールへの出力を提供
する。バイポーラトランジスタＴ１及びＴ２が全レール
からレールへの遷移を通じてアクティブ領域に存在しな
いという事実は、スイングを完了するための２つの小さ
な終了（フィニシング）ＦＥＴであるＰ３及びＮ５を必
要とする。またこれらのＦＥＴは、この回路によりドラ
イブされるＢＩＣＭＯＳ論理スイッチング回路により消
費されるであろう潜在ＤＣ電力を除去し、結果としてこ
の回路の出力電圧スイングはレールからレールへとなら
ない。
【０００７】図１に示される論理スイッチング回路は
１．０マイクロメータＢＩＣＭＯＳ技術による５ボルト
付近の動作電圧に適している。しかしながら、終了ＦＥ
Ｔがレールからレールへの電圧スイングをあまりにゆっ
くり達成するので、２．５ボルト位の低い供給電圧で動
作されるサブミクロン技術に対しては、この回路技術は
不適切となる。サブミクロンは０．５ミクロン未満を意
味し、サブミクロン技術は０．５ミクロン未満のＦＥＴ
チャネル長を含んでいる。
【０００８】従って、低圧レベルで迅速なレールからレ
ールへの応答を実施する論理スイッチング回路技術を有
することが望まれる。
【０００９】
【発明が解決しようとする課題】従って、改良型ＢＩＣ
ＭＯＳ論理スイッチング回路を提供することが本発明の
一つの目的である。
【００１０】また、下側レール電圧と上側レール電圧と
の間で迅速に切り替わる出力波形を提供するＢＩＣＭＯ
Ｓ論理スイッチング回路を提供することが本発明の別の
目的である。
【００１１】さらに、低電源電圧で下側レール電圧と上
側レール電圧との間で迅速に切り替わる出力波形を提供
するＢＩＣＭＯＳ論理スイッチング回路を提供すること
が本発明のもう一つの目的である。
【００１２】２．５ボルトのような低電源電圧で迅速な
レールからレールへの電圧出力スイング消失を提供する
ＢＩＣＭＯＳ論理スイッチング回路を提供することが本
発明の別の目的である。
【００１３】
【課題を解決するための手段】請求項１記載の発明は、
上側供給電圧と下側供給電圧との間でバイアスされた論
理スイッチング回路であって、複数の論理入力信号によ
ってドライブされるＣＭＯＳ論理回路と、前記ＣＭＯＳ
論理回路と結合されるドライビング回路と、を備え、前
記ドライビング回路が、第１バイポーラトランジスタ
と、前記第１バイポーラトランジスタと直列に結合さ
れ、ベースを有する第２バイポーラトランジスタと、出
力信号を提供するために前記第１バイポーラトランジス
タと前記第２バイポーラトランジスタとの間に配置され
る出力ノードと、前記第２バイポーラトランジスタの前
記ベースを前記上側供給電圧へ結合し、前記複数の論理
入力信号に応じて切り替わる少なくとも一つの制御可能
な電界効果トランジスタスイッチと、を有し、更に、前
記出力ノードの出力信号を前記論理入力信号の変化に応
じて前記上側供給電圧と前記下側供給電圧との間で完全
にスイングさせるために前記上側供給電圧と前記下側供
給電圧と前記出力ノードとへ結合されるスイッチング回
路と、を備えることを特徴とする。
【００１４】請求項２記載の発明は、請求項１記載の論
理スイッチング回路であって、前記第２バイポーラトラ
ンジスタをクランプするために前記第２バイポーラトラ
ンジスタへ結合されたクランピング回路を更に備え、前
記第２バイポーラトランジスタは飽和外に保持されるこ
とを特徴とする。
【００１５】請求項３記載の発明は、前記スイッチング
回路が、前記出力ノードと前記第１バイポーラトランジ
スタのベースへ結合され、前記出力ノードの前記出力信
号を前記上側供給電圧と前記下側供給電圧との間で完全
にスイングさせるドライビング回路と、前記出力ノード
と前記上側供給電圧と前記下側供給電圧へ結合され、前
記出力ノードの前記出力信号に応じて前記ドライビング
回路をオン及びオフとする感知回路と、を備えることを
特徴とする。
【００１６】請求項４記載の発明は、上側供給電圧と下
側供給電圧との間でバイアスされたＢＩＣＭＯＳ回路で
あって、複数の論理入力信号によってドライブされるＣ
ＭＯＳ論理回路と、前記ＣＭＯＳ論理回路へ結合され、
第１及び第２バイポーラトランジスタを含み、前記第１
バイポーラトランジスタと前記第２バイポーラトランジ
スタは両者の間で出力ノードと直列に結合される前記出
力ノードへ出力信号を提供するためのドライビング回路
とを備え、前記第２バイポーラトランジスタは前記上側
供給電圧へ結合される少なくとも一つの電界効果トラン
ジスタスイッチと直接結合するベースを有し、前記少な
くとも一つの電界効果トランジスタスイッチは前記複数
の論理入力信号の一つによって制御され、更に、前記出
力ノードの出力信号を前記論理入力信号の変化に応じて
前記上側供給電圧と前記下側供給電圧との間で完全にス
イングさせるために、前記上側供給電圧と前記下側供給
電圧と前記出力ノードとへ結合されるスイッチング回路
と、を備えることを特徴とする。
【００１７】請求項５記載の発明は、請求項４記載のＢ
ＩＣＭＯＳ回路であって、前記スイッチング回路が、前
記出力ノードと前記第１バイポーラトランジスタのベー
スへ結合され、前記出力ノードの前記出力信号を前記上
側供給電圧と前記下側供給電圧との間で完全にスイング
させるドライビング回路と、前記出力ノードと前記上側
供給電圧と前記下側供給電圧へ結合され、前記出力ノー
ドの前記出力信号に応じて前記ドライビング回路をオン
及びオフとする感知回路と、を備えることを特徴とす
る。
【００１８】
【作用】前記目的は、以下のように達成される。本発明
は上側供給電圧と下側供給電圧との間でバイアスされた
ＢＩＣＭＯＳ論理スイッチング回路を開示する。その回
路は複数の論理入力信号によりドライブされるＣＭＯＳ
論理回路を含んでいる。またその回路は、そのＣＭＯＳ
論理回路ヘ結合されているドライビング回路を有してお
り、出力ノードと第１バイポーラトランジスタと第２バ
イポーラトランジスタとを含んでいる。第１バイポーラ
トランジスタは、出力ノードの出力信号を提供するため
に出力ノードによって第２バイポーラトランジスタへ直
列に結合されており、第２バイポーラトランジスタは、
上側供給電圧へ結合されている電界効果トランジスタス
イッチと直接結合されるベースを有している。電界効果
トランジスタスイッチは論理入力信号によって制御され
ている。また、本発明の回路は、論理入力信号の変化に
応じて上側供給電圧と下側供給電圧との間で出力ノード
の出力信号を完全にスイングさせるために、上側供給電
圧と下側供給電圧と出力ノードとへ結合されるスイッチ
ング回路を含んでいる。
【００１９】また、本発明のＢＩＣＭＯＳ論理スイッチ
ング回路は第２バイポーラトランジスタをクランプする
ために、第２バイポーラトランジスタへ結合されるクラ
ンピング回路を含んでいてもよく、その場合第２バイポ
ーラトランジスタは飽和から外れるように持続される。
このクランピング回路は、ドレインとゲートとソースと
を有する電界効果トランジスタを含んでいてもよく、そ
の場合電界効果トランジスタのドレインとゲートとは第
２バイポーラトランジスタのベースへ結合され、電界効
果トランジスタのソースは下側供給電圧と接続される。
【００２０】また、本発明のスイッチング回路は、出力
ノードと第１バイポーラトランジスタのベースとへ結合
されるドライビング回路を含んでいてもよい。そのドラ
イビング回路は上側供給電圧と下側供給電圧との間で出
力ノードの出力信号を完全にスイングさせる。また、ス
イッチング回路は出力ノードと上側供給電圧と下側供給
電圧とへ結合される感知回路を含んでいてもよい。その
感知回路は出力ノードの出力信号に応じて、ドライビン
グ回路をオンとオフに切り換える。
【００２１】
【実施例】本発明は論理入力に応じて回路のＤＣ電力消
費がなく、従来の回路よりも低い電源電圧で動作される
迅速なレールからレールへの出力電圧スイングを提供す
る。本発明の回路は約２．５ボルトの低圧で動作され
る。
【００２２】図面、特に図２を参照すると、本発明の好
ましい実施例に従って論理ＮＡＮＤ回路を実施する２入
力ＢＩＣＭＯＳ回路の概要ダイアグラムが示されてい
る。トランジスタＰ１、Ｐ２、Ｎ１及びＮ２がＢＩＣＭ
ＯＳ回路２００の２入力ＮＡＮＤ機能を構成する。トラ
ンジスタＰ１及びＰ２はｐ−チャネルＦＥＴであり、一
方トランジスタＮ１及びＮ２はｎ−チャネルＦＥＴであ
る。トランジスタＴ１及びＴ２は、本発明の好ましい実
施例に従って、出力ノード１０へ接続される共通ノード
３と「トーテムポール」構成で一緒に接続されるＮＰＮ
バイポーラトランジスタである。示されている概要ダイ
アグラムでは、共通ノード３は出力ノード１０とは別の
ポイントとして示されているが、実際にはそれらは両方
とも同じノードである。示された実施例では、Ｔ２はＮ
ＰＮバイポーラトランジスタであるが、プッシュプル型
配列を形成するためにＰＮＰバイポーラトランジスタを
使用してもよい。
【００２３】トランジスタＴ１及びＴ２は電源電圧ＶＤ
Ｄとグランド電圧ＧＮＤ間でバイアスされている。トラ
ンジスタＴ１はエミッタホロワ構成で構成されており、
トランジスタＴ２は共通エミッタ増幅器構成で構成され
ている。トランジスタＴ１がオンとなって導通される場
合、ノード１０における出力信号はＶＤＤまで上昇す
る。他方、トランジスタＴ２がオンとなって導通される
場合、ノード１０における出力信号はＧＮＤまで下降す
る。ｎ−チャネルＦＥＴであるトランジスタＮ４は出力
が論理１から論理０までスイングする場合にトランジス
タＴ２をオフにするために使用される。
【００２４】トランジスタＰ４のドレインとトランジス
タＮ５のドレインは、ｐ−チャネルＦＥＴであるトラン
ジスタＰ３とｎ−チャネルＦＥＴであるトランジスタＮ
３のゲートに対して回路のレールからレールへの電圧ス
イングのためのフィードバックを提供する。
【００２５】入力Ａ０及びＡ１の両方が論理レベル
「１」である場合、トランジスタＮ１及びＮ２はトラン
ジスタＴ１のベースへバイアス電流を供給するためにオ
ンになり、図１に示す従来技術の回路において見いださ
れるＶBEクランプ挙動なしに、下側レール電圧又はＧＮ
Ｄへ出力を滑らかに下降させる。トランジスタＮ４はト
ランジスタＴ２をオフにし、トランジスタＴ２が飽和す
るのを妨げ、トランジスタＮ４のしきい値電圧Ｖt(N4)
でバイポーラトランジスタＴ２のベースをクランプす
る。飽和防止に加えて、出力が高くなった場合にバイポ
ーラトランジスタＴ２がオフになることを確保するため
に、トランジスタＮ４はバイポーラトランジスタＴ２を
オフにする。トランジスタＮ３はＡＣスイッチングノイ
ズを除去するために利用される。
【００２６】Ａ０又はＡ１のいずれかが論理０であり、
他の入力が論理１である場合、トランジスタＰ１又はＰ
２はそれぞれオンになり、ノード１をＶＤＤまで充電す
る。さらにＡ０及びＡ１の両方が論理０である場合、ト
ランジスタＰ１及びＰ２は両方ともオンにされ、ノード
１をＶＤＤまで充電する。ノード１の電圧がＶＤＤまで
上昇するとＴ１はノード１０における出力を上側レール
電圧又はＶＤＤまで充電し始める。Ｐ４及びＮ５によっ
て形成されるフィードバックインバータはＰ３をドライ
ブし、出力をＶＤＤとし、Ｔ１をオフにする。
【００２７】ＮＡＮＤ機能以外の論理機能も本発明の好
ましい実施例に従ってＢＩＣＭＯＳ論理スイッチング回
路で実施できる。例えば、図３は本発明の好ましい実施
例に従って論理ＮＯＲ回路を実施する２入力ＢＩＣＭＯ
Ｓ回路の概要ダイアグラムを示している。図３におい
て、論理機能はトランジスタＰ１、Ｐ２、Ｎ１及びＮ２
によって提供されている。
【００２８】図４を参照すると、２入力ＢＩＣＭＯＳ回
路の概要ダイアグラムが示されており、本発明の好まし
い実施例に従って「ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ
（インバータ）」論理を実施するためにその回路を利用
できる。この回路では、論理機能はトランジスタＰ１、
Ｐ２、Ｐ３、Ｐ４、Ｎ１、Ｎ２、Ｎ３及びＮ４によって
提供されている。当業者は多くの他の論理機能が本発明
の好ましい実施例に従って実施できることを理解するで
あろう。
【００２９】大きいＲＣロードをドライブする場合、図
２に示されるＢＩＣＭＯＳ回路を、本発明の好ましい実
施例に従って重いＲＣロードをドライブするために強化
された論理ＮＡＮＤ回路を実施する２入力ＢＩＣＭＯＳ
回路の概要ダイアグラムを示す図５に示すように修正す
ることができる。性能上の改良は、プルダウンバイポー
ラトランジスタＴ２のベースへの電流を増加するため
に、ＶＤＤとトランジスタＰ３とを直接結合しｐ−チャ
ネルＦＥＴであるＰ５を追加することにより実現でき
る。
【００３０】開示されたＢＩＣＭＯＳ回路の性能はさら
にトランジスタＮ１及びＮ２に対する下側しきい値電圧
（下側ＶT ）を有するｎ−チャネルＦＥＴを利用するこ
とで強化できる。これらの下側ＶT ｎ−チャネルＦＥＴ
を実施するＢＩＣＭＯＳ回路は、標準電圧ＶT を有する
ｎーチャネルＦＥＴを使用する回路を２．５ボルトで動
作する場合に、ＢＩＣＭＯＳ回路の立ち下り出力遅延を
３５％まで改良できる。
【００３１】図６を参照すると、ＮＡＮＤ機能を実施す
るために利用できる２つのＢＩＣＭＯＳ論理スイッチン
グ回路のブロックダイアグラムが示されている。論理ブ
ロック６００、６０２、６０４及び６０６はＢＩＣＭＯ
Ｓ論理ＮＡＮＤ回路である。論理ブロック６００及び６
０２は、本発明の好ましい実施例に従って構成されるＢ
ＩＣＭＯＳ論理ＮＡＮＤ回路であり、一方論理ブロック
６０４及び６０６は従来のＢＩＣＭＯＳ論理ＮＡＮＤ回
路である。
【００３２】各論理ブロックは２つの入力Ａ０及びＡ１
を有している。入力Ａ１は４つの論理ブロック全てにお
いてＶＤＤへ結合されている。論理ブロック６００及び
論理ブロック６０４の入力Ａ０は入力リード６０８に結
合されている。入力リード６０８は論理「１」又は論理
「０」信号の入力を供給する。論理ブロック６０４の出
力ノード１０は論理ブロック６０６の入力Ａ０へ結合さ
れている。論理ブロック６０２の出力ノード１０は出力
リード６１０へ結合されており、論理ブロック６０６の
出力ノード１０は出力リード６１２へ結合されている。
【００３３】図７を参照すると、図１に示される従来の
ＢＩＣＭＯＳ論理スイッチング回路及び図２に示され、
図６に図示される構成で実施される本発明のＢＩＣＭＯ
Ｓ論理スイッチング回路からの入出力波形のグラフが示
されている。図７の波形は従来回路及び本発明の回路の
両方の回路シミュレーションから発生している。波１及
び波２はそれぞれ論理ブロック６００及び６０４からの
出力信号である。これらの２つの出力信号は論理ブロッ
ク６０２へ送られる波１及び論理ブロック６０６へ送ら
れる波２を有する論理ブロック６０２及び６０６への入
力信号を形成する。波３は出力リード６１２で生じる出
力信号であり、一方波４は出力リード６１０で生じる出
力信号である。
【００３４】波３は従来のＢＩＣＭＯＳ論理スイッチン
グ回路の論理ブロック６０６からの出力であり、論理ブ
ロック６０４からの波２により図示される入力の結果で
ある。波４は本発明の好ましい実施例を実施するＢＩＣ
ＭＯＳ論理スイッチング回路の論理ブロック６０２から
の出力である。波４は波１に応じて発生し、論理ブロッ
ク６００の出力から生じている。
【００３５】図１のトランジスタＴ２のアクティブバイ
ポーラ領域を表す出力波形の部分が、ＶＤＤが５．０ボ
ルトであった場合から、さらに２．５ボルト低減するの
で、出力が上側レール電圧ＶＤＤから下側レール電圧Ｇ
ＮＤへ切り替わる場合に、２．５ボルトにおいて従来技
術の回路は非常にゆっくりした応答を示す。
【００３６】波２はバイポーラトランジスタＴ２の出力
とベース間のｎ−チャネルＦＥＴであるＮ３及びＮ４の
直接結合によって生じる図２のバイポーラトランジスタ
Ｔ２におけるＶBEクランプ挙動を示す。他方、波１はＶ
BEクランプ効果（効率）の除去のためグランドへの滑ら
かな出力立ち下げ遷移を示しており、このクランプ効果
の除去は本発明の好ましい実施例に従って構成されるＢ
ＩＣＭＯＳ論理スイッチング回路によって実施される。
上昇波形である波４の切り替え速度におけるドラマチッ
クな改良が見いだされる。
【００３７】さらに、回路シミュレーションから、上側
ＦＥＴにより支配される波４における波形領域は、波１
の立ち下げ波形によって提供される追加のオーバードラ
イブのために、略２００ミリボルト低減される。本発明
の好ましい実施例に従って構成されるＢＩＣＭＯＳ回路
の結果の出力波形において観察されるこれらの組み合わ
された改良は大きいＲＣを有するネットをドライブする
場合にもっと重要となるであろう。
【００３８】示された例はＮＡＮＤ、ＮＯＲ及び反転さ
れたＡＮＤ ＯＲのような種々の論理機能を実施するＢ
ＩＣＭＯＳ論理スイッチング回路を示している。当業者
は迅速なレールからレールへの出力電圧スイングを有す
る多くの他の論理機能が本発明の好ましい実施例に従っ
て実施されることを理解するであろう。さらにまたＡ０
及びＡ１以外の多くの入力を本発明の好ましい実施例に
従って使用することもできる。
【００３９】
【発明の効果】本発明は上記構成としたため、低電源電
圧で下側レール電圧と上側レール電圧との間で迅速に切
り替わる出力波形を提供できるという優れた効果を有す
る。
【図面の簡単な説明】
【図１】２入力ＮＡＮＤを実施する従来技術のＢＩＣＭ
ＯＳ論理スイッチング回路の概要ダイアグラムを示す。
【図２】本発明の好ましい実施例に従って論理ＮＡＮＤ
回路を実施する２入力ＢＩＣＭＯＳ回路の概要ダイアグ
ラムを示す。
【図３】本発明の好ましい実施例に従って論理ＮＯＲ回
路を実施する２入力ＢＩＣＭＯＳ回路の概要ダイアグラ
ムを示す。
【図４】本発明の好ましい実施例に従って「ＡＮＤ−Ｏ
Ｒ−ＩＮＶＥＲＴＥＲ（インバータ）」論理を実施する
２入力ＢＩＣＭＯＳ回路の概要ダイアグラムを示す。
【図５】本発明の好ましい実施例に従って、重いＲＣロ
ードをドライブするために強化された論理ＮＡＮＤ回路
を実施する２入力ＢＩＣＭＯＳ回路の概要ダイアグラム
を示す。
【図６】ＮＡＤＮ機能を実施する２つのＢＩＣＭＯＳ論
理スイッチング回路のブロックダイアグラムを示す。
【図７】図１に示された従来のＢＩＣＭＯＳ論理スイッ
チング回路と、図２に示され、図６に図示された構成で
実施される本発明のＢＩＣＭＯＳ論理スイッチング回路
の入出力波形のグラフを示す。
【符号の説明】
１ ノード ２ ノード ３ 共通ノード １０ ノード ６００ 論理ブロック ６０２ 論理ブロック ６０４ 論理ブロック ６０６ 論理ブロック ６０８ 入力リード ６１０ 出力リード ６１２ 出力リード Ａ０ 入力 Ａ１ 入力 Ｂ０ 入力 Ｂ１ 入力 ＧＮＤ グランド電圧 Ｎ１ トランジスタ Ｎ２ トランジスタ Ｎ３ トランジスタ Ｎ４ トランジスタ Ｎ５ トランジスタ Ｎ６ トランジスタ Ｎ７ トランジスタ Ｐ１ トランジスタ Ｐ２ トランジスタ Ｐ３ トランジスタ Ｐ４ トランジスタ Ｐ５ トランジスタ Ｐ６ トランジスタ Ｐ７ トランジスタ Ｔ１ トランジスタ Ｔ２ トランジスタ ＶＤＤ 電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギア ヴァン ファン アメリカ合衆国55902、ミネソタ州ロチェ スター、デル レイン サウスウエスト 2217 (72)発明者 マイケル ジェイムズ ローン アメリカ合衆国55901、ミネソタ州ロチェ スター、ヒルズボロ レイン ノースウエ スト 6019

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 上側供給電圧と下側供給電圧との間でバ
    イアスされた論理スイッチング回路であって、 複数の論理入力信号によってドライブされるＣＭＯＳ論
    理回路と、 前記ＣＭＯＳ論理回路と結合されるドライビング回路
    と、 を備え、前記ドライビング回路が、 第１バイポーラトランジスタと、 前記第１バイポーラトランジスタと直列に結合され、ベ
    ースを有する第２バイポーラトランジスタと、 出力信号を提供するために前記第１バイポーラトランジ
    スタと前記第２バイポーラトランジスタとの間に配置さ
    れる出力ノードと、 前記第２バイポーラトランジスタの前記ベースを前記上
    側供給電圧へ結合し、前記複数の論理入力信号に応じて
    切り替わる少なくとも一つの制御可能な電界効果トラン
    ジスタスイッチと、 を有し、 更に、前記出力ノードの出力信号を前記論理入力信号の
    変化に応じて前記上側供給電圧と前記下側供給電圧との
    間で完全にスイングさせるために前記上側供給電圧と前
    記下側供給電圧と前記出力ノードとへ結合されるスイッ
    チング回路と、 を備えることを特徴とする論理スイッチング回路。
  2. 【請求項２】 前記第２バイポーラトランジスタをクラ
    ンプするために前記第２バイポーラトランジスタへ結合
    されたクランピング回路を更に備え、前記第２バイポー
    ラトランジスタは飽和外に保持される請求項１記載の論
    理スイッチング回路。
  3. 【請求項３】 前記スイッチング回路が、 前記出力ノードと前記第１バイポーラトランジスタのベ
    ースへ結合され、前記出力ノードの前記出力信号を前記
    上側供給電圧と前記下側供給電圧との間で完全にスイン
    グさせるドライビング回路と、 前記出力ノードと前記上側供給電圧と前記下側供給電圧
    へ結合され、前記出力ノードの前記出力信号に応じて前
    記ドライビング回路をオン及びオフとする感知回路と、 を備えることを特徴とする請求項１記載の論理スイッチ
    ング回路。
  4. 【請求項４】 上側供給電圧と下側供給電圧との間でバ
    イアスされたＢＩＣＭＯＳ回路であって、 複数の論理入力信号によってドライブされるＣＭＯＳ論
    理回路と、 前記ＣＭＯＳ論理回路へ結合され、第１及び第２バイポ
    ーラトランジスタを含み、前記第１バイポーラトランジ
    スタと前記第２バイポーラトランジスタは両者の間で出
    力ノードと直列に結合される前記出力ノードへ出力信号
    を提供するためのドライビング回路とを備え、 前記第２バイポーラトランジスタは前記上側供給電圧へ
    結合される少なくとも一つの電界効果トランジスタスイ
    ッチと直接結合するベースを有し、前記少なくとも一つ
    の電界効果トランジスタスイッチは前記複数の論理入力
    信号の一つによって制御され、 更に、前記出力ノードの出力信号を前記論理入力信号の
    変化に応じて前記上側供給電圧と前記下側供給電圧との
    間で完全にスイングさせるために、前記上側供給電圧と
    前記下側供給電圧と前記出力ノードとへ結合されるスイ
    ッチング回路と、 を備えることを特徴とするＢＩＣＭＯＳ回路。
  5. 【請求項５】 前記スイッチング回路が、 前記出力ノードと前記第１バイポーラトランジスタのベ
    ースへ結合され、前記出力ノードの前記出力信号を前記
    上側供給電圧と前記下側供給電圧との間で完全にスイン
    グさせるドライビング回路と、 前記出力ノードと前記上側供給電圧と前記下側供給電圧
    へ結合され、前記出力ノードの前記出力信号に応じて前
    記ドライビング回路をオン及びオフとする感知回路と、 を備えることを特徴とする請求項４記載のＢＩＣＭＯＳ
    回路。
JP5274681A 1992-12-04 1993-11-02 論理スイッチング回路及びｂｉｃｍｏｓ回路 Pending JPH06232729A (ja)

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