JP2868791B2 - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JP2868791B2 JP2868791B2 JP19102489A JP19102489A JP2868791B2 JP 2868791 B2 JP2868791 B2 JP 2868791B2 JP 19102489 A JP19102489 A JP 19102489A JP 19102489 A JP19102489 A JP 19102489A JP 2868791 B2 JP2868791 B2 JP 2868791B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- fet
- integrated circuit
- power supply
- semiconductor logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタンダードセル方式の半導体論理集積回
路に係わり、特に負荷FETとドライバFETとの配置位置の
改良をはかった半導体論理集積回路に関する。
路に係わり、特に負荷FETとドライバFETとの配置位置の
改良をはかった半導体論理集積回路に関する。
（従来の技術） 従来、Si集積回路のうち、一般ユーザーからの要求に
応じて設計されるセミカスタム方式の集積回路には、ゲ
ートアレイ方式，スタンダードセル方式及びスーパーイ
ンテグレーション方式等がある。このうちスタンダード
セル方式は、100％のセル使用率が得られる、未使用の
配線トラックがないため高集積化できる等の点で優れて
いる。さらに、チップ面積を小さくできることから、配
線長が短くなり負荷が小さくなる、歩留りが高い、等の
利点を有する。
応じて設計されるセミカスタム方式の集積回路には、ゲ
ートアレイ方式，スタンダードセル方式及びスーパーイ
ンテグレーション方式等がある。このうちスタンダード
セル方式は、100％のセル使用率が得られる、未使用の
配線トラックがないため高集積化できる等の点で優れて
いる。さらに、チップ面積を小さくできることから、配
線長が短くなり負荷が小さくなる、歩留りが高い、等の
利点を有する。
一方、GaAs集積回路においても、Si集積回路のスタン
ダードセル方式の影響を受けながら、近年この方式によ
る集積回路の開発が進められるようになっている。特
に、GaAs集積回路は高速低消費電力である反面、配線容
量等の外部負荷容量への依存性が強いため、高集積化で
きるスタンダードセル方式への移行が必要となるからで
ある。
ダードセル方式の影響を受けながら、近年この方式によ
る集積回路の開発が進められるようになっている。特
に、GaAs集積回路は高速低消費電力である反面、配線容
量等の外部負荷容量への依存性が強いため、高集積化で
きるスタンダードセル方式への移行が必要となるからで
ある。
スタンダードセル方式の利点は上記以外にも“セルラ
イブラリを構成する基本セルのレイアウトを最適化でき
る”という点がある。言い換えれば、既にFETが配置し
てあるゲートアレイに比べてコンパクトにFETを配置で
きるということである。
イブラリを構成する基本セルのレイアウトを最適化でき
る”という点がある。言い換えれば、既にFETが配置し
てあるゲートアレイに比べてコンパクトにFETを配置で
きるということである。
第５図にスタンダードセルう方式の従来例として、Ga
As集積回路の基本回路であるDCFLのインバータの回路図
（ａ）と、セルのレイアウト図（ｂ）、その等価回路図
（ｃ）を示す。このインバータは、負荷FET51とドライ
バFET52てで構成されており、負荷FET51はディプレッシ
ョン型FET（VTH＝−0.6V）、ドライバFET52はエンハン
スメント型FET（VTH＝＋0.1V）である。負荷FET51のゲ
ート幅（WGD）とドライバFET52のゲート幅（WGE）は動
作余裕を確保するため、通常はWGE＞WGDの関係にある。
ここでは、WGE＝10μm,WGD＝５μｍの場合のレイアウト
を示している。また、接地用（GND）給電線53及び電源
用（VDD）給電線54が配線トラックの長手方向（セル幅
方向Ａ）に平行配置されている。
As集積回路の基本回路であるDCFLのインバータの回路図
（ａ）と、セルのレイアウト図（ｂ）、その等価回路図
（ｃ）を示す。このインバータは、負荷FET51とドライ
バFET52てで構成されており、負荷FET51はディプレッシ
ョン型FET（VTH＝−0.6V）、ドライバFET52はエンハン
スメント型FET（VTH＝＋0.1V）である。負荷FET51のゲ
ート幅（WGD）とドライバFET52のゲート幅（WGE）は動
作余裕を確保するため、通常はWGE＞WGDの関係にある。
ここでは、WGE＝10μm,WGD＝５μｍの場合のレイアウト
を示している。また、接地用（GND）給電線53及び電源
用（VDD）給電線54が配線トラックの長手方向（セル幅
方向Ａ）に平行配置されている。
FETを配置する場合、等価回路図（ｃ）に示すように
通常は（ａ）に示す回路図と同じイメージで配置してい
る。回路図と同じイメージで配置した方がレイアウトが
簡単でエラーチェックもし易いからである。しかし、こ
のようなレイアウト方法は「デッドスペース（何もパタ
ーンがない余白）を生み易い」といった問題点がある。
以下に、２種類のデッドスペースについて具体的に説明
する。
通常は（ａ）に示す回路図と同じイメージで配置してい
る。回路図と同じイメージで配置した方がレイアウトが
簡単でエラーチェックもし易いからである。しかし、こ
のようなレイアウト方法は「デッドスペース（何もパタ
ーンがない余白）を生み易い」といった問題点がある。
以下に、２種類のデッドスペースについて具体的に説明
する。
１つは、ゲート幅WGEとWGDの大きさが異なる回路にお
いて、第５図（ｂ）中の領域55のようなデッドスペース
が生じるというものである。第５図はインバータの場合
であるが、これよりもFET数が多いセル、例えばフリッ
プフロップのセルではさらに深刻で、デッドスペースが
より一層増大し、コンパクトなレイアウトができない。
いて、第５図（ｂ）中の領域55のようなデッドスペース
が生じるというものである。第５図はインバータの場合
であるが、これよりもFET数が多いセル、例えばフリッ
プフロップのセルではさらに深刻で、デッドスペースが
より一層増大し、コンパクトなレイアウトができない。
もう１つは、第６図（ｂ）に示すような各種セルの寸
法の高さが異なる場合に、高さの差がデッドスペース61
になるというものである。なお、以下において基本セル
の寸法を規定する「幅」と「高さ」は、配線トラックの
長手方向の辺の長さを幅とし、これと直交する辺の長さ
を高さとする。セルのレイアウト設計には２つの方法が
あって、第６図（ａ）のような全てのセルの高さを揃え
るポリセル方式と、同図（ｂ）のような各々のセルの高
さが異なるビルディングセル方式とがある。ポリセル方
式はレイアウトの単純さに利点があるが、セル面積や性
能（セル内）を考慮したレイアウトの最適化が行える点
からいうと、ビルディングセル方式の方が良い。但し、
このビルディングセル方式のデメリットは、インバータ
のような単一ゲートのセルは構成FET数が少ないので一
般に高さが低く、デッドスペース61を生じ易いというこ
とである。従って、なるべく高さが揃うように単一ゲー
トセルの場合は、より縦長にレイアウトしなければなら
ないが、従来はレイアウトの単純化のため考慮に入れて
いなかった。
法の高さが異なる場合に、高さの差がデッドスペース61
になるというものである。なお、以下において基本セル
の寸法を規定する「幅」と「高さ」は、配線トラックの
長手方向の辺の長さを幅とし、これと直交する辺の長さ
を高さとする。セルのレイアウト設計には２つの方法が
あって、第６図（ａ）のような全てのセルの高さを揃え
るポリセル方式と、同図（ｂ）のような各々のセルの高
さが異なるビルディングセル方式とがある。ポリセル方
式はレイアウトの単純さに利点があるが、セル面積や性
能（セル内）を考慮したレイアウトの最適化が行える点
からいうと、ビルディングセル方式の方が良い。但し、
このビルディングセル方式のデメリットは、インバータ
のような単一ゲートのセルは構成FET数が少ないので一
般に高さが低く、デッドスペース61を生じ易いというこ
とである。従って、なるべく高さが揃うように単一ゲー
トセルの場合は、より縦長にレイアウトしなければなら
ないが、従来はレイアウトの単純化のため考慮に入れて
いなかった。
（発明が解決しようとする課題） このように、従来のスタンダードセル方式の半導体論
理集積回路においては、セルのレイアウトを回路図と同
じイメージで行っているため、デッドスペースが生じ易
く、十分なる高集積化ができないという問題があった。
理集積回路においては、セルのレイアウトを回路図と同
じイメージで行っているため、デッドスペースが生じ易
く、十分なる高集積化ができないという問題があった。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、デッドスペースを減少させること
ができ、高集積化をはかり得るスダンダードセル方式の
半導体論理集積回路を提供することにある。
目的とするところは、デッドスペースを減少させること
ができ、高集積化をはかり得るスダンダードセル方式の
半導体論理集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、基本セルを構成する負荷FETとドラ
イバFETの配置を改良することにより、基本セル内のデ
ッドスペースの低減と共に、基本セル自身の占有面積の
低減をはかることにある。
イバFETの配置を改良することにより、基本セル内のデ
ッドスペースの低減と共に、基本セル自身の占有面積の
低減をはかることにある。
即ち本発明は、複数の基本セルからセルライブラリを
構成したスタンダードセル方式の半導体論理集積回路に
おいて、前記基本セル内で、電源用給電線及び接地用給
電線を配線トラックの長手方向であるセル幅方向に平行
配置し、前記基本セルを構成する負荷FET及びドライバF
ETをゲート幅方向がセル幅方向と直交するセル高さ方向
に縦列配置し、且つそれぞれゲート幅方向がセル高さ方
向となるよう配置し、負荷FETの電源用電極とドライバF
ETの接地用電極とをセル高さ方向の同一線上に配置する
ようにしたものである。
構成したスタンダードセル方式の半導体論理集積回路に
おいて、前記基本セル内で、電源用給電線及び接地用給
電線を配線トラックの長手方向であるセル幅方向に平行
配置し、前記基本セルを構成する負荷FET及びドライバF
ETをゲート幅方向がセル幅方向と直交するセル高さ方向
に縦列配置し、且つそれぞれゲート幅方向がセル高さ方
向となるよう配置し、負荷FETの電源用電極とドライバF
ETの接地用電極とをセル高さ方向の同一線上に配置する
ようにしたものである。
（作用） 本発明によれば、負荷FETとドライバFET（一般には、
ゲート幅が異なりゲート長が等しい）を、ゲート幅方向
がセル高さ方向となるようにセル高さ方向に並べるた
め、セル内のデッドスペースが少なくなる。また、セル
幅方向に並べるよりも縦長のセルになるので、特にイン
バータのような単一ゲートのセルの場合は、複数ゲート
のセルとの高さの差が小さくなりデッドスペースを削減
することができる。従って、よりコンパクトにレイアウ
トができ、高集積化が可能となり、さらに配線長等が短
くなり高速動作も可能となる。
ゲート幅が異なりゲート長が等しい）を、ゲート幅方向
がセル高さ方向となるようにセル高さ方向に並べるた
め、セル内のデッドスペースが少なくなる。また、セル
幅方向に並べるよりも縦長のセルになるので、特にイン
バータのような単一ゲートのセルの場合は、複数ゲート
のセルとの高さの差が小さくなりデッドスペースを削減
することができる。従って、よりコンパクトにレイアウ
トができ、高集積化が可能となり、さらに配線長等が短
くなり高速動作も可能となる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わるスタンダードセル
方式のGaAs論理集積回路の中のDCFL回路のインバータ
（以下、INVと略記する）を示すもので、（ａ）はレイ
アウト図、（ｂ）は等価回路図、（ｃ）は（ａ）の矢視
Ａ−Ａ断面図である。
方式のGaAs論理集積回路の中のDCFL回路のインバータ
（以下、INVと略記する）を示すもので、（ａ）はレイ
アウト図、（ｂ）は等価回路図、（ｃ）は（ａ）の矢視
Ａ−Ａ断面図である。
負荷FET11とドライバFET12の各ゲート11a,12aはセル
の高さ方向と平行であり同一直線上に配置されている。
各々のゲート幅は負荷FET11がWGD＝５μｍ、ドライバFE
T12がWGE＝10μｍ、ゲート長はいずれもLG＝1.5μｍで
ある。
の高さ方向と平行であり同一直線上に配置されている。
各々のゲート幅は負荷FET11がWGD＝５μｍ、ドライバFE
T12がWGE＝10μｍ、ゲート長はいずれもLG＝1.5μｍで
ある。
給電線は接地用（GND）給電線13と電源用（VDD）給電
線14との２本が、セルの幅方向に平行に並んで通ってい
る。給電線13,14の線幅はいずれも15μｍである。負荷F
ET11の電源用（VDD）電極15は、ドライバFET12の接地用
（GND）電極16をセルの高さ方向に延長した線上に配置
されている。即ち、VDD電極15及びGND電極16は、セル高
さ方向の同一線上に配置されている。また、INVの入力
用（IN）配線17,出力用（OUT）配線18には第１層配線
を、給電線13,14には第２層配線を用いている。
線14との２本が、セルの幅方向に平行に並んで通ってい
る。給電線13,14の線幅はいずれも15μｍである。負荷F
ET11の電源用（VDD）電極15は、ドライバFET12の接地用
（GND）電極16をセルの高さ方向に延長した線上に配置
されている。即ち、VDD電極15及びGND電極16は、セル高
さ方向の同一線上に配置されている。また、INVの入力
用（IN）配線17,出力用（OUT）配線18には第１層配線
を、給電線13,14には第２層配線を用いている。
負荷FET11のVDD電極15、ドライバFET12のGND電極16と
各々の給電線13,14との結線は、VDD電極15は第１層配線
21で、GND電極16は第２層配線22で行っており、各配線2
1,22の重なり部分19でクロスオーバ容量が生じるものと
なっている。このクロスオーバ容量は、特にGaAs回路の
ような高速でスイッチングする回路は（di/dt）ノイズ
を発生し易いので、それを緩和する働きがある。なお、
本実施例におけるクロスオーバ面積は、27μｍ×２μｍ
＝54μｍである。
各々の給電線13,14との結線は、VDD電極15は第１層配線
21で、GND電極16は第２層配線22で行っており、各配線2
1,22の重なり部分19でクロスオーバ容量が生じるものと
なっている。このクロスオーバ容量は、特にGaAs回路の
ような高速でスイッチングする回路は（di/dt）ノイズ
を発生し易いので、それを緩和する働きがある。なお、
本実施例におけるクロスオーバ面積は、27μｍ×２μｍ
＝54μｍである。
第２図に、本実施例によるINVと従来方法によるINVと
を比較して示す。本実施例によるINVでは、第２図の右
側に示すようにセルの大きさは、幅Ｗ＝20μｍ、高さＨ
＝72μｍであり、これから面積Ｓ＝1440μm2である。こ
れに対し、インバータの回路のイメージ通りにFETを配
置した従来例では、第２図の左側に示すように、セルの
大きさは幅Ｗ＝30μm,高さＨ＝60μｍで、面積Ｓ＝1800
μm2であった。これは、本実施例のセルと比べると約1.
25倍（＝1800μm2/1440μm2）である。また、異なる給
電線同士のクロスオーバ容量面積は、15μｍ×２μｍ＝
30μm2と、本実施例よりも56％（＝30μm2/54μm2）に
減少し、ノイズ発生を抑える能力が小さくなっている。
を比較して示す。本実施例によるINVでは、第２図の右
側に示すようにセルの大きさは、幅Ｗ＝20μｍ、高さＨ
＝72μｍであり、これから面積Ｓ＝1440μm2である。こ
れに対し、インバータの回路のイメージ通りにFETを配
置した従来例では、第２図の左側に示すように、セルの
大きさは幅Ｗ＝30μm,高さＨ＝60μｍで、面積Ｓ＝1800
μm2であった。これは、本実施例のセルと比べると約1.
25倍（＝1800μm2/1440μm2）である。また、異なる給
電線同士のクロスオーバ容量面積は、15μｍ×２μｍ＝
30μm2と、本実施例よりも56％（＝30μm2/54μm2）に
減少し、ノイズ発生を抑える能力が小さくなっている。
第３図に、Ｄフリップフロップ（以下DFFと略記す
る）セル31とINVセル32を並べた場合を示す。DFFセル31
はセル内レイアウトが面積及び性能上最適化されてい
て、負荷FETとドライバFETをできる限りセルの高さ方向
に並べており、大きさは幅Ｗ＝75μｍ、高さＨ＝174μ
ｍで、面積Ｓ＝13050μm2である。DFFセル31とINVセル3
2との高さの差は102μｍ（＝174μｍ−72μｍ）である
ので、デッドスペース33が20μｍ×102μｍ＝2040μm2
生じる。
る）セル31とINVセル32を並べた場合を示す。DFFセル31
はセル内レイアウトが面積及び性能上最適化されてい
て、負荷FETとドライバFETをできる限りセルの高さ方向
に並べており、大きさは幅Ｗ＝75μｍ、高さＨ＝174μ
ｍで、面積Ｓ＝13050μm2である。DFFセル31とINVセル3
2との高さの差は102μｍ（＝174μｍ−72μｍ）である
ので、デッドスペース33が20μｍ×102μｍ＝2040μm2
生じる。
比較のために、第７図に従来方式によってDFFセル71
とINVセル72とを並べた例を示す。この場合のDFFセル71
の大きさは、幅Ｗ＝105μm,高さＨ＝138μｍで、面積Ｓ
＝14490μm2である。従って、先に示した本実施例のDFF
セル31に比べると、面積比で約1.1（＝14490μm2/13050
μm2）と大きい。また、DFFセル71とINVセル72との高さ
の差は78μｍ（138μｍ−60μｍ）で、それによるデッ
ドスペースは30μｍ×78μｍ＝2340μm2である。本発明
の実施例である第２図と比べると約1.15倍（＝2340μm2
/2040μm2）と大きくなっている。また、全体としての
占有面積は、本実施例に比べて約1.13倍（＝186301μm2
/165303μm2）と大きくなっている。
とINVセル72とを並べた例を示す。この場合のDFFセル71
の大きさは、幅Ｗ＝105μm,高さＨ＝138μｍで、面積Ｓ
＝14490μm2である。従って、先に示した本実施例のDFF
セル31に比べると、面積比で約1.1（＝14490μm2/13050
μm2）と大きい。また、DFFセル71とINVセル72との高さ
の差は78μｍ（138μｍ−60μｍ）で、それによるデッ
ドスペースは30μｍ×78μｍ＝2340μm2である。本発明
の実施例である第２図と比べると約1.15倍（＝2340μm2
/2040μm2）と大きくなっている。また、全体としての
占有面積は、本実施例に比べて約1.13倍（＝186301μm2
/165303μm2）と大きくなっている。
また、本発明を適用したスタンダードセル方式によ
り、16:1マルチプレクサを設計した。ゲート数350で、L
ATCH/MUX/カウンタで構成されている。得られたマルチ
プレクサは、チップサイズ3.5mm□で、その性能は1.5GH
z/1Wであった。従来方式で設計した場合、チップサイズ
は4.0mm□となり、面積は約1.3倍になった。これは主に
デッドスペースの相違による。また性能は1.4GHz/1Wで
あった。これは、平均配線長の相違の結果である。
り、16:1マルチプレクサを設計した。ゲート数350で、L
ATCH/MUX/カウンタで構成されている。得られたマルチ
プレクサは、チップサイズ3.5mm□で、その性能は1.5GH
z/1Wであった。従来方式で設計した場合、チップサイズ
は4.0mm□となり、面積は約1.3倍になった。これは主に
デッドスペースの相違による。また性能は1.4GHz/1Wで
あった。これは、平均配線長の相違の結果である。
このように本実施例によれば、基本セルを構成する負
荷FET及びドライバFETをゲート幅がセル幅方向となるよ
うに縦列配置し、且つ負荷FETのGND電極とドライバFET
のVDD電極とがセル幅方向の同一直線上になるように配
置することにより、ゲート幅の差から生じるデッドスペ
ースを減らしてセル面積の縮小をはかることができる。
また、負荷FETのVDD電極とドライバFETのGND電極とのク
ロスオーバ容量を大きくすることができ、高速動作に有
効である。さらに、この基本セルとFET数の多い他のセ
ルとを組み合わせた場合、各セル間のセル高さ方向の差
を小さくすることができ、これによりデッドスペースの
低減をはかることができる。従って、チップ面積を有効
利用して高集積化をはかった高性能の論理集積回路を実
現することが可能となる。
荷FET及びドライバFETをゲート幅がセル幅方向となるよ
うに縦列配置し、且つ負荷FETのGND電極とドライバFET
のVDD電極とがセル幅方向の同一直線上になるように配
置することにより、ゲート幅の差から生じるデッドスペ
ースを減らしてセル面積の縮小をはかることができる。
また、負荷FETのVDD電極とドライバFETのGND電極とのク
ロスオーバ容量を大きくすることができ、高速動作に有
効である。さらに、この基本セルとFET数の多い他のセ
ルとを組み合わせた場合、各セル間のセル高さ方向の差
を小さくすることができ、これによりデッドスペースの
低減をはかることができる。従って、チップ面積を有効
利用して高集積化をはかった高性能の論理集積回路を実
現することが可能となる。
なお、本発明は上述した実施例に限定されるものでは
ない。実施例では、GaAsのMES−FETを用いたDCFL回路の
スタンダードセル方式の論理集積回路を説明したが、他
のスイッチング段から構成される回路（例えば、BFL,SD
FL,SBFL等）は勿論のこと、他の化合物半導体、Siを用
いた場合にも本発明は有効である。また、本発明はINV
セル,DFFセルにかぎるものではなく、各種のセルに適用
することができる。一例として第４図に、DCFL回路の各
種セルのレイアウトを示す。この図はセルライブラリの
一部で、それぞれの内容は（ａ）は２入力のNOR、
（ｂ）は２入力のOR、（ｃ）は３入力のNOR、（ｄ）は
３入力のORを示している。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。
ない。実施例では、GaAsのMES−FETを用いたDCFL回路の
スタンダードセル方式の論理集積回路を説明したが、他
のスイッチング段から構成される回路（例えば、BFL,SD
FL,SBFL等）は勿論のこと、他の化合物半導体、Siを用
いた場合にも本発明は有効である。また、本発明はINV
セル,DFFセルにかぎるものではなく、各種のセルに適用
することができる。一例として第４図に、DCFL回路の各
種セルのレイアウトを示す。この図はセルライブラリの
一部で、それぞれの内容は（ａ）は２入力のNOR、
（ｂ）は２入力のOR、（ｃ）は３入力のNOR、（ｄ）は
３入力のORを示している。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、基本セルを構成
する負荷FETとドライバFETの配置を改良することによ
り、それぞれのFETのゲート幅の差から生じるセル内の
デッドスペースを減少させることがで、また単一ゲート
のセルと複数ゲートのセルの高さの差から生じるセル間
のデッドスペースも減少させることができ、これにより
チップサイズを縮小化及び高集積化が可能となる。
する負荷FETとドライバFETの配置を改良することによ
り、それぞれのFETのゲート幅の差から生じるセル内の
デッドスペースを減少させることがで、また単一ゲート
のセルと複数ゲートのセルの高さの差から生じるセル間
のデッドスペースも減少させることができ、これにより
チップサイズを縮小化及び高集積化が可能となる。
第１図は本発明の一実施例に係わるスタンダードセル方
式のGaAs論理集積回路の中の基本セル（インバータセ
ル）構成を示す図、第２図は上記実施例セルと従来セル
とを比較して示す図、第３図は上記実施例セルとＤフリ
ップフロップセルを並べたセル構成を示すレイアウト
図、第４図は本発明の変形例を説明するためのレイアウ
ト図、第５図は従来方式による基本セル構成を示す図、
第６図はセルの設計方法であるポリセル方式とビルディ
ングセル方式を説明するための図、第７図は第５図のセ
ルとＤフリップフロップセルを並べたセル構成を示すレ
イアウト図である。 11……負荷FET、 12……ドライバFET、 13……GND給電線、 14……VDD給電線、 15……VDD電極、 16……GND電極、 17……IN配線、 18……OUT配線、 19……クロスオーバ領域、 31,71……DFFセル、 32,72……INVセル、 33,73……デッドスペース。
式のGaAs論理集積回路の中の基本セル（インバータセ
ル）構成を示す図、第２図は上記実施例セルと従来セル
とを比較して示す図、第３図は上記実施例セルとＤフリ
ップフロップセルを並べたセル構成を示すレイアウト
図、第４図は本発明の変形例を説明するためのレイアウ
ト図、第５図は従来方式による基本セル構成を示す図、
第６図はセルの設計方法であるポリセル方式とビルディ
ングセル方式を説明するための図、第７図は第５図のセ
ルとＤフリップフロップセルを並べたセル構成を示すレ
イアウト図である。 11……負荷FET、 12……ドライバFET、 13……GND給電線、 14……VDD給電線、 15……VDD電極、 16……GND電極、 17……IN配線、 18……OUT配線、 19……クロスオーバ領域、 31,71……DFFセル、 32,72……INVセル、 33,73……デッドスペース。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀬下 敏樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平２−174141（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/118
Claims (1)
- 【請求項１】複数の基本セルからセルライブラリを構成
したスタンダードセル方式の半導体論理集積回路におい
て、 前記基本セル内で、電源用給電線及び接地用給電線が配
線トラックの長手方向であるセル幅方向に隣接して平行
配置され、前記基本セルを構成する負荷FET及びドライ
バFETはセル幅方向と直交するセル高さ方向に縦列配置
され、且つそれぞれゲート幅方向がセル高さ方向となる
よう配置され、負荷FETの電源端を前記電源用給電線に
接続するための電源用配線とドライバFETの接地端を前
記接地用給電線に接続するための接地用配線とがセル高
さ方向の同一線上に一部重なって配置されてなることを
特徴とする半導体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19102489A JP2868791B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19102489A JP2868791B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354846A JPH0354846A (ja) | 1991-03-08 |
| JP2868791B2 true JP2868791B2 (ja) | 1999-03-10 |
Family
ID=16267627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19102489A Expired - Fee Related JP2868791B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868791B2 (ja) |
-
1989
- 1989-07-24 JP JP19102489A patent/JP2868791B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354846A (ja) | 1991-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289021A (en) | Basic cell architecture for mask programmable gate array with 3 or more size transistors | |
| JP2564787B2 (ja) | ゲートアレー大規模集積回路装置及びその製造方法 | |
| KR950009815B1 (ko) | 트리플웰 구조를 가지는 고집적 반도체 메모리 장치 | |
| Mutoh et al. | 1V high-speed digital circuit technology with 0.5/spl mu/m multi-threshold CMOS | |
| US7005709B2 (en) | Basic cells configurable into different types of semiconductor integrated circuits | |
| JPS6065547A (ja) | 半導体装置 | |
| JP3780003B2 (ja) | 半導体集積回路装置 | |
| JP3374912B2 (ja) | 半導体集積回路及びその製造方法 | |
| JP2720816B2 (ja) | ＢｉＭＯＳ集積回路 | |
| JP2868791B2 (ja) | 半導体論理集積回路 | |
| JP2573574B2 (ja) | 出力バッファ回路 | |
| JP3260509B2 (ja) | 半導体集積回路装置 | |
| Bakoglu et al. | Optimal interconnect circuits for VLSI | |
| EP0196391B1 (en) | Gallium arsenide gate array integrated circuit including dcfl nand gate | |
| JPS61218155A (ja) | 半導体集積回路装置 | |
| JPH10200063A (ja) | 半導体記憶装置 | |
| JP3181000B2 (ja) | 半導体集積回路装置 | |
| Aita et al. | Design of mixed digital-analog circuits on a digital sea-of-transistors array | |
| JPH03120743A (ja) | 半導体装置 | |
| JP2808669B2 (ja) | 半導体集積回路 | |
| JP3474266B2 (ja) | シングルポート型ｓｒａｍ | |
| JPH0586668B2 (ja) | ||
| US5510733A (en) | High speed circuit with CMOS and bipolar logic stages | |
| JP2660042B2 (ja) | 半導体論理集積回路 | |
| JP2839541B2 (ja) | 半導体論理集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |