JPS60176277A - ガリウム砒素集積回路 - Google Patents
ガリウム砒素集積回路Info
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- JPS60176277A JPS60176277A JP59031729A JP3172984A JPS60176277A JP S60176277 A JPS60176277 A JP S60176277A JP 59031729 A JP59031729 A JP 59031729A JP 3172984 A JP3172984 A JP 3172984A JP S60176277 A JPS60176277 A JP S60176277A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims abstract description 26
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 title claims description 18
- 239000013078 crystal Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 6
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 238000000137 annealing Methods 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
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- 230000000694 effects Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- SYHGEUNFJIGTRX-UHFFFAOYSA-N methylenedioxypyrovalerone Chemical compound C=1C=C2OCOC2=CC=1C(=O)C(CCC)N1CCCC1 SYHGEUNFJIGTRX-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は、集積回路特にガリウム砒素（ＧＣＬＡｓ）を
基板として用いた集積回路に関する。
基板として用いた集積回路に関する。
現在、集積回路は主１ｃ Ｓｉを基板として作られてい
るが、ＧＧＡ８はＳｉよりも電子移動度が大きく、また
半絶縁性基板を作ることが可能であるため、ＧａＡｓを
集積回路の基板として用いれば、Ｓｉを基板として用い
るよりも高速動作を実現できる。ＧａＡｓを基板として
用いたＧａＡｓ集積回路の基本素子としては、ＧａＡｓ
ショットキー障壁接合ゲート型電界効果トランジスタ（
以後Ｇａｋｓ ＭＥＳＦＥＴと記す）が多く用いられて
いる。また、基本回路構成としては、１）ＣＦＬ （Ｉ
Ｍｒｇｃｔ Ｃｏｕｐｌｅｄ Ｆ］１ｉＶＩ″Ｌｏｇｉ
ｃ）ｒ ＢＦＬ（Ｂｘｆｆｕｒｅｄ ＦＥＴ Ｌｏｇｉ
ｃ）ｍ ５ＣＦＬ （Ｓｏｕｒｃｇ Ｃｏｕｐｌｅｄ
ＦＥＴ Ｌｏｇｉｃ）などがあるが、このうちＤＣＦＬ
および５ＣＦＬでは、スレショールド電圧の異なったＦ
Ｅｌｖｒを同一基板上に形成する必要がある。
るが、ＧＧＡ８はＳｉよりも電子移動度が大きく、また
半絶縁性基板を作ることが可能であるため、ＧａＡｓを
集積回路の基板として用いれば、Ｓｉを基板として用い
るよりも高速動作を実現できる。ＧａＡｓを基板として
用いたＧａＡｓ集積回路の基本素子としては、ＧａＡｓ
ショットキー障壁接合ゲート型電界効果トランジスタ（
以後Ｇａｋｓ ＭＥＳＦＥＴと記す）が多く用いられて
いる。また、基本回路構成としては、１）ＣＦＬ （Ｉ
Ｍｒｇｃｔ Ｃｏｕｐｌｅｄ Ｆ］１ｉＶＩ″Ｌｏｇｉ
ｃ）ｒ ＢＦＬ（Ｂｘｆｆｕｒｅｄ ＦＥＴ Ｌｏｇｉ
ｃ）ｍ ５ＣＦＬ （Ｓｏｕｒｃｇ Ｃｏｕｐｌｅｄ
ＦＥＴ Ｌｏｇｉｃ）などがあるが、このうちＤＣＦＬ
および５ＣＦＬでは、スレショールド電圧の異なったＦ
Ｅｌｖｒを同一基板上に形成する必要がある。
従来、スレショールド電圧の異なるＦＥ’ｌを同一基板
上に形成するためには、キャリア密度あるいは厚さの異
なる外型ＧＧＡＪＩ結晶層を動作領域とするＦＥＴを同
一基板上に形成していた。しかし、このような方法では
ｎ型ＧｃＬ４ｇ３結晶層を形成するための工程が複数回
必要であり、工程が煩雑であるという欠点があった。
上に形成するためには、キャリア密度あるいは厚さの異
なる外型ＧＧＡＪＩ結晶層を動作領域とするＦＥＴを同
一基板上に形成していた。しかし、このような方法では
ｎ型ＧｃＬ４ｇ３結晶層を形成するための工程が複数回
必要であり、工程が煩雑であるという欠点があった。
本発明の目的は上記問題点を解消し、スレショールド電
圧が異なるＦＥＴを含む集積回路をスレショールド電圧
が一種類のＦＥＴのみで形成された集積回路の製造工程
と全く同一の工程で製造できるＧａＡ３集積回路を提供
することにある。
圧が異なるＦＥＴを含む集積回路をスレショールド電圧
が一種類のＦＥＴのみで形成された集積回路の製造工程
と全く同一の工程で製造できるＧａＡ３集積回路を提供
することにある。
本発明は、半絶縁性Ｇａ１８基板上に選択的に形成され
た同一キャリア密度および厚さのｎ型ＧａＡｓ結晶層を
動作領域とするＧｃＬＡｓ ＭＥＥＳＦＥＴが複数個形
成され、それらが互いに有機的に結合されてなるＧａＡ
８集積回路において、制御すべきＧｃＬＡｇ ｌｖ！Ｅ
ＳＦ胛のスレショールド電圧に対応して各々のＧｃＬＡ
ｇＭ−ＥＳＦＥＴのゲート電極のゲート長を変化させた
ことを特徴とするＧａＡｓ集積回路である。
た同一キャリア密度および厚さのｎ型ＧａＡｓ結晶層を
動作領域とするＧｃＬＡｓ ＭＥＥＳＦＥＴが複数個形
成され、それらが互いに有機的に結合されてなるＧａＡ
８集積回路において、制御すべきＧｃＬＡｇ ｌｖ！Ｅ
ＳＦ胛のスレショールド電圧に対応して各々のＧｃＬＡ
ｇＭ−ＥＳＦＥＴのゲート電極のゲート長を変化させた
ことを特徴とするＧａＡｓ集積回路である。
第１図は本発明の基礎となる実験結果の一例を示す図で
、半絶縁性Ｇａｋｓ基板にＳｊ＋を加速ニオ。
、半絶縁性Ｇａｋｓ基板にＳｊ＋を加速ニオ。
ルギ−５０に１１Ｖ、ドース量１．７５ ｘｌＯ”ｃＩ
ｒＬ−”でイオン注入した後、ＳｊＯ，を保護膜として
アニールし、得られたｎ型ＧｃＬＡ８結晶層を動作層と
するＧＧＡ８ ＭＥＳＦＦＩ’のスレショールド電圧の
ゲート長依存性を示す。
ｒＬ−”でイオン注入した後、ＳｊＯ，を保護膜として
アニールし、得られたｎ型ＧｃＬＡ８結晶層を動作層と
するＧＧＡ８ ＭＥＳＦＦＩ’のスレショールド電圧の
ゲート長依存性を示す。
第１図から明らかなとおり、ゲート長１μ悟以上では、
スレショールド電圧は約０．１■で一定であるのに対し
、ゲート長が０．４μｍと短くなるとスレショールド電
圧は−０，１３Ｖと深くなり（負側になり）、ショート
チャンネル効果が見られる。
スレショールド電圧は約０．１■で一定であるのに対し
、ゲート長が０．４μｍと短くなるとスレショールド電
圧は−０，１３Ｖと深くなり（負側になり）、ショート
チャンネル効果が見られる。
第２図は本発明の基礎となる実験結果の他の例を示す図
で、半絶縁性Ｇａｋｓ基板にＳｓ を加速エネルギー５
０ＫｇＶ、ドース量２．０￥１０１２♂でイオン注入し
た後、アニールをしてｎ型ＧａＡｓ結晶層を形成し、さ
らに、この外型Ｇａｐｓ結晶層上に高耐熱性金属からな
るゲート電極を形成した後、８％ を加速エネルギー１
００ ＫｇＶ、ドース量５ Ｘ１０％−”でイオン注入
した後、アニールをし、ゲート電極に対して自己整合で
？領域を設けたＧａＡｓ ＭＥＳＦＥＴのスレショール
ド電圧のゲート長依存性を示す。第２図からも明らかな
とおり、ゲート長によってスレショールド電圧が異なシ
、ゲート長が短い程、スレショールド電圧が深いことが
わかる。
で、半絶縁性Ｇａｋｓ基板にＳｓ を加速エネルギー５
０ＫｇＶ、ドース量２．０￥１０１２♂でイオン注入し
た後、アニールをしてｎ型ＧａＡｓ結晶層を形成し、さ
らに、この外型Ｇａｐｓ結晶層上に高耐熱性金属からな
るゲート電極を形成した後、８％ を加速エネルギー１
００ ＫｇＶ、ドース量５ Ｘ１０％−”でイオン注入
した後、アニールをし、ゲート電極に対して自己整合で
？領域を設けたＧａＡｓ ＭＥＳＦＥＴのスレショール
ド電圧のゲート長依存性を示す。第２図からも明らかな
とおり、ゲート長によってスレショールド電圧が異なシ
、ゲート長が短い程、スレショールド電圧が深いことが
わかる。
以上、第１図および第２図に示したようにゲート電極に
対して自己整合で？領域を設けた場合にも、？領域を設
けない場合にも、ゲート長を変えることによって、ＦＥ
Ｔのスレショールド電圧を制御できることがわかる。
対して自己整合で？領域を設けた場合にも、？領域を設
けない場合にも、ゲート長を変えることによって、ＦＥ
Ｔのスレショールド電圧を制御できることがわかる。
本発明は、上記の実験事実に基づいてなされたものであ
る。第３図は本発明を適用すべき回路の一例を示す図で
ある。図において、３１はエンノ）ンスメント型ＦＥＴ
、３２はディプリーション型ＦＥＴであり、これらは電
源３３とともにインノく一夕回路を構成している。第３
図のようなＥ／Ｄ構成のインノく一夕回路を形成する際
に、本発明を適用すればＦ■の動作層を形成するための
イオン注入の工程数が一度で済む。また、ＦＥＴの構造
として？領域を設けない構造を用いた場合には、全工程
中に唯一度のイオン注入工程があるだけとなる。
る。第３図は本発明を適用すべき回路の一例を示す図で
ある。図において、３１はエンノ）ンスメント型ＦＥＴ
、３２はディプリーション型ＦＥＴであり、これらは電
源３３とともにインノく一夕回路を構成している。第３
図のようなＥ／Ｄ構成のインノく一夕回路を形成する際
に、本発明を適用すればＦ■の動作層を形成するための
イオン注入の工程数が一度で済む。また、ＦＥＴの構造
として？領域を設けない構造を用いた場合には、全工程
中に唯一度のイオン注入工程があるだけとなる。
第４図は、本発明を適用し九Ｅ／Ｄ構成のインノく一夕
回路を説明するだめの図である。図において４９は半絶
縁性Ｇ ＣＬＡ ｓ基板、４１およびＣはこの半絶縁性
ＧａＡｓ基板４９にＳｓ を加速エネルギー５０ＫｇＶ
。
回路を説明するだめの図である。図において４９は半絶
縁性Ｇ ＣＬＡ ｓ基板、４１およびＣはこの半絶縁性
ＧａＡｓ基板４９にＳｓ を加速エネルギー５０ＫｇＶ
。
ドース量１．７５ ＸＩＯ”ｃ＋ａ−”でイオン注入し
た後アニールして形成したｎ型ＧａＡｓ結晶層である。
た後アニールして形成したｎ型ＧａＡｓ結晶層である。
なお、ｎ型ＧＧＡ８結晶層４１とＣは同時に形成される
。４３はｎ型Ｇａｋｇ結晶層４１上に形成された、例え
ばゲート長１．２μｍのゲート電極、４４はｎ型ＧαＡ
８結晶層Ｃ上に形成さｉｔだ、例えばゲート長０．３μ
ｍのゲート電極である。
。４３はｎ型Ｇａｋｇ結晶層４１上に形成された、例え
ばゲート長１．２μｍのゲート電極、４４はｎ型ＧαＡ
８結晶層Ｃ上に形成さｉｔだ、例えばゲート長０．３μ
ｍのゲート電極である。
このように本発明においては制御すべきＦＥＴのスレッ
ショールド電圧に対応してゲート電接のゲート長を変化
させる。４５ 、４６ 、４７はオーミック電極である
。
ショールド電圧に対応してゲート電接のゲート長を変化
させる。４５ 、４６ 、４７はオーミック電極である
。
ｎＷＧｃＬＡｓ結晶層４１とゲート電極４３とオーミッ
ク’１ｔｉ４５．４６とでエンハンスメント型Ｆ訂が構
成され、ｎ型Ｑ ａ Ａ ｓ結晶層４２とゲート電極４
４とオーミック電極４６ 、４７とでディプリーション
型ＦＥＴが構成される。４８はゲート電極４４をオーミ
ック電極４６と電気的に接続するための配線金属でろる
。オ−ミック電極柘を接地電位とし、オーミック電極４
７に正の電位を印加すると、全体としてＥ／Ｄ構成のイ
ンバータ回路が構成される。
ク’１ｔｉ４５．４６とでエンハンスメント型Ｆ訂が構
成され、ｎ型Ｑ ａ Ａ ｓ結晶層４２とゲート電極４
４とオーミック電極４６ 、４７とでディプリーション
型ＦＥＴが構成される。４８はゲート電極４４をオーミ
ック電極４６と電気的に接続するための配線金属でろる
。オ−ミック電極柘を接地電位とし、オーミック電極４
７に正の電位を印加すると、全体としてＥ／Ｄ構成のイ
ンバータ回路が構成される。
なお、上記の実施例では、ＦＥｖｒの構造としてｎ領域
を設けない構造を用いたが、ｎ＋領領域設けた構造を用
いた場合には、ｎ領域形成のだめのイオン注入が必要と
なるが、このイオン注入の条件を変えることによってＦ
ＥＴのスレショールド電圧のゲート長依存性を変えるこ
ともできて自由度が増える。
を設けない構造を用いたが、ｎ＋領領域設けた構造を用
いた場合には、ｎ領域形成のだめのイオン注入が必要と
なるが、このイオン注入の条件を変えることによってＦ
ＥＴのスレショールド電圧のゲート長依存性を変えるこ
ともできて自由度が増える。
また、上記の実施例では、スレショールド電圧の異なる
ＦＥＴが共に一個ずつしか含ま扛ない簡単な集積回路で
あったが、さらに複雑な集積回路にも適用できることは
言うまでもない。
ＦＥＴが共に一個ずつしか含ま扛ない簡単な集積回路で
あったが、さらに複雑な集積回路にも適用できることは
言うまでもない。
上記の実施例では、スレショールド電圧の異なる二種類
のＦＥＴで構成された集積回路であったが、さらに多種
類のスレショールド電圧の異なるＦＥＴで構成された集
積回路にも適用できる。
のＦＥＴで構成された集積回路であったが、さらに多種
類のスレショールド電圧の異なるＦＥＴで構成された集
積回路にも適用できる。
以上、詳述したように、本発明によれば、スレショール
ド電圧の異なるＦＥＴを含む集積回路をスレショールド
電圧が一種類のＦＥＴのみで形成される集積回路の製造
工程と全く同一の製造工程で形成できるだめ、工程の簡
素化を図ることができる効果を有するものである。
ド電圧の異なるＦＥＴを含む集積回路をスレショールド
電圧が一種類のＦＥＴのみで形成される集積回路の製造
工程と全く同一の製造工程で形成できるだめ、工程の簡
素化を図ることができる効果を有するものである。
第１図及び第２図は、本発明の基礎となる実験結果のグ
ラフの一例を示す図であ石。第３図は本発明を適用すべ
き回路の一例を示す図、第４図は本発明の一実施例を示
す図である。 ３１°°゛エンハンスメント型ＦＥＴ、３２・・・ディ
プリーション型ＦＥＴ、３３・・・直流電圧電源、４１
、４２・・・ｎ型［有］Ａ８結晶層、４３ 、４４・
・・ゲート電極、４５ 、４６ 、４７−゛。 オーミック電極、招・・・配線金属、４９・・・半絶縁
性［有］Ａａ基板 特許出願人 日本電気株式会社 帛１図 ゲート最≠紀 范２図 ケ′−ト長い脣〕 鬼４図
ラフの一例を示す図であ石。第３図は本発明を適用すべ
き回路の一例を示す図、第４図は本発明の一実施例を示
す図である。 ３１°°゛エンハンスメント型ＦＥＴ、３２・・・ディ
プリーション型ＦＥＴ、３３・・・直流電圧電源、４１
、４２・・・ｎ型［有］Ａ８結晶層、４３ 、４４・
・・ゲート電極、４５ 、４６ 、４７−゛。 オーミック電極、招・・・配線金属、４９・・・半絶縁
性［有］Ａａ基板 特許出願人 日本電気株式会社 帛１図 ゲート最≠紀 范２図 ケ′−ト長い脣〕 鬼４図
Claims (1)
- （１）半絶縁性ガリウム砒素基板上に選択的に形成され
た同一キャリア密度および厚さのｎ型ガリウム砒素結晶
層を動作領域とするショットキー障壁接合ゲー）Ｗ電界
効果トランジスタが複数個形成され、それらが互いに有
機的に結合されてなるガリウム砒素集積回路において、
制御すべきガリウム砒素ショットキー障壁接合ゲート型
電界効果トランジスタのスレショールド電圧に対応して
、各々のガリウム砒素ショットキー障壁接合ゲート型電
界効果トランジスタのゲート電極のゲート長管変化させ
たことを特徴とするガリウム砒素集積回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031729A JPS60176277A (ja) | 1984-02-22 | 1984-02-22 | ガリウム砒素集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031729A JPS60176277A (ja) | 1984-02-22 | 1984-02-22 | ガリウム砒素集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176277A true JPS60176277A (ja) | 1985-09-10 |
Family
ID=12339126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59031729A Pending JPS60176277A (ja) | 1984-02-22 | 1984-02-22 | ガリウム砒素集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176277A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0442413A2 (en) * | 1990-02-14 | 1991-08-21 | Kabushiki Kaisha Toshiba | E/D integrated circuit formed in compound semiconductor substrate |
| US5177378A (en) * | 1990-05-08 | 1993-01-05 | Kabushiki Kaisha Toshiba | Source-coupled FET logic circuit |
| US5471158A (en) * | 1991-06-12 | 1995-11-28 | Texas Instruments Incorporated | Pre-charge triggering to increase throughput by initiating register output at beginning of pre-charge phase |
| GB2438677A (en) * | 2006-05-31 | 2007-12-05 | Filtronic Compound Semiconduct | a field effect transistor having multiple pinch off voltages |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107677A (ja) * | 1981-12-21 | 1983-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1984
- 1984-02-22 JP JP59031729A patent/JPS60176277A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107677A (ja) * | 1981-12-21 | 1983-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
| EP0442413A3 (ja) * | 1990-02-14 | 1994-02-02 | Toshiba Kk | |
| US5177378A (en) * | 1990-05-08 | 1993-01-05 | Kabushiki Kaisha Toshiba | Source-coupled FET logic circuit |
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| US7880198B2 (en) | 2006-05-31 | 2011-02-01 | Rfmd (Uk) Limited | Field effect transistor having multiple pinch off voltages |
| GB2438677B (en) * | 2006-05-31 | 2011-08-10 | Filtronic Compound Semiconductors Ltd | A field effect transistor having multiple pinch off voltages |
| US8115233B2 (en) | 2006-05-31 | 2012-02-14 | Rfmd (Uk) Limited | Field effect transistor having multiple pinch off voltages |
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