JPH10107256A - 化合物半導体電界効果トランジスタ - Google Patents
化合物半導体電界効果トランジスタInfo
- Publication number
- JPH10107256A JPH10107256A JP8259018A JP25901896A JPH10107256A JP H10107256 A JPH10107256 A JP H10107256A JP 8259018 A JP8259018 A JP 8259018A JP 25901896 A JP25901896 A JP 25901896A JP H10107256 A JPH10107256 A JP H10107256A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type layer
- compound semiconductor
- effect transistor
- semiconductor field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 150000001875 compounds Chemical class 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 230000005669 field effect Effects 0.000 title claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 24
- 239000000969 carrier Substances 0.000 claims description 11
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 3
- 125000005842 heteroatom Chemical group 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 42
- 230000003071 parasitic effect Effects 0.000 abstract description 18
- 230000005527 interface trap Effects 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ドレイン寄生容量の増加を抑えつつ基板トラ
ップや界面トラップなどのトラップをしゃへいし、か
つ、短チャネル効果を防いだ化合物半導体電界効果トラ
ンジスタを提供する。 【解決手段】 チャネル層８aから、ゲート電極３下面
とチャネル層８aとの距離の３倍以内の深さに空乏化し
ていないｐ型層９を挿入し、電子が速度飽和を起こすド
レイン電圧よりｐ型層９が空乏化するドレイン電圧を高
くすることにより、ドレイン寄生容量の発生と短チャネ
ル効果を抑えつつトラップをしゃへいする。
ップや界面トラップなどのトラップをしゃへいし、か
つ、短チャネル効果を防いだ化合物半導体電界効果トラ
ンジスタを提供する。 【解決手段】 チャネル層８aから、ゲート電極３下面
とチャネル層８aとの距離の３倍以内の深さに空乏化し
ていないｐ型層９を挿入し、電子が速度飽和を起こすド
レイン電圧よりｐ型層９が空乏化するドレイン電圧を高
くすることにより、ドレイン寄生容量の発生と短チャネ
ル効果を抑えつつトラップをしゃへいする。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体電界
効果トランジスタに関する。
効果トランジスタに関する。
【０００２】
【従来の技術】ヘテロ接合を用いた化合物半導体電界効
果トランジスタである高電子移動度トランジスタ（ＨＥ
ＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）は電子移動度が高く動作速度
が速いため、高周波マイクロ波デバイスとして広く使わ
れている。また、その高速性からデジタルＩＣへの応用
が期待されている。
果トランジスタである高電子移動度トランジスタ（ＨＥ
ＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）は電子移動度が高く動作速度
が速いため、高周波マイクロ波デバイスとして広く使わ
れている。また、その高速性からデジタルＩＣへの応用
が期待されている。
【０００３】しかし、従来の化合物半導体電界効果トラ
ンジスタでは、半絶縁性基板に存在する基板トラップ
や、半絶縁性基板とエピタキシャル成長層界面に多数存
在する界面トラップなどのトラップ（不純物原子や結晶
欠陥による深い準位）があるため、トランジスタ電流が
変動してしまい、応用上深刻な問題となっていた。これ
を解決するには半絶縁性基板の代りにｐ型基板を使用す
る方法や、チャネル層下にｐ型層を挿入してチャネル層
とトラップとの間を電気的にしゃへいする方法が有効で
あるが、このような方法においてｐ型層を浅い位置に挿
入したり、高い濃度のｐ型基板を使用したりすると、ド
レイン電極とｐ型層との間の寄生容量であるドレイン寄
生容量が大きくなったり、挿入されたｐ型層の基板効果
によりドレイン飽和電流が大幅に低下したりすることに
よりトランジスタ動作の高速性が失われてしまうため採
用できなかった。一方、ｐ型層を深い位置に挿入した
り、低濃度のｐ型基板を用いると、電子濃度が薄い部位
ではｐ型層によるしゃへい効果が低下し、トラップの電
荷変化でチャネルの電子濃度も変化するため、ドレイン
電流が変動してしまうという問題や、チャネル長が短く
なった場合などに起こる、ドレインコンダクタンスが増
大する短チャネル効果を抑制できないという問題が生じ
ていた。
ンジスタでは、半絶縁性基板に存在する基板トラップ
や、半絶縁性基板とエピタキシャル成長層界面に多数存
在する界面トラップなどのトラップ（不純物原子や結晶
欠陥による深い準位）があるため、トランジスタ電流が
変動してしまい、応用上深刻な問題となっていた。これ
を解決するには半絶縁性基板の代りにｐ型基板を使用す
る方法や、チャネル層下にｐ型層を挿入してチャネル層
とトラップとの間を電気的にしゃへいする方法が有効で
あるが、このような方法においてｐ型層を浅い位置に挿
入したり、高い濃度のｐ型基板を使用したりすると、ド
レイン電極とｐ型層との間の寄生容量であるドレイン寄
生容量が大きくなったり、挿入されたｐ型層の基板効果
によりドレイン飽和電流が大幅に低下したりすることに
よりトランジスタ動作の高速性が失われてしまうため採
用できなかった。一方、ｐ型層を深い位置に挿入した
り、低濃度のｐ型基板を用いると、電子濃度が薄い部位
ではｐ型層によるしゃへい効果が低下し、トラップの電
荷変化でチャネルの電子濃度も変化するため、ドレイン
電流が変動してしまうという問題や、チャネル長が短く
なった場合などに起こる、ドレインコンダクタンスが増
大する短チャネル効果を抑制できないという問題が生じ
ていた。
【０００４】そこで従来の電界効果トランジスタ、例え
ばシリコンＭＯＳＦＥＴではトランジスタの動作速度を
遅くしないために短チャネル効果抑制の効果は低下して
も、酸化膜厚の３倍程度の深さの比較的深い所にｐ型層
を挿入している。この深さは、化合物半導体と酸化膜の
誘電率の比約３：１を考慮すると、化合物半導体ＨＥＭ
Ｔの場合では電子供給層ＡｌＧａＡｓの約９倍程度の深
さに相当する。通常、ＡｌＧａＡｓ膜は３０ｎｍ程度で
あるのでシリコンＭＯＳＦＥＴ技術から類推される化合
物半導体ＨＥＭＴでの最適なｐ型層の深さは２７０ｎｍ
程度である。
ばシリコンＭＯＳＦＥＴではトランジスタの動作速度を
遅くしないために短チャネル効果抑制の効果は低下して
も、酸化膜厚の３倍程度の深さの比較的深い所にｐ型層
を挿入している。この深さは、化合物半導体と酸化膜の
誘電率の比約３：１を考慮すると、化合物半導体ＨＥＭ
Ｔの場合では電子供給層ＡｌＧａＡｓの約９倍程度の深
さに相当する。通常、ＡｌＧａＡｓ膜は３０ｎｍ程度で
あるのでシリコンＭＯＳＦＥＴ技術から類推される化合
物半導体ＨＥＭＴでの最適なｐ型層の深さは２７０ｎｍ
程度である。
【０００５】このｐ型層が比較的深い位置に挿入された
化合物半導体の例が次の文献に記載されている（１９９
６年電子情報通信学会総合大会講演論文集、エレクトロ
ニクス２、ｐ．１０１、能米、大野、”ｐ型層バッファ
によるドレインラグ現象のシールド効果”）。この文献
に記載されている方法では、ｐ型層をチャネル層から２
００ｎｍ程度の深さに設置し、ｐ型層の一端にｐ型オー
ミック電極を設け、電位の固定を計り、トラップをしゃ
へいしその影響を抑えている。しかし、２００ｎｍ程度
の深さにｐ型層が挿入された化合物半導体では前記文献
に示すように、トラップのしゃへい効果と寄生容量の増
加の間のトレードオフが厳しく、必ずしも良好な特性の
デバイスが得られなかった。
化合物半導体の例が次の文献に記載されている（１９９
６年電子情報通信学会総合大会講演論文集、エレクトロ
ニクス２、ｐ．１０１、能米、大野、”ｐ型層バッファ
によるドレインラグ現象のシールド効果”）。この文献
に記載されている方法では、ｐ型層をチャネル層から２
００ｎｍ程度の深さに設置し、ｐ型層の一端にｐ型オー
ミック電極を設け、電位の固定を計り、トラップをしゃ
へいしその影響を抑えている。しかし、２００ｎｍ程度
の深さにｐ型層が挿入された化合物半導体では前記文献
に示すように、トラップのしゃへい効果と寄生容量の増
加の間のトレードオフが厳しく、必ずしも良好な特性の
デバイスが得られなかった。
【０００６】図９に従来の化合物半導体電界効果トラン
ジスタの断面模式図を示す。
ジスタの断面模式図を示す。
【０００７】従来の化合物半導体電界効果トランジスタ
は、半絶縁性基板１と、半絶縁性基板１の上に形成され
たバッファ層１０と、バッファ層１０の上に形成された
ｐ型層９と、ｐ型層の上に形成され、電圧印加時にはそ
の上部が電子が通過するチャネル層８aとなるノンドー
プＧａＡｓ層８と、ノンドープＧａＡｓ層８の上に形成
され、チャネル層８aを通過する電子を供給するための
電子供給層７と、電子供給層７の上に形成されれ選択エ
ッチングに使用される２つのエッチング停止用ｎ型層６
と、エッチング停止用ｎ型層６の上にそれぞれ形成され
た２つのオーミック電極用キャップｎ型層５と、ソース
電極２と、ゲート電極３と、ドレイン電極４とで構成さ
れている。チャネル層８aは、電子が通過するノンドー
プＧａＡｓ層８の表面上部の名称であり他の層に比較し
てほとんど厚みを有しない。また、半絶縁性基板１とバ
ッファ層１０の間には界面トラップ１１が発生してい
る。
は、半絶縁性基板１と、半絶縁性基板１の上に形成され
たバッファ層１０と、バッファ層１０の上に形成された
ｐ型層９と、ｐ型層の上に形成され、電圧印加時にはそ
の上部が電子が通過するチャネル層８aとなるノンドー
プＧａＡｓ層８と、ノンドープＧａＡｓ層８の上に形成
され、チャネル層８aを通過する電子を供給するための
電子供給層７と、電子供給層７の上に形成されれ選択エ
ッチングに使用される２つのエッチング停止用ｎ型層６
と、エッチング停止用ｎ型層６の上にそれぞれ形成され
た２つのオーミック電極用キャップｎ型層５と、ソース
電極２と、ゲート電極３と、ドレイン電極４とで構成さ
れている。チャネル層８aは、電子が通過するノンドー
プＧａＡｓ層８の表面上部の名称であり他の層に比較し
てほとんど厚みを有しない。また、半絶縁性基板１とバ
ッファ層１０の間には界面トラップ１１が発生してい
る。
【０００８】この従来の化合物半導体電界効果トランジ
スタでは、基板効果とドレイン寄生容量の発生を抑える
ため、ｐ型層９をチャネル層８aから、ゲート電極３と
チャネル層８aとの距離の３倍よりも深い位置に挿入し
ている。
スタでは、基板効果とドレイン寄生容量の発生を抑える
ため、ｐ型層９をチャネル層８aから、ゲート電極３と
チャネル層８aとの距離の３倍よりも深い位置に挿入し
ている。
【０００９】
【発明が解決しようとする課題】上述した従来の化合物
半導体電界効果トランジスタでは、基板トラップや界面
トラップなどのトラップの影響を防ぐたのめのｐ型層
を、基板効果とドレイン寄生容量の発生をを防ぐため深
い位置に挿入していたため、下記のような問題点があっ
た。 （１）短チャネル効果によりドレインコンダクタンスが
増加する。 （２）チャネル層とトラップ間の電気的しゃへい効果が
低下し、ドレイン電流が変動する。
半導体電界効果トランジスタでは、基板トラップや界面
トラップなどのトラップの影響を防ぐたのめのｐ型層
を、基板効果とドレイン寄生容量の発生をを防ぐため深
い位置に挿入していたため、下記のような問題点があっ
た。 （１）短チャネル効果によりドレインコンダクタンスが
増加する。 （２）チャネル層とトラップ間の電気的しゃへい効果が
低下し、ドレイン電流が変動する。
【００１０】本発明の目的は、基板効果とドレイン寄生
容量の発生を抑えつつ基板トラップや界面トラップの影
響をしゃへいし、かつ、短チャネル効果を抑制した化合
物半導体電界効果トランジスタを提供することである。
容量の発生を抑えつつ基板トラップや界面トラップの影
響をしゃへいし、かつ、短チャネル効果を抑制した化合
物半導体電界効果トランジスタを提供することである。
【００１１】
【課題を解決するための手段】本発明の化合物半導体電
界効果トランジスタは、チャネル層から第１導電型層上
面までの距離が、チャネル層からゲート電極下面までの
距離の３倍以内であり、第１導電型層が空乏化するドレ
イン電圧がキャリアが速度飽和を起こすドレイン電圧以
上である。
界効果トランジスタは、チャネル層から第１導電型層上
面までの距離が、チャネル層からゲート電極下面までの
距離の３倍以内であり、第１導電型層が空乏化するドレ
イン電圧がキャリアが速度飽和を起こすドレイン電圧以
上である。
【００１２】本発明は、短チャネルの化合物半導体電界
効果トランジスタにおいて、トラップを電気的にしゃへ
いするための第１導電型層をチャネル層からその上面ま
での距離が、ゲート電極下面とチャネル層との距離の３
倍以内という浅い位置に設けることにより短チャネル効
果を抑制し、キャリアが速度飽和を起こすドレイン電圧
を第１導電型層が空乏化するドレイン電圧より高くなる
ように設定することにより、ドレイン寄生容量の発生を
抑え化合物半導体電界効果トランジスタの動作速度の高
速性を損なわなずにトラップの影響によるドレイン電流
の変動を抑えるようにしたものである。
効果トランジスタにおいて、トラップを電気的にしゃへ
いするための第１導電型層をチャネル層からその上面ま
での距離が、ゲート電極下面とチャネル層との距離の３
倍以内という浅い位置に設けることにより短チャネル効
果を抑制し、キャリアが速度飽和を起こすドレイン電圧
を第１導電型層が空乏化するドレイン電圧より高くなる
ように設定することにより、ドレイン寄生容量の発生を
抑え化合物半導体電界効果トランジスタの動作速度の高
速性を損なわなずにトラップの影響によるドレイン電流
の変動を抑えるようにしたものである。
【００１３】また、本発明の実施態様によれば、第１導
電型層が空乏化するドレイン電圧とキャリアが速度飽和
を起こすドレイン電圧がほぼ同一である。
電型層が空乏化するドレイン電圧とキャリアが速度飽和
を起こすドレイン電圧がほぼ同一である。
【００１４】本発明は、第１導電型層が空乏化するドレ
イン電圧をキャリアが速度飽和を起こすドレイン電圧ま
で下げほぼ同一とすることにより、化合物半導体電界効
果トランジスタの動作電圧を下げ消費電力を抑えるもの
である。
イン電圧をキャリアが速度飽和を起こすドレイン電圧ま
で下げほぼ同一とすることにより、化合物半導体電界効
果トランジスタの動作電圧を下げ消費電力を抑えるもの
である。
【００１５】また、本発明の他の実施態様によれば、ノ
ンドープＧａＡｓ層と第１導電型層との間に、第２導電
型層が設けられている。
ンドープＧａＡｓ層と第１導電型層との間に、第２導電
型層が設けられている。
【００１６】本発明は、第２導電型層をチャネル層と第
１導電型層の間に挿入することによりキャリアを排除す
る電界の発生を抑え、しきい値電圧のずれを抑制するも
のである。
１導電型層の間に挿入することによりキャリアを排除す
る電界の発生を抑え、しきい値電圧のずれを抑制するも
のである。
【００１７】また、本発明の他の実施態様によれば、ノ
ンドープＧａＡｓ層と電子供給層との間に、第２導電型
層が設けられ、第２導電型層と電子供給層との間にノン
ドープＩｎＧａＡｓ層がさらに設けられている。
ンドープＧａＡｓ層と電子供給層との間に、第２導電型
層が設けられ、第２導電型層と電子供給層との間にノン
ドープＩｎＧａＡｓ層がさらに設けられている。
【００１８】本発明は、キャリアが移動するチャネル層
をＩｎＧａＡｓ層の表面上部に形成することにより、よ
りキャリアの移動度を高めトランジスタの高速性を上げ
るものである。
をＩｎＧａＡｓ層の表面上部に形成することにより、よ
りキャリアの移動度を高めトランジスタの高速性を上げ
るものである。
【００１９】また、本発明の他の実施態様によれば、第
２導電型層とノンドープＩｎＧａＡｓ層が設けられた後
にノンドープＧａＡｓ層を削除したものである。
２導電型層とノンドープＩｎＧａＡｓ層が設けられた後
にノンドープＧａＡｓ層を削除したものである。
【００２０】本発明は、第１導電型層をできるだけ薄く
することによりトラップのしゃへい、短チャネル効果抑
制などの効果を上げるものである。
することによりトラップのしゃへい、短チャネル効果抑
制などの効果を上げるものである。
【００２１】また、本発明の他の実施態様によれば、第
１導電型層と第２導電型層との間にヘテロバリア層が設
けられている。
１導電型層と第２導電型層との間にヘテロバリア層が設
けられている。
【００２２】本発明は、チャネル電子の閉じこめやアバ
ランシェ破壊によるホールの第１導電型層への流入を防
ぐものである。
ランシェ破壊によるホールの第１導電型層への流入を防
ぐものである。
【００２３】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２４】（第１の実施形態）図１は本発明の第１の
実施形態の化合物半導体電界効果トランジスタの断面模
式図である。図９中と同番号は同じ構成要素を示す。
実施形態の化合物半導体電界効果トランジスタの断面模
式図である。図９中と同番号は同じ構成要素を示す。
【００２５】本実施形態の化合物半導体電界効果トラン
ジスタは、図９の従来の化合物半導体電界効果トランジ
スタに対してｐ型層９がチャネル層８aからの距離が、
ゲート電極３とチャネル層８aとの距離の３倍以内に挿
入されたものである。
ジスタは、図９の従来の化合物半導体電界効果トランジ
スタに対してｐ型層９がチャネル層８aからの距離が、
ゲート電極３とチャネル層８aとの距離の３倍以内に挿
入されたものである。
【００２６】本実施形態のようなな浅い位置にｐ型層９
を設置すると、前述したように従来は基板効果によりド
レイン飽和電流が大幅に低下し、化合物半導体電界効果
トランジスタの最大のメリットである動作速度の高速性
が失われると考えられていた。長いチャネルの電界効果
トランジスタではそのような現象が実際に発生する。し
かし、短チャネル化された電界効果トランジスタにおい
ては、電子走行の速度飽和が発生するため、基板効果に
より電子濃度が低下し電流が飽和する前に、速度飽和に
よる電流飽和が発生する。そのため、基板効果による電
流飽和に起因する電流低下はほとんど発生しない。その
ため、短チャネルの電界効果トランジスタにおいては、
Ｐ型層９の挿入により動作速度は損なわれない。
を設置すると、前述したように従来は基板効果によりド
レイン飽和電流が大幅に低下し、化合物半導体電界効果
トランジスタの最大のメリットである動作速度の高速性
が失われると考えられていた。長いチャネルの電界効果
トランジスタではそのような現象が実際に発生する。し
かし、短チャネル化された電界効果トランジスタにおい
ては、電子走行の速度飽和が発生するため、基板効果に
より電子濃度が低下し電流が飽和する前に、速度飽和に
よる電流飽和が発生する。そのため、基板効果による電
流飽和に起因する電流低下はほとんど発生しない。その
ため、短チャネルの電界効果トランジスタにおいては、
Ｐ型層９の挿入により動作速度は損なわれない。
【００２７】また、トラップをしゃへいするためにｐ型
層９が挿入された化合物半導体においては、ドレイン寄
生容量の発生が問題となる。
層９が挿入された化合物半導体においては、ドレイン寄
生容量の発生が問題となる。
【００２８】ｐ型層９が空乏化されずにいれば、基板ト
ラップや界面トラップ１１のの影響はしゃへいされる。
また、寄生容量を減らすためにドレイン電圧によりｐ型
層９を空乏化させる場合でも、ホールの存在するｐ型層
９はトラップ電荷が変化しても電位は変動しないため、
トラップ電荷の変化による影響をチャネル側に伝搬させ
ないが、ドレイン電極４の端の下部のｐ型層９では、空
乏化したｐ型層９からチャネル層８aへ、自由電荷の無
い領域を通して電気力線が基板トラップや界面トラップ
１１からチャネル電荷へ達し、ドレイン電流を変動させ
る。しかもその大きさはすき間の広さすなわちｐ型層９
とチャネル層８aの距離に比例して大きくなる。そのた
め、ｐ型層９を浅い位置に置けば、そのすき間は小さく
なり影響は大幅に減少するが今度は逆にドレイン寄生容
量が増加してしまう。
ラップや界面トラップ１１のの影響はしゃへいされる。
また、寄生容量を減らすためにドレイン電圧によりｐ型
層９を空乏化させる場合でも、ホールの存在するｐ型層
９はトラップ電荷が変化しても電位は変動しないため、
トラップ電荷の変化による影響をチャネル側に伝搬させ
ないが、ドレイン電極４の端の下部のｐ型層９では、空
乏化したｐ型層９からチャネル層８aへ、自由電荷の無
い領域を通して電気力線が基板トラップや界面トラップ
１１からチャネル電荷へ達し、ドレイン電流を変動させ
る。しかもその大きさはすき間の広さすなわちｐ型層９
とチャネル層８aの距離に比例して大きくなる。そのた
め、ｐ型層９を浅い位置に置けば、そのすき間は小さく
なり影響は大幅に減少するが今度は逆にドレイン寄生容
量が増加してしまう。
【００２９】このように、ｐ型層９が挿入された従来の
化合物半導体においては、トラップのしゃへい効果とド
レイン寄生容量の発生との間で調和を図ることが難し
く、必ずしも良好な特性を得ることができなかった。
化合物半導体においては、トラップのしゃへい効果とド
レイン寄生容量の発生との間で調和を図ることが難し
く、必ずしも良好な特性を得ることができなかった。
【００３０】しかし、短チャネルの化合物半導体電界効
果トランジスタにおいてはその構造を工夫することによ
り良好な特性の化合物半導体電界効果トランジスタが実
現可能となる。以下にその方法を説明する。
果トランジスタにおいてはその構造を工夫することによ
り良好な特性の化合物半導体電界効果トランジスタが実
現可能となる。以下にその方法を説明する。
【００３１】ここで、ｐ型層９が空乏化するチャネル電
位をＶdepとする。また、ｐ型層９のドーパント濃度や
厚さを決める際には飽和ドレイン電流値、しきい値電
圧、トラップのしゃへい効果、寄生容量値を考慮する
が、最も考慮しなければならない重要な値はチャネル電
位Ｖdepである。一般に回路動作中での電界効果トラン
ジスタのドレイン電圧の変動範囲は回路構成によって決
まる。例えば、その値がＶ 1からＶ2であったとする。但
し、０＜Ｖ1＜Ｖ2とする。ｐ型層９は、空乏化している
場合、空乏化していない場合に比べて、寄生容量は小さ
くなり、しゃへい効果が減少する。つまり、寄生容量の
影響を抑制するためにはドレイン電圧がＶ1以下でｐ型
層９が空乏化すれば良いし、トラップのしゃへい効果を
確保するためにはドレイン電圧がＶ2まで空乏化しない
ことが望ましい。ドレイン電圧がＶ2以下でｐ型層９が
空乏化する場合には、チャネル電位がＶdepとなる部位
からドレイン電極４下方までの領域においては、ｐ型層
９は空乏化ししゃへい効果が減少する。この領域ではト
ラップの電荷変化によりチャネル８aの電子濃度も変化
しドレイン電流の変動が発生する。しかし、短チャネル
の化合物半導体電界効果トランジスタ、特にｎチャネル
の電界効果トランジスタの場合はキャリアが電子のた
め、キャリアの移動度が高いが、キャリアの飽和速度は
通常の電界効果トランジスタと同程度のためキャリアの
速度飽和が低い電界で起こる。キャリアの速度飽和が起
きている領域では、ドレイン電流はソース電極２から供
給される電子の量により規定され、また電子濃度は電流
方向の電位分布で決めらるので、ドレイン電流に対する
トラップの影響は非常に少ない。つまり、速度飽和に達
するドレイン電圧をＶsvとすると、Ｖsv≦Ｖdepとなる
ように設定するとトラップのしゃへい性の問題は考慮し
なくてよいことになる。また、Ｖsv≦Ｖdep＜Ｖ1となる
ように設定すると使用しているドレイン電圧の範囲にお
いてはｐ型層９は空乏化するため、ｐ型層９による寄生
容量の影響も考慮する必要がなくなる。但し、短チャネ
ル化合物電界効果トランジスタの場合には、速度飽和が
起きているドレイン電極４側の空乏領域とトラップの影
響を受けるソース電極２側領域は隣接しているため、ｐ
型層９をかなり浅く挿入しないとしゃへい効果は十分に
得られない。
位をＶdepとする。また、ｐ型層９のドーパント濃度や
厚さを決める際には飽和ドレイン電流値、しきい値電
圧、トラップのしゃへい効果、寄生容量値を考慮する
が、最も考慮しなければならない重要な値はチャネル電
位Ｖdepである。一般に回路動作中での電界効果トラン
ジスタのドレイン電圧の変動範囲は回路構成によって決
まる。例えば、その値がＶ 1からＶ2であったとする。但
し、０＜Ｖ1＜Ｖ2とする。ｐ型層９は、空乏化している
場合、空乏化していない場合に比べて、寄生容量は小さ
くなり、しゃへい効果が減少する。つまり、寄生容量の
影響を抑制するためにはドレイン電圧がＶ1以下でｐ型
層９が空乏化すれば良いし、トラップのしゃへい効果を
確保するためにはドレイン電圧がＶ2まで空乏化しない
ことが望ましい。ドレイン電圧がＶ2以下でｐ型層９が
空乏化する場合には、チャネル電位がＶdepとなる部位
からドレイン電極４下方までの領域においては、ｐ型層
９は空乏化ししゃへい効果が減少する。この領域ではト
ラップの電荷変化によりチャネル８aの電子濃度も変化
しドレイン電流の変動が発生する。しかし、短チャネル
の化合物半導体電界効果トランジスタ、特にｎチャネル
の電界効果トランジスタの場合はキャリアが電子のた
め、キャリアの移動度が高いが、キャリアの飽和速度は
通常の電界効果トランジスタと同程度のためキャリアの
速度飽和が低い電界で起こる。キャリアの速度飽和が起
きている領域では、ドレイン電流はソース電極２から供
給される電子の量により規定され、また電子濃度は電流
方向の電位分布で決めらるので、ドレイン電流に対する
トラップの影響は非常に少ない。つまり、速度飽和に達
するドレイン電圧をＶsvとすると、Ｖsv≦Ｖdepとなる
ように設定するとトラップのしゃへい性の問題は考慮し
なくてよいことになる。また、Ｖsv≦Ｖdep＜Ｖ1となる
ように設定すると使用しているドレイン電圧の範囲にお
いてはｐ型層９は空乏化するため、ｐ型層９による寄生
容量の影響も考慮する必要がなくなる。但し、短チャネ
ル化合物電界効果トランジスタの場合には、速度飽和が
起きているドレイン電極４側の空乏領域とトラップの影
響を受けるソース電極２側領域は隣接しているため、ｐ
型層９をかなり浅く挿入しないとしゃへい効果は十分に
得られない。
【００３２】また、ドレイン電圧がＶsvからＶdepの間
は、トラップのしゃへい効果は十分であるが、発生する
寄生容量は大きくなるため通常は使用できない電圧であ
る。そこでＶsv＝Ｖdep＜Ｖ1となるようにＶdepを設定
すると、Ｖ1を低くすることができるためトランジスタ
の動作電圧を下げ消費電力を抑えることができる。
は、トラップのしゃへい効果は十分であるが、発生する
寄生容量は大きくなるため通常は使用できない電圧であ
る。そこでＶsv＝Ｖdep＜Ｖ1となるようにＶdepを設定
すると、Ｖ1を低くすることができるためトランジスタ
の動作電圧を下げ消費電力を抑えることができる。
【００３３】また、短チャネル効果の抑止効果はしきい
値電圧ＶTのドレイン電圧ＶDの依存性ｄＶT／ｄＶDが小
さいほど効果大と評価されるが、この値はｐ型層９の深
さが深いほど大きくなる。そのため、ｐ型層９が浅い位
置に挿入されている本実施形態においては、短チャネル
効果は大幅に抑制される。
値電圧ＶTのドレイン電圧ＶDの依存性ｄＶT／ｄＶDが小
さいほど効果大と評価されるが、この値はｐ型層９の深
さが深いほど大きくなる。そのため、ｐ型層９が浅い位
置に挿入されている本実施形態においては、短チャネル
効果は大幅に抑制される。
【００３４】次に、基板効果と速度飽和を考慮した解析
的なモデルでトランジスタの電流電圧特性を計算した結
果を図２、図３、図４に示す。
的なモデルでトランジスタの電流電圧特性を計算した結
果を図２、図３、図４に示す。
【００３５】図２は化合物半導体であるＧａＡｓ系ＨＥ
ＭＴの電流電圧特性を計算した結果、図３はシリコンＭ
ＯＳＦＥＴの電流電圧特性を計算した結果である。ここ
で、ＶDはドレイン電圧、ＩDはドレイン電流、ＴXはｐ
型層９の深さ、つまりｐ型層９上面とチャネル層８aと
の距離である。図４はチャネル長Ｌを変えたときのドレ
イン電流ＩDの低減率を示したもので、一定のチャネル
長の時にトランジスタを仮想的に基板効果がないとして
電流値を求め（ＩD（ＴX＝∞））、その電流値に対する
ドレイン電流（ＩD（ＴX)）の実測値の比を示してい
る。
ＭＴの電流電圧特性を計算した結果、図３はシリコンＭ
ＯＳＦＥＴの電流電圧特性を計算した結果である。ここ
で、ＶDはドレイン電圧、ＩDはドレイン電流、ＴXはｐ
型層９の深さ、つまりｐ型層９上面とチャネル層８aと
の距離である。図４はチャネル長Ｌを変えたときのドレ
イン電流ＩDの低減率を示したもので、一定のチャネル
長の時にトランジスタを仮想的に基板効果がないとして
電流値を求め（ＩD（ＴX＝∞））、その電流値に対する
ドレイン電流（ＩD（ＴX)）の実測値の比を示してい
る。
【００３６】ここで図２、図３、図４において、低電界
時の電子の移動度である低電界移動度は、シリコンＭＯ
ＳＦＥＴの場合では３００ｃｍ2／Ｖ・ｓｅｃ、ＧａＡ
ｓＨＥＭＴの場合では８０００ｃｍ2／Ｖ・ｓｅｃ、ま
たキャリアの飽和速度はそれぞれ１×１０7ｃｍ／ｓｅ
ｃ、２×１０7ｃｍ／ｓｅｃを用いて計算している。ま
た、両方ともチャネル長を０．５μｍと仮定している。
また、ＧａＡｓＨＥＭＴでの電子供給層７の厚さは４０
ｎｍ、シリコンＭＯＳＦＥＴでのゲート酸化膜厚は１２
０ｎｍとしている。ＧａＡｓＨＥＭＴではしきい値を−
０．５Ｖ、ゲート電圧を０Ｖに、シリコンＭＯＳＦＥＴ
ではしきい値を０．５Ｖ、ゲート電圧を１．０Ｖにして
同等の条件となるようにしている。
時の電子の移動度である低電界移動度は、シリコンＭＯ
ＳＦＥＴの場合では３００ｃｍ2／Ｖ・ｓｅｃ、ＧａＡ
ｓＨＥＭＴの場合では８０００ｃｍ2／Ｖ・ｓｅｃ、ま
たキャリアの飽和速度はそれぞれ１×１０7ｃｍ／ｓｅ
ｃ、２×１０7ｃｍ／ｓｅｃを用いて計算している。ま
た、両方ともチャネル長を０．５μｍと仮定している。
また、ＧａＡｓＨＥＭＴでの電子供給層７の厚さは４０
ｎｍ、シリコンＭＯＳＦＥＴでのゲート酸化膜厚は１２
０ｎｍとしている。ＧａＡｓＨＥＭＴではしきい値を−
０．５Ｖ、ゲート電圧を０Ｖに、シリコンＭＯＳＦＥＴ
ではしきい値を０．５Ｖ、ゲート電圧を１．０Ｖにして
同等の条件となるようにしている。
【００３７】図２、３を比較することにより判るよう
に、同じようにｐ型層９の挿入位置を浅くしても、Ｇａ
ＡｓＨＥＭＴではドレイン電流ＩDの低下する率がシリ
コンＭＯＳＦＥＴより小さいことが判る。ＧａＡｓＨＥ
ＭＴの場合、ＴXが電子供給層７の厚さ４０ｎｍの３倍
の１２０ｎｍの場合の電流値は、ＴX＝∞のときの電流
値の１０％程度の低下で済んでいる。一方シリコンＭＯ
ＳＦＥＴでは、ＴX＝１２０ｎｍの場合のドレイン電流
ＩDの電流値は、ＴX＝∞の場合の電流値より２１％低下
している。
に、同じようにｐ型層９の挿入位置を浅くしても、Ｇａ
ＡｓＨＥＭＴではドレイン電流ＩDの低下する率がシリ
コンＭＯＳＦＥＴより小さいことが判る。ＧａＡｓＨＥ
ＭＴの場合、ＴXが電子供給層７の厚さ４０ｎｍの３倍
の１２０ｎｍの場合の電流値は、ＴX＝∞のときの電流
値の１０％程度の低下で済んでいる。一方シリコンＭＯ
ＳＦＥＴでは、ＴX＝１２０ｎｍの場合のドレイン電流
ＩDの電流値は、ＴX＝∞の場合の電流値より２１％低下
している。
【００３８】また、図４より化合物半導体であるＧａＡ
ｓＨＥＭＴではチャネル長が１μｍ付近以下の短チャネ
ル長ではｐ型層９の深さＴXを浅くしても電流の変化は
小さいことが判る。それに比べて、シリコンＭＯＳＦＥ
Ｔではチャネル長がＧａＡｓＨＥＭＴより約１桁以上短
い０．１μｍ付近以下にならないとこのような状態にな
らない。
ｓＨＥＭＴではチャネル長が１μｍ付近以下の短チャネ
ル長ではｐ型層９の深さＴXを浅くしても電流の変化は
小さいことが判る。それに比べて、シリコンＭＯＳＦＥ
Ｔではチャネル長がＧａＡｓＨＥＭＴより約１桁以上短
い０．１μｍ付近以下にならないとこのような状態にな
らない。
【００３９】本実施形態の具体的なエピタキシャル成長
層の構造を表１、表２、表３に示す。
層の構造を表１、表２、表３に示す。
【００４０】表１はしきい値電圧は−０．５Ｖ、チャネ
ル長は０．５μｍとして想定した場合の例である。ここ
で速度飽和に達するドレイン電圧Ｖsvを簡易的に計算す
ると、チャネル長をＬ、キャリアの飽和速度を
Ｖ(sat)、低電界移動度をμoとすると、Ｖsv=Ｌ・Ｖ
(sat)／μo=０．１２５Ｖとなるが、チャネル層８aの全
域において電荷が飽和速度で走るわけではないので実際
にはその２倍程度の電圧が必要である。そこで、ここで
はＶdepを０．３Ｖとしている。
ル長は０．５μｍとして想定した場合の例である。ここ
で速度飽和に達するドレイン電圧Ｖsvを簡易的に計算す
ると、チャネル長をＬ、キャリアの飽和速度を
Ｖ(sat)、低電界移動度をμoとすると、Ｖsv=Ｌ・Ｖ
(sat)／μo=０．１２５Ｖとなるが、チャネル層８aの全
域において電荷が飽和速度で走るわけではないので実際
にはその２倍程度の電圧が必要である。そこで、ここで
はＶdepを０．３Ｖとしている。
【００４１】表２はチャネル長を０．３μｍとして想定
した場合の例であり、この時速度飽和に達するドレイン
電圧は０．１５Ｖ程度なのでＶdepを０．２Ｖとしてい
る。
した場合の例であり、この時速度飽和に達するドレイン
電圧は０．１５Ｖ程度なのでＶdepを０．２Ｖとしてい
る。
【００４２】表３は差動増幅回路のようにドレイン電圧
の変動範囲が比較的大きい場合のための構造で、ピンチ
オフ電圧は１Ｖを想定している。こうすると、速度飽和
の起きている領域においてもｐ型層９によるしゃへい性
が向上し、電流変動はさらに抑制される。
の変動範囲が比較的大きい場合のための構造で、ピンチ
オフ電圧は１Ｖを想定している。こうすると、速度飽和
の起きている領域においてもｐ型層９によるしゃへい性
が向上し、電流変動はさらに抑制される。
【００４３】
【表１】
【００４４】
【表２】
【００４５】
【表３】 （第２の実施形態）次に、図５を用いて本発明の第２の
実施形態について説明する。
実施形態について説明する。
【００４６】本実施形態は図１の第１の実施形態に対
し、ｎ型層１２がノンドープＧａＡｓ層８とｐ型層９と
の間に設けられたものである。
し、ｎ型層１２がノンドープＧａＡｓ層８とｐ型層９と
の間に設けられたものである。
【００４７】一般にｐ型層９をチャネル層８aに近づけ
ると、チャネル層８aとｐ型層９の間の電界が大きくな
るため、トランジスタのしきい値電圧が正方向にシフト
する。ヘテロ接合化合物半導体電界効果トランジスタで
はゲート電極３の正方向耐圧が低いので、通常負または
＋０．２Ｖ程度までの低いしきい値電圧が用いられる。
ｐ型層９を浅く挿入することによりしきい値電圧がずれ
る問題は、電子供給層７の表面側の厚さ、ドナー濃度を
大きくすることによっても対応が可能であるが、電子供
給層７中へ電子が流れ込み移動度が大幅に低下すること
を防ぐためには、チャネル層８aとｐ型層９の間にｎ型
層１２を挿入すればよい。このｎ型層１２を流れる電子
はドレイン電流の一部を構成しているため、ｎ型層１２
の濃度、位置、厚さの設定はしきい値の設計に含まれ
る。従来のトランジスタと同様な特性にするには、この
ｎ型層１２は常に空乏化し、電子は表面側を流れるよう
にする。以上のような設定は、すべてエピタキシャル結
晶成長方において適切なドーピング不純物、濃度、厚さ
を制御することにより可能である。
ると、チャネル層８aとｐ型層９の間の電界が大きくな
るため、トランジスタのしきい値電圧が正方向にシフト
する。ヘテロ接合化合物半導体電界効果トランジスタで
はゲート電極３の正方向耐圧が低いので、通常負または
＋０．２Ｖ程度までの低いしきい値電圧が用いられる。
ｐ型層９を浅く挿入することによりしきい値電圧がずれ
る問題は、電子供給層７の表面側の厚さ、ドナー濃度を
大きくすることによっても対応が可能であるが、電子供
給層７中へ電子が流れ込み移動度が大幅に低下すること
を防ぐためには、チャネル層８aとｐ型層９の間にｎ型
層１２を挿入すればよい。このｎ型層１２を流れる電子
はドレイン電流の一部を構成しているため、ｎ型層１２
の濃度、位置、厚さの設定はしきい値の設計に含まれ
る。従来のトランジスタと同様な特性にするには、この
ｎ型層１２は常に空乏化し、電子は表面側を流れるよう
にする。以上のような設定は、すべてエピタキシャル結
晶成長方において適切なドーピング不純物、濃度、厚さ
を制御することにより可能である。
【００４８】本実施形態の具体的なエピタキシャル成長
層の構造を表４に示す。
層の構造を表４に示す。
【００４９】表４は０．３μｍのチャネル長に対して、
しきい値を−１Ｖと深くした場合の構造である。
しきい値を−１Ｖと深くした場合の構造である。
【００５０】
【表４】 （第３の実施形態）次に、図６を用いて本発明の第３の
実施形態について説明する。
実施形態について説明する。
【００５１】本実施形態は、図１の第１の実施形態に対
し、ノンドープＧａＡｓ層８と電子供給層７との間にｎ
型層１２が設けられ、ｎ型層１２と電子供給層７との間
にノンドープＩｎＧａＡｓ層１３がさらに設けられたも
のである。本実施形態ではノンドープＩｎＧａＡｓ層１
３の表面上部にチャネル層１３aが形成される。本実施
形態は、電子が移動するチャネル層１３aをノンドープ
ＩｎＧａＡｓ層１３に形成することにより、より電子の
移動度を高めトランジスタの高速性を上げるものであ
る。
し、ノンドープＧａＡｓ層８と電子供給層７との間にｎ
型層１２が設けられ、ｎ型層１２と電子供給層７との間
にノンドープＩｎＧａＡｓ層１３がさらに設けられたも
のである。本実施形態ではノンドープＩｎＧａＡｓ層１
３の表面上部にチャネル層１３aが形成される。本実施
形態は、電子が移動するチャネル層１３aをノンドープ
ＩｎＧａＡｓ層１３に形成することにより、より電子の
移動度を高めトランジスタの高速性を上げるものであ
る。
【００５２】本実施形態の具体的なエピタキシャル成長
層の構造を表５に示す。
層の構造を表５に示す。
【００５３】
【表５】 （第４の実施形態）次に、図７を用いて本発明の第４の
実施形態について説明する。
実施形態について説明する。
【００５４】本実施形態はトラップのしゃへい、短チャ
ネル効果抑制などの効果を上げるために現状のエピタキ
シャル技術で考えられる最も浅いｐ型層９の例で、図６
の第３の実施形態からノンドープＧａＡｓ層８を削除し
て、しきい値電圧を保つためにｎ型層１２のドーパント
濃度をより高くしたものである。
ネル効果抑制などの効果を上げるために現状のエピタキ
シャル技術で考えられる最も浅いｐ型層９の例で、図６
の第３の実施形態からノンドープＧａＡｓ層８を削除し
て、しきい値電圧を保つためにｎ型層１２のドーパント
濃度をより高くしたものである。
【００５５】本実施形態の具体的なエピタキシャル成長
層の構造を表６に示す。
層の構造を表６に示す。
【００５６】
【表６】 （第５の実施形態）次に、図８を用いて本発明の第５の
実施形態について説明する。
実施形態について説明する。
【００５７】本実施形態は図７の第４の実施形態に対
し、ｎ型層１２とｐ型層９との間にＡｌＧａＡｓのヘテ
ロバリア層１４が挿入された構造である。ヘテロバリア
層１４の挿入は、本実施形態の動作に影響を与えずに、
チャネル電子の閉じこめやアバランシェ破壊によるホー
ルのｐ型層９への流入を防ぐ効果がある。図１の第１の
実施形態ではソース電極２からｐ型層９に流れるリーク
電流によりｐ型層９をソース電極２に電気的に接続する
ことによりｐ型層９の電位固定を行っているため、ｐ型
層９とチャネル層８aとの間にヘテロ構造を挿入するこ
とはｐ型層９の電位固定の点からは良くないが、イオン
注入ｐ型層９で直接電極を取る場合にはそのような問題
は発生しないため有効な方法である。
し、ｎ型層１２とｐ型層９との間にＡｌＧａＡｓのヘテ
ロバリア層１４が挿入された構造である。ヘテロバリア
層１４の挿入は、本実施形態の動作に影響を与えずに、
チャネル電子の閉じこめやアバランシェ破壊によるホー
ルのｐ型層９への流入を防ぐ効果がある。図１の第１の
実施形態ではソース電極２からｐ型層９に流れるリーク
電流によりｐ型層９をソース電極２に電気的に接続する
ことによりｐ型層９の電位固定を行っているため、ｐ型
層９とチャネル層８aとの間にヘテロ構造を挿入するこ
とはｐ型層９の電位固定の点からは良くないが、イオン
注入ｐ型層９で直接電極を取る場合にはそのような問題
は発生しないため有効な方法である。
【００５８】本実施形態の具体的なエピタキシャル成長
層の構造を表７に示す。
層の構造を表７に示す。
【００５９】
【表７】 上記第１から第５の実施形態の構造は単にエピタキシャ
ル成長層を改良するのみで、マスク設計や製造プロセス
を何ら変更する必要は無い。エピタキシャル成長におい
ては、新たにｐ型層９を導入し、トラップのしゃへい性
を維持しつつ寄生容量を増やさないためには比較的高精
度のｐ型層９の形成が必要である。しかし、この程度の
精度はＭＢＥ（分子線ビーム結晶成長）法では十分可能
である。
ル成長層を改良するのみで、マスク設計や製造プロセス
を何ら変更する必要は無い。エピタキシャル成長におい
ては、新たにｐ型層９を導入し、トラップのしゃへい性
を維持しつつ寄生容量を増やさないためには比較的高精
度のｐ型層９の形成が必要である。しかし、この程度の
精度はＭＢＥ（分子線ビーム結晶成長）法では十分可能
である。
【００６０】また、上記第１から第５の実施形態では、
ｎチャネルＦＥＴを用いて説明したが、電荷や不純物を
反転すればｐチャネルＦＥＴにおいても同様の効果が得
られる。
ｎチャネルＦＥＴを用いて説明したが、電荷や不純物を
反転すればｐチャネルＦＥＴにおいても同様の効果が得
られる。
【００６１】
【発明の効果】以上述べたように本発明によれば、化合
物半導体電界効果トランジスタにおいて、ドレイン電流
の低下や、ドレイン寄生容量の増加を伴わずに短チャネ
ル効果を抑えつつトラップをしゃへいしドレイン電流の
変動を抑えることができる。
物半導体電界効果トランジスタにおいて、ドレイン電流
の低下や、ドレイン寄生容量の増加を伴わずに短チャネ
ル効果を抑えつつトラップをしゃへいしドレイン電流の
変動を抑えることができる。
【図１】本発明の第１の実施形態の化合物半導体電界効
果トランジスタの断面模式図である。
果トランジスタの断面模式図である。
【図２】ＧａＡｓ系ＨＥＭＴの電流電圧特性を計算した
結果である。
結果である。
【図３】シリコンＭＯＳＦＥＴの電流電圧特性を計算し
た結果である。
た結果である。
【図４】チャネル長を変えたときのドレイン電流ＩDの
低減率を示したものである。
低減率を示したものである。
【図５】本発明の第２の実施形態の化合物半導体電界効
果トランジスタの断面模式図である。
果トランジスタの断面模式図である。
【図６】本発明の第３の実施形態の化合物半導体電界効
果トランジスタの断面模式図である。
果トランジスタの断面模式図である。
【図７】本発明の第４の実施形態の化合物半導体電界効
果トランジスタの断面模式図である。
果トランジスタの断面模式図である。
【図８】本発明の第５の実施形態の化合物半導体電界効
果トランジスタの断面模式図である。
果トランジスタの断面模式図である。
【図９】従来の化合物半導体電界効果トランジスタの断
面模式図である。
面模式図である。
１ 半絶縁性基板 ２ ソース電極 ３ ゲート電極 ４ ドレイン電極 ５ オーミック電極用キャップｎ型層 ６ エッチング停止用ｎ型層 ７ 電子供給層 ８ ノンドープＧａＡｓ層 ８a チャネル層 ９ ｐ型層 １０ バッファ層 １１ 界面トラップ １２ ｎ型層 １３ ノンドープＩｎＧａＡｓ層 １３a チャネル層 １４ ヘテロバリア層
Claims (6)
- 【請求項１】 半絶縁性基板と、 前記半絶縁性基板の上に形成されたバッファ層と、 前記バッファ層の上に形成された第１導電型層と、 前記第１導電型層の上に形成され、ドレイン電圧印加時
にはその表面上部がキャリアが通過するチャネル層とな
るノンドープＧａＡｓ層と、 前記ノンドープＧａＡｓ層の上に形成され、前記チャネ
ル層を通過するキャリアを供給する電子供給層と、 前記電子供給層の上に形成されたゲート電極とを有する
化合物半導体電界効果トランジスタにおいて、 前記チャネル層から前記第１導電型層上面までの距離
が、前記チャネル層から前記ゲート電極下面までの距離
の３倍以内であり、前記第１導電型層が空乏化するドレ
イン電圧が前記キャリアが速度飽和を起こすドレイン電
圧以上であることを特徴とする化合物半導体電界効果ト
ランジスタ。 - 【請求項２】 前記第１導電型層が空乏化するドレイン
電圧と前記キャリアが速度飽和を起こすドレイン電圧が
ほぼ同一である請求項１記載の化合物半導体電界効果ト
ランジスタ。 - 【請求項３】 前記ノンドープＧａＡｓ層と前記第１導
電型層との間に、第２導電型層が設けられた請求項１記
載の化合物半導体電界効果トランジスタ。 - 【請求項４】 前記ノンドープＧａＡｓ層と前記電子供
給層との間に、第２導電型層が設けられ、前記第２導電
型層と前記電子供給層との間にノンドープＩｎＧａＡｓ
層がさらに設けられた請求項１記載の化合物半導体電界
効果トランジスタ。 - 【請求項５】 前記ノンドープＧａＡｓ層を削除した請
求項４記載の化合物半導体電界効果トランジスタ。 - 【請求項６】 前記第１導電型層と前記第２導電型層と
の間にヘテロバリア層が設けられた請求項５記載の化合
物半導体電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259018A JP2897736B2 (ja) | 1996-09-30 | 1996-09-30 | 化合物半導体電界効果トランジスタ |
| US08/941,202 US6121641A (en) | 1996-09-30 | 1997-09-30 | Compound semiconductor field-effect transistor with improved current flow characteristic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259018A JP2897736B2 (ja) | 1996-09-30 | 1996-09-30 | 化合物半導体電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107256A true JPH10107256A (ja) | 1998-04-24 |
| JP2897736B2 JP2897736B2 (ja) | 1999-05-31 |
Family
ID=17328216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8259018A Expired - Fee Related JP2897736B2 (ja) | 1996-09-30 | 1996-09-30 | 化合物半導体電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6121641A (ja) |
| JP (1) | JP2897736B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019525499A (ja) * | 2016-11-23 | 2019-09-05 | 三菱電機株式会社 | 半導体デバイス及び半導体デバイスを設計する方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085376B2 (ja) * | 1998-10-30 | 2000-09-04 | 住友電気工業株式会社 | 電界効果トランジスタ |
| US6992319B2 (en) * | 2000-07-18 | 2006-01-31 | Epitaxial Technologies | Ultra-linear multi-channel field effect transistor |
| WO2003061017A1 (en) * | 2002-01-11 | 2003-07-24 | Epitaxial Technologies, Llc | Ultra-linear multi-channel field effect transistor |
| JP4705482B2 (ja) * | 2006-01-27 | 2011-06-22 | パナソニック株式会社 | トランジスタ |
| US8144441B2 (en) * | 2006-08-30 | 2012-03-27 | Triquint Semiconductor, Inc. | Electrostatic discharge protection circuit for compound semiconductor devices and circuits |
| US9306014B1 (en) * | 2013-12-27 | 2016-04-05 | Power Integrations, Inc. | High-electron-mobility transistors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817232B2 (ja) * | 1992-12-21 | 1996-02-21 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
-
1996
- 1996-09-30 JP JP8259018A patent/JP2897736B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-30 US US08/941,202 patent/US6121641A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019525499A (ja) * | 2016-11-23 | 2019-09-05 | 三菱電機株式会社 | 半導体デバイス及び半導体デバイスを設計する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6121641A (en) | 2000-09-19 |
| JP2897736B2 (ja) | 1999-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5325198B2 (ja) | 電界効果トランジスタ | |
| JP3129298B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US20080303095A1 (en) | Varying mugfet width to adjust device characteristics | |
| US5151757A (en) | Heterojunction field-effect transistor | |
| US4605945A (en) | Semiconductor device | |
| JP2897736B2 (ja) | 化合物半導体電界効果トランジスタ | |
| US20020017682A1 (en) | Semiconductor device | |
| JP4194778B2 (ja) | 半導体デバイス、及びエンハンスメントモード半導体デバイスを製造する方法 | |
| US5077589A (en) | MESFET structure having a shielding region | |
| EP0113540A2 (en) | Improvements in or relating to semiconductor devices, and methods of making same | |
| JPS6331949B2 (ja) | ||
| JPH0428149B2 (ja) | ||
| CN113424327A (zh) | 用于单极电荷平衡半导体功率器件的系统和方法 | |
| JPH0817232B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3189543B2 (ja) | 半導体装置 | |
| US7569874B2 (en) | Device and method of manufacture for a low noise junction field effect transistor | |
| KR960015325B1 (ko) | 쌍극자 전위 장벽을 갖는 전계효과 트랜지스터 | |
| JP2553673B2 (ja) | 電界効果トランジスタ | |
| JPH0715018A (ja) | 電界効果トランジスタ | |
| US7378688B1 (en) | Method and apparatus for a low noise JFET device on a standard CMOS process | |
| JP2915507B2 (ja) | 電界効果トランジスタ | |
| JPS62133762A (ja) | 半導体装置 | |
| JPS61214477A (ja) | Ｍｏｓ型半導体装置 | |
| JPH01162378A (ja) | 半導体装置 | |
| JPS6243178A (ja) | Ｍｏｓトランジスタ− |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 15 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |