KR0154172B1 - 반도체 트랜지스터로 형성된 논리 게이트 회로 - Google Patents

반도체 트랜지스터로 형성된 논리 게이트 회로 Download PDF

Info

Publication number
KR0154172B1
KR0154172B1 KR1019940015594A KR19940015594A KR0154172B1 KR 0154172 B1 KR0154172 B1 KR 0154172B1 KR 1019940015594 A KR1019940015594 A KR 1019940015594A KR 19940015594 A KR19940015594 A KR 19940015594A KR 0154172 B1 KR0154172 B1 KR 0154172B1
Authority
KR
South Korea
Prior art keywords
circuit
pull
transistor
enhancement
gate
Prior art date
Application number
KR1019940015594A
Other languages
English (en)
Other versions
KR950001992A (ko
Inventor
다꾸미 미야시따
Original Assignee
세끼사와 다까시
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼사와 다까시, 후지쓰 가부시끼가이샤 filed Critical 세끼사와 다까시
Publication of KR950001992A publication Critical patent/KR950001992A/ko
Application granted granted Critical
Publication of KR0154172B1 publication Critical patent/KR0154172B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

논리게이트 회로는 입력신호(IN)의 상태에 따라 신호를 출력하기 위하여 입력신호(IN)을 공급하는 논리게이트단(13)과, 풀-엎용 인헨스먼트형 트랜지스터(19)와 풀-다운 회로(20)와, 인헨스먼트형 트랜지스터(19)는 전원선(16)에 접속된 드레인과 논리게이트단(13)으로 부터 출력된 신호를 공급하는 게이트와 풀-다운 회로(20)에 접속된 소스를 가지고, 풀-다운 회로(20)은 접지선(17)에 접속되고 입력신호(IN)에 의해 제어되면, 인헨스먼트형 트랜지스터(19)의 소스와 풀-다운회로(20)을 접속하고 논리게이트 회로의 출력단자인 노드(21)가 고레벨을 갖도록 제한된 전압으로 출력 구동기단(18)의 트랜지스터의 (19)의 게이트 전압을 클램프 하는 클램핑 회로(22)와를 포함한다. 논리게이트 회로는 적어도 풀-엎용 인헨스먼트형 트랜지스터(29)와 풀-다운용 인헨스먼트형 트랜지스터(30)을 포함하는 출력 구동기 회로(28)및 풀-엎용 인헨스먼트형 트랜지스터(29)의 게이트 전압을 클램프하는 클램핑 회로(32)를 가질수 있다.

Description

반도체 트랜지스터로 형성된 논리게이트 회로
제1도는 종래의 논리게이트 회로의 예를 도시한 회로도.
제2도는 본 발명의 원리를 도시한 회로도.
제3도는 본 발명의 제 1 실시예에 따른 논리게이트 회로를 도시한 회로도.
제4도는 본 발명의 제 2 실시예에 따른 논리게이트 회로를 도시한 회로도.
제5도는 본 발명의 제 3 실시예에 따른 논리게이트 회로를 도시한 회로도.
제6도는 본 발명의 제 4 실시예에 따른 논리게이트 회로를 도시한 회로도.
제7도는 본 발명의 제 5 실시예에 따른 논리게이트 회로를 도시한 회로도.
제8도는 본 발명의 제 6 실시예에 따른 논리게이트 회로를 도시한 회로도.
제9도는 본 발명의 제 7 실시예에 따른 논리게이트 회로를 도시한 회로도.
제10도는 본 발명의 제 8 실시예에 따른 논리게이트 회로를 도시한 회로도.
제11도는 본 발명의 제 9 실시예에 따른 논리게이트 회로를 도시한 회로도.
제12도는 본 발명의 제 10 실시예에 따른 논리게이트 회로를 도시한 회로도.
제13도는 본 발명의 제 11 실시예에 따른 논리게이트 회로를 도시한 회로도.
제14도는 본 발명에 따른 논리게이트 회로를 일례로서 사용한 반전버퍼 회로를 도시한 회로도.
제15도는 본 발명에 따른 논리게이트 회로를 일례로서 사용한 프리스케일러(Prescaler) 를 도시한 회로도.
제16도는 제15도에 도시된 프리스케일러 내의 입력버퍼의 구조를 도시한 회로도.
제17도는 제15도에 도시된 프리스케일러 내의 각 스위칭 회로의 구조를 도시한 회로도.
제18도는 본 발명에 따른 논리 게이트를 일례로서 사용한 지연 폐쇄루프(loop) 회로를 도시한 회로도.
제19도는 제18도에 도시된 지연 폐쇄루프 회로중의 지연 회로의 제1 스테이지를 도시한 회로도.
제20도는 본 발명에 따른 논리게이트 회로를 일례로서 사용한 A/D 변환기를 도시한 회로도.
제21도는 제20도에 도시된 A/D 변환기에서의 타이밍 신호 발생회로의 구조를 도시한 회로도.
제22도는 제21도에 도시된 타이밍 신호 발생회로에 사용된 인버터의 구조를 도시한 회로도.
제23도는 제21도에 도시된 타이밍 신호 발생회로에 사용된 OR게이트의 구조를 도시한 회로도.
제24도는 제21도에 도시된 타이밍 신호 발생회로에 사용된 각각의 NOR게이트의 구조를 도시한 회로도.
제25도는 본 발명에 따른 논리게이트 회로를 일례로서 사용하는 DC-DC 변환기를 도시한 회로도.
제26도는 제25도에 도시된 DC-DC변환기에서의 전압제어 발전기의 구조를 도시한 회로도.
제27도는 제25도에 도시된 DC-DC변환기에서의 분할기의 구조를 도시한 회로도.
제28도는 제25도에 도시된 DC-DC변환기에서의 버퍼회로의 구조를 도시한 회로도.
제29도는 제25도에 도시된 DC-DC변환기에서의 스텝-엎(step-up) 전송회로를 도시한 회로도.
본 발명은 반도체 트랜지스터, 예를들면 MES FET (Metal semiconductor Field Effect Transistor) 와 HEMT (High Electron Mobility Transistor) 등의 화합물 반도체 트랜지스터로 형성된 논리 게이트 회로에 관한 것이다.
예를들면, GaAs 집적회로를 형성하는 경우에 있어서는 클럭회로와 버스구동회로 등의 큰 팬아웃(fan out) 을 갖는 회로의 출력단 및 칩외부에 회로를 구동하기 위한 오프(off) 칩 버퍼로서 사용되는 논리게이트가 보다큰 부하 구동능력을 요구한다. 그 결과, 논리게이트부 후단에 출력구동기 를 제공한다.
종래에는 이러한 형태의 논리게이트 회로로서 제1도에 도시된 바와 같은 회로가 공지되었다.
제1도와 관련하여, 논리게이트 회로는 인버터1, 푸쉬-풀 (Push-pull) 회로 5 및 클림핑(clamping) 회로 9를 갖는다. 인버터1은 논리게이트단 으로서 형성되며, 입력신호 IN은 인버터 1에 공급된다. 입력신호 IN은 고레벨(H-레벨) 과 저레벨(L-레벨) 을 가지며, H-레벨은 예를들면 0.7U이고 L-레벨은 예를들면 0V이다.
인버터1은 구동기로서 사용된 인텐스먼트형 MES FET ( Metal Semiconductor Mobility Transistor) 2와 부하로서 사용된 공핍형 MES FET3을 갖는다. 전원선 4(VDD)는 인버터1에 접속된다. 전원선4는 예를들면 2V의 전압을 공급한다.
푸쉬-풀회로 5는 출력 구동기 상태로서 형성된다. 푸쉬-풀회로 5는 풀-엎(Pull-up) 용 공핍형 MES FET6과 풀-다운(Pull-down)용 인헨스먼트형 MES FET7를 갖는다. 출력신호 OUT는 공핍형 MES FET6과 인헨스먼트형 MES FET7이 접속되는 출력노드8로 부터 출력된다.
클램핑 회로9는 출력신호 OUT이 H-레벨을 가질때 출력노드 8에서의 레벨이 0.7V에서 안정화 되도록 일정한 전압으로 공핍형 MES FET6 의 게이트 전압을 클램프한다. 클램핑 회로9는 스코트키 다이오드(Schottky diode)10 과 인헨스먼트형 MES FET11을 갖는다.
이 논리게이트 회로에 있어서, 입력신호 IN이 0.7V인 H-레벨을 가질때, 출력신호 OUT은 0V인 L-레벨을 갖는다. 한편, 입력신호 IN이 0V인 L-레벨을 가질때, 출력신호 OUT은 0.7V인 H-레벨을 갖는다.
클램핑 회로9가 이 논리게이트 회로에 제공되지 않는 경우에는, 출력신호 OUT의 레벨은 0V인 L-레벨을 갖는 입력신호 IN에 응하여 0.7V를 초과한다. 그결과, 대량의 전류가 전원선 4(VDD)에서 공핍형 MES FET6을 거쳐 이 논리게이트 회로에 접속된 다음단 회로로 흐른다.
이를 방지하기 위하여, 이 논리게이트 회로에 클램핑 회로9를 제공한다. 출력노드8에서의 레벨이 0.7V를 초과하는 경우, 인헨스먼트형 MES FET11 이 ON된다. 그 결과, 공핍형 MES FET6의 게이트 전압이 감소되고 스코트키 다이오드10에 의해 클램프되어 출력노드8에서의 레벨이 0.7V에서 안정하게된다.
이 논리게이트 회로에 있어서, 푸쉬-풀회로 5가 논리게이트 단으로서 형성된 인버터1에 대해 후단에 제공되기 때문에, 큰 부하 구동능력을 얻을수가 있다.
그러나, 논리게이트 회로에 클램핑 회로9는 제공하더라도, 입력신호 IN의 레벨이 0V인 L레벨로 절환될때, 출력노드8의 레벨은 일시적으로 0.7V를 초과하고 나서 0.7V로 감소된다. 따라서, 출력신호 OUT의 레벨이 L레벨에서 H레벨로 반전될때, 논리 반전 동작에 관계없이 전류가 전원선 4(VDD)에서 공핍형 MES FET6을 거쳐 다음 단회로의 트랜지스터로 일시적으로 흐른다.
더우기, 이 논리게이트 회로에 있어서, 푸쉬-풀회로 5에서 풀-엎 하기 위한 공핍형 MES FET6은 저 한계 레벨을 가지고 언제나 ON상태로 있는다.
따라서, L레벨에서 출력신호 OUT의 레벨을 유지하기 위하여, 인헨스먼트형 MES FET 의 W/L 비가 커야하고, 여기서 W는 채널 폭, L은 채널길이다. 그결과, 입력용량이 커져 고속동작이 방지된다.
그러므로, 본 발명의 일반적인 목적은 상술된 종래기술의 단점을 제거한 신규하고 유용한 논리게이트 회로를 제공하는데 있다.
본 발명의 특수목적은 부하 구동능력이 크고, 전력소모가 낮고, 입력용량이 낮은 논리게이트 회로를 제공하는데 있다.
본 발명의 상기 목적은 하나 또는 다수의 입력신호의 상태에 따라 신호를 출력하기 위하여 하나 또는 다수의 입력신호를 공급하는 논리게이트단과 인헨스먼트형 트랜지스터로 형성된 풀-엎 회로와 풀-다운 회로를 갖는 출력 구동기단과, 인헨스먼트형 트랜지스터가 제1전압을 갖는 제1선에 접속된 드레인, 논리게이트단 으로 부터 출력된 신호를 공급하는 게이트와 풀-다운 회로에 접속된 소스를 갖고 풀-다운 회로가 제1전압 미만의 제2전압을 갖는 제2선에 접속되고 하나 또는 다수의 입력신호에 의해 제어되며, 인헨스먼트형 트랜지스터 와 풀-다운 회로를 접속하는 노드가 대략 고레벨을 갖도록 제한된 전압에서 출력 구동기단의 인헨스먼트형 트랜지스터의 게이트 전압을 클램프 하는 클램핑 회로로 구성되고 노드가 논리게이트 회로의 출력단인 논리게이트 회로에 의해 달성된다.
본 발명에 따르면, 논리 게이트 회로가 인헨스먼트형 트랜지스터를 포함하는 출력 구동기 단을 가지므로, 큰 부하 구동능력을 얻을 수가 있다. 더우기, 논리 게이트 회로가 인헨스먼트형 트랜지스터의 게이트에 접속된 클램핑 회로를 가져 출력신호가 H레벨을 가질때에 적당한 레벨에서 출력신호를 클램프 하기 때문에, 낮은 전력소모를 얻을수가 있다.
더우기, 출력 구동기단의 풀-엎용 트랜지스터가 언제나 ON상태에 있지 않은 인헨스먼트형 트랜지스터로 형성되기 때문에, 풀-다운 회로가 인헨스먼트형 트랜지스터로 형성되는 경우에는 W/L비가 작게 될수가 있다. 그결과, 낮은 입력용량을 얻을 수가 있다.
본 발명의 또다른 목적은 적어도 큰 부하 구동성능과 낮은 전력소모를 얻을 수 있는 논리게이트 회로를 제공하는데 있다.
본 발명의 상기목적은 풀-엎용 제1 인헨스먼트형 트랜지스터와 풀-다운용 제2 인헨스먼트형 트랜지스터를 갖는 출력구동기단과, 제1 인헨스먼트형 트랜지스터는 제1 전압을 갖는 제1 선에 접속된 드레인과 풀-엎 제어 신호를 공급하는 게이트를 갖고, 제2 인헨스먼트형 트랜지스터는 제 1 인헨스먼트형 트랜지스터의 소스에 접속된 드레인, 제 1 전압미만의 제 2 전압을 갖는 제 2 선에 접속된 소스와 풀-다운 제어신호를 공급하는 게이트를 갖으며, 출력 구동기단의 출력신호가 제 1 인헨스먼트형 트랜지스터와 제 2 인헨스먼트형 트랜지스터의 소스를 접속하는 노드로 부터 얻어지며, 출력신호가 고 레벨을 가질때 소정의 레벨에서 노드를 클램프하는 클램핑 회로로 구성되는 논리게이트 회로에 의해 달성된다.
본 발명에 따르면, 논리회로는 제 1 인헨스먼트형 트랜지스터를 포함하는 출력 구동기단을 가지므로, 큰 부하 구동능력을 얻을 수가 있다. 더우기, 논리회로가 제 1 인헨스먼트형 트랜지스터를 동작하는 클램핑 회로를 가져 출력신호가 H레벨을 가질때에 적당한 레벨에서 출력신호를 클램프하기 때문에, 낮은 전력소모를 얻을수가 있다.
본 발명의 부가적인 목적 특징및 이점을 첨부도면과 관련하여 이하의 상세한 설명으로 부터 명백히 표출된다.
우선, 본 발명에 따른 논리게이트 회로의 원리에 대하여 제2도와 관련하여 설명한다.
제2도와 관련하여, 논리게이트 회로는 논리게이트단13, 출력 구동기단 18과 클램핑 회로 22로 구성된다.
논리게이트단 13은 구동회로 14와 부하용 공핍형 화합물 반도체 트랜지스터 15를 갖는다. 구동회로 14는 논리적으로 처리되는 하나 또는 다수의 입력신호 IN 또는 IN1-INn 을 공급하는 하나 또는 다수의 인헨스먼트형 화합물 반도체 트랜지스터를 갖는다. 고전압 VDD를 갖는 전원선 16(VDD)와 저전압 VSS를 갖는 전원선 17(VSS)는 논리게이단 13과 출력 구동기단 18에 접속된다.
출력구동기단 18은 풀-엎용 인헨스먼트형 화합을 반도체 트랜지스터 19와 풀-다운 회로 20을 갖는다. 풀-다운 회로 20은 논리적으로 처리되는 하나 또는 다수의 입력신호 IN또는 IN1-INn 을 공급하는 하나 또는 다수의 인헨스먼트형 화합물 반도체 트랜지스터를 갖는다. 인헨스먼트형 화합물 반도체 트랜지스터 19와 풀-다운 회로 20이 접속되는 노드 21이 출력단자로서 형성된다.
클램핑 회로 22는 일정한 전압으로 풀-엎용 인헨스먼트형 화합물 트랜지스터 19의 게이트 전압을 클램프하여 노드지에서의 레벨이 적당한 레벨로 유지된다.
구동회로 14는 또한 예를들면, 드레인이 공핍형 화합물 반도체 트랜지스터 15의 소스에 접속되고 소스가 전원선 17(VSS)에 접속되며 게이트가 입력신호 IN으로 제공될수 있는 인헨스먼트형 화합물 반도체 트랜지스터로 구성될수도 있다. 풀-다운 회로 20은 예를들면, 드레인이 인헨스먼트형 화합물 반도체 트랜지스터 17의 소스에 접속되고 소스가 전원선 17(VSS) 에 접속되며 게이트가 입력신호 IN으로 제공될 수 있는 인헨스먼트형 화합물 반도체 트랜지스터로 구성될 수가 있다. 이 경우에서, 논리게이트 회로는 인버터 회로로서 형성될 수가 있다.
구동회로 14는 예를들면, 드레인이 공핍형 화합물 반도체 트랜지스터 15의 소스에 접속되고 소스가 전원선 17(VSS)에 접속되며 게이트가 입력신호 IN1-INn으로 제공될 수 있는 다수의 인헨스먼트형 화합물 반도체 트랜지스터로 구성될수가 있다. 풀-다운 회로 20은 예를들면, 드레인이 인헨스먼트형 화합물 반도체 트랜지스터 19의 소스에 접속되고 소스가 전원선 17(VSS) 에 접속되며 게이트가 입력신호 IN1-INn 으로 공급될 수가있는 다수의 인헨스먼트형 화합물 반도체 트랜지스터로 구성될 수가 있다. 이 경우에서, 논리게이트 회로는 인버터 신호 IN1-INn이 공급되는 NOR게이트 회로로서 사용될수가 있다.
구동회로 14는 또한 예를들면, 공핍형 화합물 반도체 트랜지스터 15의 소스와 전원선 17(VSS)에 직렬로 접속되어 이들 사이에 위치되며 입력신호 IN1-INn으로 제공될 수 있는 다수의 인헨스먼트형 화합물 반도체 트랜지스터로 구성될 수가 있다. 풀-다운 회로 20은 예를들면, 인헨스먼트형 화합물 반도체 트랜지스터 19의 소스와 전원선 17(VSS)에 직렬로 접속되어 이들 사이에 위치되며 입력신호 IN1-INn으로 제공될 수 있는 다수의 인헨스먼트형 화합물 반도체 트랜지스터로 구성될 수가 있다. 이 경우에서, 논리게이트 회로는 NAND게이트 회로로서 형성될 수가 있다.
제2도에 도시된 논리게이트 회로에 있어서, 풀-엎용 인헨스먼트형 화합물 반도체 트랜지스터를 갖는 구동 출력단이 논리게이트단 13에 대해 후단에 제공되므로, 큰 부하 구동능력을 얻을 수가 있다.
더우기, 클램핑 회로의 단부는 인헨스먼트형 화합물 반도체 트랜지스터 19의 게이트에 접속되고 또 다른 단부는 전원선 17(VSS)에 접속된다. 그 결과, 클램핑 회로 22는 일정한 값으로 인헨스먼트형 화합물 반도체 트랜지스터 19의 게이트 전압을 클램프하여 출력신호가 H레벨을 가질때에 노드 21이 적당한 레벨로 유지된다. 따라서, 출력신호의 레벨은 L레벨에서 H레벨로 절환될때, 전류는 전원선 16(VDD)에서 인헨스먼트형 화합물 반도체를 거쳐 다음단 회로에 입력 트랜지스터로 흐르는 전류가 최대값으로 제한 될 수 있다. 그 결과, 낮은 전력소모를 얻을 수 있다.
더우기, 출력 구동기단 18에서 풀-엎용 트랜지스터가 언제나 ON상태에 있지않은 인헨스먼트형 화합물 반도체 트랜지스터 19로 형성된다. 따라서, 풀-다운 회로 20의 하나 또는 다수의 인헨스먼트형 화합물 반도체 트랜지스터의 W/L비가 작게될 수 있으므로, 낮은 입력 용량을 얻을수가 있다.
이제, 본 발명의 제 1 실시예에 대하여 설명한다.
본 발명이 구동기 회로를 가진 인버터 회로에 적용되는 경우에, 인버터 회로는 예를들면 제3도에 도시된 바와 같이 형성된다.
제3도와 관련하여, 인버터 24는 논리게이트단 으로서 형성되며, 입력신호 IN은 인버터 24에 공급된다. 입력신호가 예를들면, 0.7V인 H레벨과 0V인 L레벨을 가질 수 있다. 인버터 24는 구동기로서 사용된 인헨스먼트형 MES FET 25와 부하로서 사용된 공핍형 MES FET 26으로 구성된다. 예를들면, 2V(VDD)인 전원선 27은 인버터 24에 접속된다.
푸쉬-풀 회로 28은 출력 구동기단 으로서 형성된다. 푸쉬-풀 회로 28은 풀-엎용 인헨스먼트형 MES FET 29와 풀-다운용 인헨스먼트형 MES FET 30으로 구성된다. 인헨스먼트형 MES FET 29와 30을 접속한 노드 31은 출력단자로서 형성된다.
클램핑 회로 32는 출력신호 OUT이 H레벨을 가질때 소정의 전압으로 인헨스먼트형 MES FET 29의 게이트 전압을 클램프한다. 클램핑 회로 32는 스코트키 다이오드 33으로 형성된다.
제 1 실시예에 있어서, 입력신호 IN이 H레벨을 가질때, 인헨스먼트형 MES FET 25는 ON 상태에 있고 인헨스먼트형 MES FET 25의 드레인을 L레벨을 갖고, 인헨스먼트형 MES FET 29는 OFF상태에 있고 인헨스먼트형 MES FET 30은 ON상태에 있다. 그 결과, 노드 31(출력신호 OUT)은 L레벨에 있다.
한편, 입력신호 IN이 L레벨을 가질때, 인헨스먼트형 MES FET 20은 OFF상태에 있고, 인헨스먼트형 MES FET 25의 드레인은 H레벨을 갖고, 인헨스먼트형 MES FET 29는 ON상태에 있고 인헨스먼트형 MES FET 30은 OFF상태에 있다. 그 결과, 노드 31(출력신호 OUT)은 H레벨에 있다.
또한, 제 1 실시예에 따르면, 출력 구동기단 으로서 형성된 푸쉬-풀 회로 28은 논리 게이트단 으로서 형성된 인버터 24에 대해 후단에 제공되므로, 큰 부하 구동능력을 얻을수가 있다. 더우기, 클램핑 회로 32는 스코트키 다이오드 33으로 접속되며 그 양극은 접지선에 접속된다(제2도에 도시된 전원선 17(VSS)에 해당) 따라서, 인헨스먼트형 MES FET29의 게이트 전압은 순방향 전압(forward voltage)VDF 인 전압으로 클램프된다. 그 결과, 노드 31의 레벨은 전압 (VDF-VTH29)를 초과하지 않는다. 여기서, VTH29는 인헨스먼트형 MES FET 29의 한계전압이다.
순방향 전압 VDF가 0.7V(VDF=0.7[V]) 이고 인헨스먼트형 MES FET 29의 한계전압 VTH29가 0.1∼0.2V 의 범위(VTH29=0.1-0.2[V])에 있는 경우에, 노드 31의 전압은 0.5-0.6V의 범위내에 있다. 그 결과, 이 경우에서, 이 인버터 회로와 접속된 다음단 회로의 한계전압이 0.3-0.5V의 범위내에 있는 경우에, 다음단 회로의 입력 트랜지스터는 ON 될수 가 있다. 더우기, 논리동작에 관계없이 전류는 전원선 27(VDD)에서 인헨스먼트형 MES FET 29를 거쳐 다음단 회로의 입력 트랜지스터에 흐르지 않게 한다. 따라서, 낮은 전력소모를 얻을수 가 있다.
더우기, 제 1실시예에 있어서, 푸쉬-풀 회로 28에서 푸쉬-풀용 트랜지스터가 언제나 ON상태에 있지 않는 인헨스먼트형 MES FET 29로 형성된다. 즉, 출력신호 OUT이 H레벨을 가져야 할때, 인헨스먼트형 MES FET 29는 ON 상태에 있으며, 출력신호 OUT이 L레벨을 가져야 할 때, 인헨스먼트형 MES FET 29는 OFF 상태에 있다. 따라서, 풀-다운용 인헨스먼트형 MES FET 30의 W/L비가 작게 될수 있어 입력용량을 작게 할수가 있다.
상술된 바와같이, 제 1 실시예에 따르면, 출력 구동기 회로를 가진 인버터는 큰 구동능력, 낮은 전력소모, 낮은 입력용량 으로 제공될 수가 있다.
이제, 제4도와 관련하여 본 발명이 출력 구동기 회로를 가진 인버터에 적용되는 제 2 실시예에 대하여 설명한다. 제 2 실시예에 있어서, 클램핑 회로 34의 구조는 제 1 실시예 에서의 클램핑 회로 32의 구조와 다르고 제 2 실시예의 나머지 부분은 제 1 실시예의 나머지 부분과 동일하다.
즉, 클램핑 회로 34는 스코트키 다이오드 35와 스코트키 다이오드 35에 접속된 인헨스먼트형 MES FET 36을 갖는다.
제 2 실시예 에 있어서, 입력신호 IN 이 H레벨을 가질때, MES FET은 ON 상태에 있고, MES FET 25의 드레인은 L레벨을 가지고, 인헨스먼트형 MES FET 29는 OFF상태에 있고 MES FET 30은 ON 상태에 있다. 그 결과, 노드 31(출력신호 OUT)은 L레벨을 갖는다.
한편, 입력신호 IN이 L레벨을 가질때, MES FET 25는 OFF 상태에 있고, 인헨스먼트형 MES FET 29는 ON 상태에 있고, MES FET 30은 OFF 상태에 있고, 노드 31(출력신호 OUT)은 H레벨을 갖는다.
또한, 제 2 실시예에 따르면, 출력 구동기로서 형성된 푸쉬-풀 회로 28이 논리게이트단 으로서 형성된 인버터 24에 대해 후단에 제공되기 때문에, 큰 부하 구동능력을 얻을수가 있다.
더우기, 제 2 실시예에 있어서, 클램핑 회로 34는 스코트키 다이오드 35 와 MES FET 36을 갖고 그 음극은 인헨스먼트형 MES FET 29의 게이트에 접속된다. MES FET 36의 드레인이 스코트키 다이오드 35의 양극에 접속되고, MES FET 36의 게이트와 드레인은 서로에 접속되며, MES FET 36의 소스는 접지선에 접속된다. 그 결과, 출력신호가 H 레벨을 가질때, 인헨스먼트형 MES FET 의 게이트 전압은 (VDF + VTH29)의 전압으로 클램프되고, 여기서 VDF는 스코트키 다이오드 35의 순방향 전압이고 VTH 29는 인헨스먼트형 MES FET29의 한계 전압이다. 즉, MES FET 36의 한계전압 VTH36이 인헨스먼트형 MES FET 29의 한계전압 VTH29 인 경우에, 노드 31에서의 전압은 (VDF + VTH36 - VTH29 = VDF)인 전압을 초과하지 않는다. 즉, 노드31에서의 전압은 스코트키 35이 순방향 전압 VDF 를 초과하지 않는다.
예를들면, 스코트키 다이오드 35의 순방향 전압 VDF가 0.7V(VDF=0.7)이고 인헨스먼트형 MES FET 29의 한계전압 VTH29가 0.1-0.2V의 범위 (VTH29 = 0.1 - 0.2) 내에 있는 경우에, 출력신호 OUT 이 H 레벨을 가질때 노드 31의 전압은 0.7V이다. 이 경우에서, 다음단 회로의 한계전압이 0.3-0.5의 범위내에 있는 경우에, 다음단 회로의 입력 트랜지스터가 ON될수 가 있다. 더우기, 노드 31의 레벨이 L레벨에서 H 레벨로 절환될때, 논리동작에 관계없이 전류가 전원선 27(VDD)에서 인헨스먼트형 MES FET 29를 거쳐 다음단 회로의 입력 트랜지스터에 흐르지 않게 한다. 따라서, 낮은 전력소모를 얻을수 가 있다.
또한, 제 2 실시예에 있어서, 푸쉬-풀 회로 28내에 풀-엎용 트랜지스터가 언제나 ON상태에 있지 않는 인헨스먼트형 MES FET 29로 형성된다. 즉, 출력신호 OUT이 H레벨을 가져야 할때, 인헨스먼트형 MES FET 29는 ON 상태에 있으며, 출력신호 OUT이 L레벨을 가져야 할 때, 인헨스먼트형 MES FET 29는 OFF상태에 있다. 따라서, 풀-다운용 인헨스먼트형 MES FET 30의 W/L비가 작게 될수 있어 입력용량을 작게 할수가 있다.
상술된 바와같이, 제 2 실시예에 따르면, 출력 구동기 회로를 가진 인버터는 큰 구동능력, 낮은 전력소모, 낮은 입력용량 으로 제공될 수가 있다. 더우기, 출력신호 OUT이 H레벨을 가질때 노드 31에서의 레벨은 제 1 실시예 에서 노드 31에서의 레벨보다 더 높게 될수가 있기 때문에, 회로의 처리속도를 제 1 실시예 에서 보다 더 높게 할수가 있다.
이제, 제5도와 관련하여 본 발명이 출력 구동기 회로를 가진 인버터에 적용되는 제 3 실시예 에 대하여 설명한다. 제 3 실시예에 있어서, 클램핑 회로 37의 구조는 제 1 실시예 에서의 클램핑 회로 32의 구조와 다르고 제 3 실시예의 나머지 부분은 제 1 실시예의 나머지 부분과 동일하다.
클램핑 회로 37은 스코트키 다이오드 39와 인헨스먼트형 MES FET 38을 갖는다. 인헨스먼트형 MES FET 38은 노드 31에서의 레벨에 따라 제어되어 ON 상태 또는 OFF 상태에 있게하고 대략 0V의 한계전압을 갖는다.
제 3 실시예에 있어서, 입력 신호 IN이 H레벨을 가질때, MES FET 25는 ON 상태에 있고, MES FET 25의 드레인은 L레벨을 가지고, 인헨스먼트형 MES FET 29는 OFF 상태에 있고 MES FET 30은 ON 상태에 있다. 그 결과, 노드 31(출력신호 OUT)은 L 레벨을 갖는다.
한편, 입력신호 IN이 L레벨을 가질때, MES FET 25는 OFF상태에 있고, 인헨스먼트형 MES FET 29는 ON상태에 있고, MES FET 30은 OFF 상태에 있고, 노드 31(출력신호 OUT)은 H레벨을 갖는다.
또한, 제 3 실시예에 따르면, 출력 구동기로서 형성된 푸쉬-풀 회로 28이 논리 게이트단 으로서 형성된 인버터 24에 대해 후단에 제공되기 때문에, 큰 부하 구동능력을 얻을 수가 있다.
더우기, 제 3 실시예에 있어서, 클램핑 회로 37의 MES FET 38은 인헨스먼트형 MES FET 29의 게이트에 접속된 드레인과 노드 31에 접속된 게이트를 가지며, 대략 0V 의 한계레벨을 갖는다. 클램핑 회로 37의 스코트키 다이오드 39는 MES FET 38의 소스에 접속된 음금과 접지선에 접속된 양극을 갖는다. 그 결과, 노드 31의 레벨이 L레벨에서 H레벨로 절환될때, MES FET 38은 노드 31의 레벨이 스코트키 다이오드 39의 순방향 전압 VDF와 같은 전압에 도달할때까지 OFF상태에 있다. 이 경우에, 노드의 레벨이 스코트키 다이오드 39의 순방향 전압 VDF와 같은 전압에 도달할때, MES FET 38이 ON된다. 그 결과, 노드 31에서의 전압이 스코트키 다이오드 39의 순방향 전압 VDF로 클램프 된다.
스코트키 다이오드 39의 순방향 전압 VDF가 0.7V(VDF=0.7)인 경우에, 출력신호 OUT이 H레벨을 가질때 노드 31의 전압은 0.7V이다. 이 경우에서, 다음단 회로의 한계전압이 0.3-0.5V의 범위내에 있는 경우에, 다음단 회로의 입력 트랜지스터가 ON 될수 있다. 더우기, 노드 31의 레벨이 L레벨에서 H레벨로 절환될때, 논리동작에 관계없이 전류가 전원선 27(VDD)에서 인헨스먼트형 MES FET 29를 거쳐 다음단 회로의 입력 트랜지스터에 흐르지 않게 한다. 따라서, 낮은 전력소모를 얻을수가 있다.
또한, 제 3 실시예에 있어서, 푸쉬-풀 회로 28에서 풀-엎용 트랜지스터가 언제나 ON상태에 있지 않은 인헨스먼트형 MES FET 29로 형성된다. 즉, 출력신호 OUT이 H레벨을 가져야 할때, 인헨스먼트형 MES FET 29는 ON상태에 있고, 출력신호 OUT이 L레벨을 가져야 할 때, 인헨스먼트형 MES FET 29는 OFF상태에 있다. 따라서, 풀-다운용 인헨스먼트형 MES FET 30의 W/L비가 작게 될수 있으므로 입력용량이 작게 될수 있다.
상술된 바와같이, 제 3 실시예에 따르면, 출력 구동기 회로를 가진 인버터에 있어서는 큰 구동능력을 얻을수가 있고 전력소모와 입력용량을 감소시킬수 가 있다. 더우기, 출력신호 OUT이 H레벨을 가질때, 노드 31에서의 레벨은 제 1 실시예에서 보다 높다. 그 결과, 회로의 처리속도가 제 1 실시예 에서 보다 높을 수 있다.
이제, 제6도와 관련하여 본 발명이 출력 구동기 회로를 갖는 2-입력 NOR게이트에 적용되는 제 4 실시예에 대하여 설명한다.
제6도와 관련하여, NOR게이트 41은 논리 게이트단 으로서 형성된다. 입력신호 INA와 INB는 NOR게이트 41에 공급된다. 각각의 입력신호 INA와 INB는 예를들면 0.7V의 H레벨과 0V의 L레벨을 가질 수 있다. NOR게이트 41은 구동기용 인헨스먼트형 MES FET 42와 43과 부하용 공핍형 MES FET 44를 갖는다. 전원선 45(VDD)는 예를들면, 2V의 전압이 NOR게이트 41에 접속된다.
푸쉬-풀 회로 46은 출력 구동기단 으로서 형성된다. 푸쉬-풀 회로 46은 풀-엎용 인헨스먼트형 MES FET 47과 풀-다운용 인헨스먼트형 MES FET 48과 49를 갖는다. 풀-엎용 인헨스먼트형 MES FET 47과 풀-다운용 인헨스먼트형 MES FET 48을 접속한 노드 50은 출력단자로서 형성된다. 출력신호 OUT은 노드 50으로 부터 출력된다.
클램핑 회로 51은 출력신호가 H레벨을 가질때 MES FET 47의 게이트를 클램프한다. 클램핑 회로 51은 스코트키 다이오드 52와 다이오드 접속형태의 인헨스먼트형 MES FET 53을 갖는다.
제 4 실시예에 있어서, 양쪽의 입력신호 INA와 INB가 H레벨을 가질때, MES FET 42와 43은 ON상태에 있고, MES FET 42를 접속한 노드 54는 L레벨을 갖는다. MES FET 47은 OFF상태에 있고 MES FET 48과 49는 ON상태에 있다. 그 결과, 노드 50(출력신호 OUT)은 L레벨을 갖는다.
입력신호 INA가 H레벨을 가지고 입력신호 INB가 L레벨을 가질때, MES FET 42는 ON상태에 있고 MES FET 43은 OFF상태에 있고 노드 54는 L레벨을 가지고 MES FET 47은 OFF상태에 있고 MES FET 48은 ON상태에 있으며 MES FET 49는 OFF상태에 있다. 그 결과, 노드 50(출력신호 OUT)은 L레벨을 갖는다.
입력신호 INA가 L레벨을 갖고 입력신호 INB가 H레벨을 가질때, MES FET 42는 OFF상태에 있고 MES FET 43은 ON상태에 있고 노드 54는 L레벨을 갖고 MES FET 47은 OFF상태에 있고 MES FET 48은 OFF상태에 있고 MES FET 49는 OFF상태에 있는다. 그 결과, 노드 50(출력신호 OUT)은 L레벨을 갖는다.
양쪽의 입력신호 INA와 INB가 L레벨을 가질때, MES FET 42와 43은 OFF상태에 있고 노드 54는 H레벨을 갖고 MES FET 47은 ON상태에 있고 MES FET 48과 49는 OFF상태에 있다. 그 결과, 노드 50(출력신호 OUT)은 H레벨을 갖는다.
제 4 실시예에 따라, 출력 구동기단 으로서 형성된 푸쉬-풀 회로 46은 논리 게이트단 으로서 형성된 NOR게이트 41에 대해 후단에 제공되므로, 큰 부하 구동능력을 얻을수가 있다.
더우기, 제 4 실시예에 있어서, 클램핑 회로 51은 스코트키 다이오드 52와 MES FET 53으로 형성되고, 스코트키 다이오드 52는 MES FET 47의 게이트에 접속된 음극을 가지며 MES FET 53은 스코트키 다이오드 52의 양극에 접속된 드레인, 드레인에 접속된 게이트 및 접지선에 접속된 소스를 갖는다. 그 결과, 출력신호 OUT은 H레벨을 가질때, MES FET 47의 게이트 전압은 전압(VDF + VTH53)으로 클램프 된다. 여기서, VDF는 스코트키 다이오드 52의 순방향 전압이고 VTH53은 한계전압이다. 따라서, MES FET 53의 한계전압 VTH 53이 MES FET 47의 한계전압 VTH 47인 경우에, 노드 50에서의 전압은 (VDF + VTH53 - VTH47 = VDF)의 전압을 초과하지 않는다. 즉, 노드에서의 전압은 스코트키 다이오드 52의 순방향 전압 VDH를 초과 하지 않는다.
이 경우에서, 스코트키 다이오드 52의 순방향 전압 VDF는 0.7V이고 MES FET 47의 한계전압 VTH 47이 0.1-0.2V의 범위 (VTH47 = 0.1 - 0.2V)내에 있는 경우에 노드 50은 출력신호 OUT 가 H레벨을 갖는 상태에서 0.7V를 갖는다. 다음단 회로의 한계전압은 0.3-0.5V의 범위내에 있는 경우에, 노드 50은 출력신호 OUT가 H레벨을 갖는 상태에서 0.7V를 갖는다. 다음단 회로의 입력 트랜지스터는 ON상태에서 있을 수 있다. 더우기, 노드 50에서의 레벨이 L레벨에서 H레벨로 절환될때, 논리동작에 관계없이 전류가 전원선 45에서 MES FET 47를 거쳐 다음단 회로의 입력 트랜지스터에 흐르지 않게한다. 따라서, 낮은 전력소모를 얻을수 가 있다.
추가적으로, 제 4실시예에 있어서, 푸쉬-풀 회로 46에 풀-엎용 트랜지스터가 언제나 ON상태에 있지않는 인헨스먼트형 MES FET 47로 형성된다. 즉, 출력신호 OUT이 H레벨을 가져야 할때, 인헨스먼트형 MES FET 47이 ON 상태에 있고 출력신호 OUT이 L레벨을 가져야 할때, 인헨스먼트형 MES FET 47은 OFF 상태에 있다. 따라서, 풀-다운에 대한 인헨스먼트형 MES FET 48과 49의 W/L비가 작게될 수 있으므로, 입력용량이 작게될 수가 있다.
상술된 바와 같이, 제4실시예에 따르면, 출력 구동기 회로를 갖는 2-입력 NOR게이트에 있어서는 큰 부하 구동능력을 얻을 수 있고 전력소모와 입력용량을 감소시킬 수 있다.
이제, 제7도와 관련하여, 본 발명이 출력 구동기 회로를 갖는 2-입력 NAND게이트에 적용되는 제5실시예에 대하여 설명한다.
제7도와 관련하여, NAND게이트 56은 논리 게이트단으로서 형성된다. 입력신호 INA와 INBRK NAND게이트 56에 공급된다. 각 입력신호 INA와 INB는 예를들면, 0.7V의 H레벨과 0V의 L레벨을 갖는다. NAND게이트 56은 구동기용 인헨스먼트형 MES FET 57과 58및 부하용 공핍형 MES FET 59를 갖는다. 예를들면, 2V의 전압을 갖는 전원선 60(VDD)이 NAND게이트 56에 접속된다.
푸쉬-풀 회로 61은 출력 구동기단으로서 형성된다. 푸쉬-풀 회로 61은 풀-엎용 인헨스먼트형 MES FET 62와 풀-다운용 인헨스먼트형 MES FET 62와 풀-다운용 인헨스먼트형 MES FET 63을 접속한 노드 65가 출력단자로서 형성된다. 출력신호 OUT은 노드 65로 부터 출력된다.
클램핑 회로 66은 출력신호 OUT이 H레벨을 가질때 MES FET 62의 게이트 전압을 클램프한다. 클램핑 회로 66이 스코트키 다이오드 67과 다이오드 접속형태의 인헨스먼트형 MES FET 68을 갖는다.
제5실시예에 있어서, 양쪽의 입력신호 INA와 INB가 H레벨을 가질때, MES FET 57과 58이 ON상태에 있고, 부하용 공핍형 MES FET 59와 구동기용 인헨스먼트형 MES FET 57을 접속한 노드 69는 L레벨을 갖고, MES FET 62가 OFF상태에 있고 MES FET 63과 64는 ON상태에 있다. 그 결과, 노드 65 (출력신호 OUT)는 L레벨을 갖는다.
입력신호 INA가 L레벨을 갖고 입력신호 INB가 H레벨을 가질때, MES FET57은 OFF상태에 있고 MES FET 58은 ON 상태에 있고 노드 69는 H레벨을 갖고 MES FET 62는 ON 상태에 있고 MES FET 63은 ON상태에 있고 MES FET 64는 OFF상태에 있다. 그 결과, 노드 65 (출력신호 OUT)는 H레벨을 갖는다.
입력신호 INA가 H레벨을 갖고 MES FET 62는 ON상태에 있도 MES FET 63은 ON상태에 있고 MES FET 64는 OFF상태에 있다. 그 결과, 노드 65 (출력신호 OUT)는 H레벨을 갖는다.
입력신호 INA가 L레벨을 갖고 입력신호 INB가 H레벨을 가질때, MES FET 57은 OFF상태에 있고 MES FET 58은 ON상태에 있고 노드 69는 H레벨을 갖고 MES FET 62는 ON상태에 있고 MES FET 63는 OFF상태에 있고 MES FET 64는 ON상태에 있다. 그 결과, 노드 65 (출력신호 OUT)은 H레벨을 갖는다.
제5실시예에 따르면, 출력 구동기단으로서 형성된 푸쉬-풀 회로는 논리 게이트단으로서 형성된 NAND게이트 56에 대해 후단에 제공되므로, 큰 부하 구동능력을 얻을수가 있다.
제5실시예에 있어서, 스코트키 다이오드 67과 MES FET 68을 갖는 클램핑 회로 66은 다음과 같이 형성된다. 스코트키 다이오드의 음극은 MES FET 62의 게이트에 접속된다. MES FET 68의 게이트와 드레인은 서로 접속되며, MES FET 68의 소스사 접지선에 접속된다. 그 결과, 출력신호 OUT이 H레벨을 가질때, MES FET 62의 게이트 전압은 전압(VDF+ VTH68)으로 클램프 된다. 여기서, VDF는 스코트키 다이오드 67의 순방향 전압이고 VTH68은 한계전압이다. 따라서, MES FET 68의 한계전압 VTH68이 MES FET 62의 한계전압 VTH62인 경우에, 노드 65에서의 전압은 (VDF+ VTH68- VTH62= VDF)의 전압을 초과하지 않는다. 즉, 노드 65에서의 전압은 스코트키 다이오드 67의 순방향 전압 VDH를 초과 하지 않는다.
이 경우에서, 스코트키 다이오드 67의 순방향 전압 VDF는 0.7V이고 MES FET 62의 한계전압 VTH62이 0.1-0.2V의 범위(VTH62 = 0.1 - 0.2V)내에 있는 경우에 노드 65에서의 전압은 출력신호 OUT가 H레벨을 갖는 상태에서 0.7V를 갖는다. 다음단 회로의 한계전압이 0.3-0.5V의 범위내에 있는 경우에, 다음단 회로의 입력 트랜지스터는 ON상태에 있을수 있다. 더우기, 노드 65에서의 레벨이 L레벨에서 H레벨으로 절환될때, 논리동작에 관계없이 전류가 전원선 60에서 다음단 회로의 입력 트랜지스터에 흐르지 않게한다. 따라서, 낮은 전력소모를 얻을수 가 있다.
제 5 실시예에 있어서, 푸쉬-풀 회로61에 풀-엎용 트랜지스터가 언제나 ON상태에 있지않는 인헨스먼트형 MES FET 62로 형성된다. 즉, 출력신호 OUT이 H레벨을 가져야 할때, 인헨스먼트형 MES FET 62는 ON상태에 있고 출력신호 OUT이 L레벨을 가져야할때, 인헨스먼트형 MES FET 62는 OFF상태에 있다. 따라서, 풀-다운용 MES FET 63과 64의 W/L비가 작게 될수 있어, 입력용량이 작게될 수가 있다.
상술된 바와 같이, 본 발명의 제 5 실시예에 따르면, 출력 구동기 회로를 갖는 2-입력 NAND게이트에 있어서는 큰 부하 구동능력을 얻을 수 있고 전력소모와 입력용량을 낮출수 있다.
이제, 제8도와 관련하여, 본 발명의 제 6 실시예에 대하여 설명한다. 제 6 실시예는 제4도에 도시된 바와같이, 제 2 실시예에 따른 논리게이트를 사용한 TTL 출력버퍼에 관한것이다.
제8도와 관련하여, TTL 출력버퍼는 푸쉬-풀 회로 70, 풀-엎 제어회로 74, 클램핑 회로 81과 82및 풀-다운 제어회로 93을 갖는다. 이 출력버퍼는 TTL레벨에서 예를들면, 3.3-5V의 범위내에 있는 고전압에 해당하는 전압을 공급하는 전원선 71에 접속된다. 푸쉬-풀 회로 70은 풀-엎용 인헨스먼트형 MES FET 72와 풀-다운용 인헨스먼트형 MES FET 73을 갖는다.
풀-엎 제어회로 74는 인버터 75와 푸쉬-풀 회로 78을 갖는다. 인버터 75는 부하용 공핍형 MES FET 76과 구동기용 인헨스먼트형 MES FET 77로 구성된다. 푸쉬-풀 회로 78은 풀-엎용 인헨스먼트형 MES FET 79와 풀-다운용 인헨스먼트형 MES FET 79로 구성된다.
클램핑 회로 81은 인헨스먼트형 MES FET 83과 스코트키 다이오드 85-88를 갖는다. 클램핑 회로 82는 인헨스먼트형 MES FET 84와 스코트키 다이오드 89-92를 갖는다. 클램핑 회로 81과 82는 적당한 전압으로 출력전압 OUT을 클램프한다.
풀-다운 제어회로 93은 인버터와 논리게이트 회로 97를 갖는다. 인버터는 부하용 공핍형 MES FET 95와 구동기용 인헨스먼트형 MES FET 96을 갖는다. 논리게이트 회로 97은 제4도에 도시된 구조를 갖는다. 회전율(slew rate)을 제어하는 캐퍼시터 C73은 풀-다운 회로 93과 푸쉬-풀 회로 70사이에 제공된다.
제 6 실시예에 있어서, 입력 신호 IN이 H레벨(GaAs 레벨)을 가질때, MES FET 77은 ON상태에 있고, MES FET 77의 드레인은 L레벨을 갖고, MES FET 79는 OFF상태에 있고, MES FET 80은 ON상태에 있고, MES FET의 게이트는 L레벨을 갖고 MES FET 72는 OFF상태를 갖는다. 더우기, MES FET 96은 ON상태에 있고, MES FET 96의 드레인은 L레벨을 갖고 논리게이트 97의 출력은 H레벨을 갖고 MES FET 73은 ON상태에 있다. 그 결과, 출력신호 OUT은 L레벨을 갖는다.(TTL 레벨).
한편, 입력 신호 IN이 L레벨(GaAs 레벨)을 가질때, MES FET 77은 OFF상태에 있고, MES FET 77의 드레인은 H레벨을 갖고, MES FET 79는 ON상태에 있다. MES FET 80은 OFF상태에 있고, MES FET 72의 게이트는 H레벨을 갖고 MES FET 72는 ON상태에 있다. 더우기, MES FET 69는 OFF상태에 있고, MES FET 69의 드레인은 H레벨을 갖고, 논리게이트 97의 출력은 L레벨을 갖고 MES FET 73은 OFF상태에 있다. 그 결과, 출력신호 OUT은 H레벨(TTL 레벨)을 갖는다.
제 6 실시예에 있어서, 푸쉬-풀 회로 70은 출력 구동기단 으로서 형성되므로, 큰 부하 구동능력을 얻을수가 있다.
더우기, 출력전압 OUT은 클램핑 회로 81과 82에 의해 적당한 전압으로 클램프된다. 따라서, 출력신호 OUT의 레벨이 L레벨에서 H레벨로 절환될때, 전원선 71에서 MES FET 72를 거쳐 다음단 회로의 입력 트랜지스터로 흐르는 전류를 감소시킬수가 있다. 따라서, 전력소모를 감소시킬수가 있다.
클램핑 회로 82는 제공되어 있지 않고 생략될 수가 있다.
이제, 제9도와 관련하여, 본 발명의 제 7 실시예에 대하여 설명한다. 제 7 실시예는 제6도에 도시된 제 4 실시예에 따른 논리게이트를 제공한 TTL 출력구동기에 관한것이다.
제9도와 관련하여, TTL 출력 구동기는 푸쉬-풀 회로 98, 풀-엎 제어회로 102, 클램핑 회로 113과 논리게이트 회로 119를 갖는다. 푸쉬-풀 회로 98은 풀-엎용 인헨스먼트형 MES FET와 풀-다운용 인헨스먼트형 MES FET 101을 갖는다. 전원선 99는 TTL레벨의 고전압에 해당하는 전압을 갖는다.(예를들면, 3.5-5V)
풀-엎 제어회로 102는 MES FET 100은 ON하거나 OFF하도록 푸쉬-풀 회로 98의 MES FET 100을 제어한다. 풀-엎 제어회로 102는 인버터 103과 2-입력 NOR게이트 106을 갖는다. 인버터 103은 부하용 공핍형 MES FET 104와 구동기용 인헨스먼트형 MES FET 105로 형성된다. 2-입력 NOR게이트 106은 공핍형 MES FET 107과 인헨스먼트형 MES FET 108-112를 갖는다. 트리스테이트(tristate) 신호가 2-입력 NOR게이트 106에서 각각의 MES FET 109와 110의 게이트에 공급된다.
클램핑 회로 113은 인헨스먼트형 MES FET 114와 스코트키 다이오드 115-118을 갖는다. 클램핑 회로 113은 적당한 전압으로 출력신호 OUT의 레벨을 클램프한다.
논리게이트 119(출력구동기 회로를 갖는 2-입력 NOR게이트)는 제6도(제 4 실시예)에 도시된 구조를 갖는다. 논리게이트 119는 MES FET 101를 제어하는 풀-다운 제어회로로서 사용되어 MES FET 101이 ON또는 OFF된다. 회전률 제어를 위해 캐퍼시터 C101이 논리게이트 119와 푸쉬-풀 회로 98사이에 제공된다. 트리스테이트 신호 Tri가 논리게이트 119에 공급된다.
제 7 실시예에 있어서, 트리스테이트 신호가 H레벨일때, MES FET 112는 ON상태에 있고, MES FET 100의 게이트가 L레벨을 갖고, MES FET가 OFF상태에 있고, 논리게이트 회로 119의 출력은 L레벨을 갖고 MES FET 101은 OFF상태에 있다. 따라서, 이 경우에서, TTL출력버퍼의 출력은 고 임피던스 상태에 있는다.
한편, 트리스테이트 신호가 L레벨을 갖고 MES FET 109와 112는 OFF상태에 있다. 이러한 상태에서, 입력신호 IN이 H레벨(GaAs 레벨)을 가질때, MES FET 105는 ON상태에 있고 MES FET 105과 111은 OFF상태에 있고, MES FET 108의 드레인은 H레벨을 갖고 MES FET 110는 ON상태에 있고, MES FET 100의 게이트는 H레벨을 갖고 MES FET 100은 ON상태에 있다. 논리게이트 회로 119의 출력이 L레벨을 갖는 경우, MES FET 101 OFF상태에 있다. 따라서, 이경우에, 출력신호 OUT은 H레벨(TTL 레벨)을 갖는다.
더우기, 트리스테이트 신호가 L레벨을 갖는 상태에서, 입력신호 IN이 L레벨(GaAs 레벨)을 가질때, MES FET 105는 OFF상태에 있고 MES FET 105의 드레인은 H레벨을 갖는다. 그 결과, MES FET 108과 110은 ON상태에 있고, MES FET 108의 드레인은 L레벨을 갖고, MES FET 110은 OFF상태에 있고, MES FET 110의 게이트는 L레벨을 갖고 MES FET 110은 OFF상태에 있다. 논리게이트 회로 119의 출력이 H레벨을 갖는경우, MES FET 101은 OFF상태에 있다. 따라서, 이경우에서, 출력신호 OUT은 L레벨(TTL 레벨)을 갖는다.
제 7 실시예에 있어서, 푸쉬-풀 회로 98이 출력 구동기단 으로서 형성되므로, 큰 부하 구동능력을 얻을수가 있다.
더우기, 클램핑 회로 113은 푸쉬-풀 회로 98의 출력(출력신호 OUT)이 적당한 레벨로 클램프되도록 제공된다. 따라서, 출력신호가 L레벨에서 H레벨로 반전될때, 전원선 99에서 MES FET 100을 거쳐 다음단 회로의 입력 트랜지스터로 흐르는 전류를 최소화 시킬수가 있다. 그 결과, 전력소모를 감소시킬수가 있다.
이제, 제10도와 관련하여, 본 발명의 제 8 실시예에 대하여 설명한다. 제 8 실시예는 본 발명이 적용되는 TTL 출력 버퍼에 관한것이다.
제10도와 관련하여, TTL 출력버퍼는 푸쉬-풀 회로 121, 풀-엎 제어회로 125, 클램핑 회로 136과 풀-다운 회로 141을 갖는다. 전원선 122는 TTL레벨의 고전압에 해당하는 전압을 갖는다. 푸쉬-풀 회로 11은 풀-엎용 인헨스먼트형 MES FET 123과 풀-다운용 인헨스먼트형 MES FET를 갖는다.
풀-엎 제어회로 125는 MES FET 123을 ON하거나 OFF하도록 MES FET 123을 제어한다. 풀-엎 제어회로 125는 인버터 126과 2-입력 NOR게이트 129을 갖는다. 인버터는 부하용 공핍형 MES FET 127과 구동기용 인헨스먼트형 MES FET 128로 형성된다. 2-입력 NOR게이트 129는 공핍형 MES FET 130과 인헨스먼트형 MES FET 131-135를 갖는다. 트리스테이트 신호가 2-입력 NOR게이트 129에서 각각의 MES FET 132와 135의 게이트에 공급된다.
풀-다운 제어회로 141은 2-입력 NOR게이트로 형성되어 MES FET 124를 ON하거나 OFF하도록 MES FET 124를 제어한다. 풀-다운 제어회로 141은 공핍형 MES FET 142와 인헨스먼트형 MES FET 143-147을 갖는다. 회전율 제어를 위해 캐퍼시터 C124가 풀-다운 제어회로 141과 푸쉬-풀 회로 121 사이에 제공된다.
한편, 트리스테이트 신호 Tri가 L레벨을 가져 MES FET 132, 135, 144및 147이 OFF상태에 있다. 이러한 상태에서, 입력신호 IN이 H레벨(GaAs 레벨)을 가질때, MES FET 128은 ON상태에 있고 MES FET 128의 드레인은 L레벨을 갖는다. 그 결과, MES FET 131과 134는 OFF상태에 있고, MES FET 131의 드레인은 H레벨을 갖고 MES FET 133은 ON상태에 있고, MES FET 123의 게이트는 H레벨을 갖고 MES FET 123은 ON상태에 있다. 더우기, MES FET 143과 146은 ON상태에 있고 MES FET 143의 드레인은 L레벨을 갖고, MES FET 145는 OFF상태에 있고, MES FET 124의 게이트는 L레벨을 갖고 MES FET 124는 OFF상태에 있다. 따라서, 이경우에, 출력신호 OUT은 H레벨(TTL 레벨)을 갖는다.
더우기, 트리스테이트 신호가 L레벨을 갖는 상태에서, 입력신호 IN이 L레벨(GaAs 레벨)을 가질때, MES FET 128는 OFF상태에 있고 MES FET 128의 드레인은 H레벨을 갖는다. 그 결과, MES FET 131과 134는 ON상태에 있고, MES FET 131의 드레인은 L레벨을 갖고, MES FET 133은 OFF상태에 있고, MES FET 123의 게이트는 L레벨을 갖고 MES FET 123은 OFF상태에 있다. 더우기, MES FET 143과 146은 OFF상태에 있고, MES FET 143의 드레인은 H레벨을 갖고, MES FET 134는 ON상태에 있고, MES FET 124의 게이트는 H레벨을 갖고 MES FET 124는 ON상태에 있다. 따라서, 이경우에, 출력신호 OUT은 L레벨(TTL 레벨)을 갖는다.
제 8 실시예에 있어서, 푸쉬-풀 회로 121은 출력 구동기단 으로서 형성되므로, 큰 부하 구동능력을 얻을수가 있다.
더우기, 클램핑 회로 136은 출력신호 OUT이 H레벨을 가질때 푸쉬-풀 회로 121(출력신호 OUT)이 적당한 레벨로 클램프되도록 제공된다. 따라서, 출력신호 OUT은 L레벨에서 H레벨로 반전될때, 전원선 122에서 다음단 회로의 입력 트랜지스터로 흐르는 전류를 최소화 시킬수가 있다. 그 결과, 전력소모를 감소시킬수가 있다.
이제, 제11도와 관련하여, 본 발명의 제 9 실시예에 대하여 설명한다. 제 9 실시예는 본 발명이 적용되는 ECL입력 버퍼에 관한 것이다.
제11도와 관련하여, ECL입력 버퍼는 푸쉬-풀 회로 148, 차동증폭기 회로 152, 기준전압 발생회로 158, 풀-엎 제어 회로 162, 풀-다운 제어회로 165 및 클램핑 회로 168을 갖는다. 전원선 149는 소정의 전압(VDD)를 갖는다. 푸쉬-풀 회로 148은 풀-엎용 인헨스먼트형 MES FET 150과 풀-다운용 인헨스먼트용 MES FET 151로 형성된다.
차동증폭기 회로 152는 구동기용 인헨스먼트형 MES FET 153과 154, 부하용 공핍형 MES FET 155와 156및 일정한 전류원으로서 형성된 공핍형 MES FET 157를 갖는다.
기준 전압 발생회로 158은 부하용 스코트키 다이오드 159와 160및 일정한 전류원으로서 형성된 공핍형 MES FET 161로 형성된다. 기준 전압발생회로 158로 부터 출력된 기준 전압 Vref는 차동 증폭기 회로 152에 공급된다.
풀-엎 제어회로 162는 MES FET 150이 ON되거나 OFF되도록 MES FET 150을 제어한다. 풀-엎 제어회로 162는 스코트키 다이오드 163과 공핍형 MES FET 164를 갖는다.
풀-다운 제어회로 165는 MES FET 151이 ON되거나 OFF되도록 MES FET 151을 제어한다. 풀-다운 제어회로 165는 스코트키 다이오드 166과 공핍형 MES FET 167을 갖는다.
클램핑 회로 168은 스코트키 다이오드 169와 인헨스먼트형 MES FET 170을 갖는다. 클램핑 회로 168은 출력신호 OUT이 H레벨을 가질때 스코트키 다이오드 169의 순방향 전압에 해당하는 전압으로 출력신호 OUT의 레벨을 클램프한다.
제 9 실시예에 있어서, 입력 신호 IN이 H레벨(ECL 레벨)을 가질때, MES FET 153은 OFF상태에 있고, MES FET 153의 드레인은 H레벨을 갖고, MES FET 154는 ON상태에 있고 MES FET 154의 드레인은 L레벨을 갖는다. 그 결과, MES FET 150은 ON상태에 있고 MES FET 151은 OFF상태에 있다. 따라서, 출력신호 OUT은 H레벨(GaAs 레벨)을 갖는다.
한편, 입력 신호 IN이 L레벨(ECL 레벨)을 가질때, MES FET 153은 ON상태에 있고, MES FET 153의 드레인은 L레벨을 갖고 MES FET 154는 OFF상태에 있고 MES FET 154의 드레인은 H레벨을 갖는다. 그 결과, MES FET 150은 OFF상태에 있고 MES FET 151은 ON상태에 있는다. 따라서, 출력신호 OUT은 L레벨(GaAs 레벨)을 갖는다.
제 9 실시예에 있어서, 푸쉬-풀 회로 148이 출력 구동기단 으로서 형성되므로, 큰 부하 구동능력을 얻을수가 있다.
더우기, 클램핑 회로는 출력신호 OUT가 H레벨을 가질때 푸쉬-풀 회로 148의 레벨(출력신호 OUT)이 적당한 레벨로 클램프되도록 제공된다. 따라서 출력신호 OUT이 L레벨에서 H레벨로 반전될때, 전원선 149에서 MES FET 150을 거쳐 다음단 회로의 입력 트랜지스터로 흐르는 전류를 최소화시킬수가 있다.
이제, 제12도와 관련하여, 본 발명의 제 10 실시예에 대하여 설명한다. 제 10 실시예는 본 발명이 적용되는 TTL입력 버퍼에 관한 것이다.
제12도와 관련하여, TTL입력 버퍼는 푸쉬-풀 회로 171, 차동증폭기 회로 175, 기준전압 발생회로 181, 풀-엎 제어 회로 185, 풀-다운 제어회로 189 및 클램핑 회로 193을 갖는다. 전원선 172는 소정의 전압 VDD를 갖는다. 푸쉬-풀 회로 171은 풀-엎용 인헨스먼트형 MES FET 173과 풀-다운용 인헨스먼트용 MES FET 174를 갖는다.
차동증폭기 회로 175는 구동기용 인헨스먼트형 MES FET 176과 177, 부하용 공핍형 MES FET 178과 179, 및 일정한 전류원 으로서 형성된 공핍형 MES FET 180을 갖는다.
기준 전압발생 회로 181은 일정한 전류원으로서 형셩된 공핍형 MES FET 182와 부하용 스코트키 다이오드 183과 184를 갖는다. 기준전압 발생회로 181로 부터 출력된 기준 전압 Vref는 차동 증폭기 회로 175에 공급된다.
풀-엎 제어 회로 185는 MES FET 173이 ON되거나 OFF되도록 MES FET 173을 제어한다. 풀-엎 제어회로 185는 스코트키 다이오드 186과 187및 공핍형 MES FET 188을 갖는다.
풀-다운 제어회로 189는 MES FET 174가 ON 또는 OFF되도록 MES FET 174을 제어한다. 풀-다운 제어회로 185는 스코트키 다이오드 190과 191및 공핍형 MES FET 192를 갖는다.
클램핑 회로 193은 스코트키 다이오드 194와 인헨스먼트형 MES FET 195로 형성된다. 클램핑 회로 193은 출력신호 OUT이 H레벨을 가질때 스코트키 다이오드 194의 순방향 전압에 해당하는 전압으로 출력신호 OUT의 레벨을 클램프한다.
제 10 실시예에 있어서, 입력 신호가 H레벨(TTL 레벨)을 가질때, MES FET 176은 OFF상태에 있고, MES FET 176의 드레인은 H레벨을 갖고, MES FET 177는 ON상태에 있고 MES FET 177의 드레인은 L레벨을 갖는다. 그 결과, MES FET 173은 ON상태에 있고 MES FET 174는 OFF상태에 있다. 따라서, 출력신호 OUT은 H레벨(GaAs 레벨)을 갖는다.
한편, 입력 신호 IN이 L레벨(TTL 레벨)을 가질때, MES FET 176은 ON상태에 있고, MES FET 176의 드레인은 L레벨을 갖고 MES FET 177은 OFF상태에 있고 MES FET 177의 드레인은 H레벨을 갖는다. 그 결과, MES FET 173은 OFF상태에 있고 MES FET 174은 ON상태에 있는다. 따라서, 출력신호 OUT은 L레벨(GaAs 레벨)을 갖는다.
제 10 실시예에 있어서, 푸쉬-풀 회로 171이 출력 구동기단 으로서 형성되므로, 큰 부하 구동능력을 얻을수가 있다.
더우기, 클램핑 회로 193은 출력신호 OUT가 H레벨을 가질때 푸쉬-풀 회로의 레벨(출력신호 OUT)이 적당한 전압으로 클램프 되도록 제공된다. 따라서 출력신호 OUT이 L레벨에서 H레벨로 반전될때, 전원선 172에서 MES FET 173을 거쳐 다음단 회로의 입력 트랜지스터로 흐르는 전류를 최소화시킬수가 있다.
이제, 제13도와 관련하여, 본 발명의 제 11 실시예에 대하여 설명한다. 제 11 실시예는 본 발명이 적용되는 TTL입력 버퍼에 관한 것이다.
제13도와 관련하여, TTL입력 버퍼는 푸쉬-풀 회로 196, 클램핑 회로 200, 풀-엎 제어 회로 204및 풀-다운 제어 회로 215를 갖는다. 전원선 197은 TTL레벨에서의 고 전압에 해당하는 전압을 갖는다. 푸쉬-풀 회로 196은 풀-엎용 인헨스먼트형 MES FET 198과 풀-다운용 인헨스먼트형 MES FET 199로 형성된다.
제 11 실시예에 있어서, 트리스테이트 신호 Tri가 L레벨(GaAs 레벨)을 가져 MES FET 209, 219및 223이 OFF상태에 있는 상태에서, 입력신호 IN이 H레벨(GaAs 레벨)을 가질때, MES FET 208은 ON상태에 있고 MES FET 205의 소스는 L레벨을 갖는다. 그 결과, MES FET 210과 212는 OFF상태에 있고 MES FET 210의 드레인은 H레벨을 갖고, MES FET 211은 ON상태에 있고 MES FET 211의 소스는 H레벨을 갖고 MES FET 198은 ON상태에 있는다. 더우기, MES FET 218과 222는 ON상태에 있고, MES FET 216의 소스는 L레벨을 갖고 MES FET 220은 OFF상태에 있고, MES FET 220의 소스는 L레벨을 갖고 MES FET 199는 ON상태에 있다. 따라서, 이 경우에서, 출력신호 OUT은 H레벨을 갖는다.
한편, 트리스테이트 신호 Tri가 L레벨을 갖는 상태에서, 입력신호 IN이 L레벨(GaAs 레벨)을 가질때, MES FET 208은 OFF상태에 있고 MES FET 205의 소스 205는 H레벨을 갖는다. 그 결과, MES FET 210과 212는 ON상태에 있고, MES FET 210의 드레인은 L레벨을 갖고, MES FET 211은 OFF상태에 있고, MES FET 211은 OFF상태에 있고, MES FET 211의 소스는 L레벨을 갖고 MES FET 198은 OFF상태에 있는다. 더우기, MES FET 218과 222는 OFF상태에 있고, MES FET 216의 소스는 H레벨을 갖고, MES FET 199는 ON상태에 있다. 따라서, 이 경우에서, 출력신호 OUT은 L레벨을 갖는다.
제 11 실시예에 있어서, 푸쉬-풀 회로 196이 출력 구동기단 으로서 형성되므로, 큰 부하 구동능력을 얻을수가 있다. 더우기, 클램핑 회로 200은 푸쉬-풀 회로 196의 출력의 레벨(출력신호 OUT)이 적당한 전압으로 클램프 되도록 제공된다. 따라서 출력신호 OUT이 L레벨에서 H레벨로 반전될때, 전원선에서 MES FET 198을 거쳐 다음단 회로의 입력 트랜지스터로 흐르는 전류를 최소화 시킬수가 있다. 그 결과, 전력소모를 감소시킬수가 있다.
이제, 제14도와 관련하여, 첫번째 사용예에 대하여 설명한다. 첫번째 사용예는 제4도에 도시된 제 2 실시예에 따른 논리게이트 회로와 제5도에 도시된 제 3 실시예에 따른 논리게이트 회로를 사용한 반전 버퍼회로에 관한 것이다.
제14도와 관련하여, 반전 버퍼회로는 푸쉬-풀 회로 228, 풀-엎 제어회로 232 및 풀-다운 제어회로 237를 갖는다. 전원선 229는 소정의 전압(VDD)를 갖는다. 푸쉬-풀 회로 228은 풀-엎용 인헨스먼트형 MES FET 230과 풀-다운용 인헨스먼트형 MES FET 231로 형성된다.
풀-엎 제어회로 232는 MES FET 230이 ON 또는 OFF되도록 MES FET 230을 제어한다. 풀-엎 제어 회로 232는 제5도에 도시된 제 3 실시예와 동일한 구조를 갖는 논리게이트 회로 233과 클램핑 회로 234를 갖는다. 클램핑 회로 234는 MES FET 230의 드레인과 게이트 사이의 캐퍼시턴스 CGS의 부트스트랩(bootstrap)에 의해 야기된 MES FET 230의 게이트 전압의 증가를 방지한다. 클램핑 회로 234는 스코트키 다이오드 235와 스코트키 다이오드 235에 접속된 인헨스먼트형 MES FET 236으로 형성된다. 클램핑 회로 234는 절대적으로 필요하지 않고 생략될 수가 있다.
풀-다운 제어회로 237은 제4도에 도시된 제 2 실시예에서와 동일한 구조를 갖는 논리게이트 회로 241과 입력 회로로서 사용된 인버터 238을 갖는다. 풀-다운 제어 회로 237은 MES FET가 ON 또는 OFF되도록 MES FET 231을 제어한다. 인버터 238은 부하용 공핍형 MES FET 239와 구동기용 인헨스먼트형 MES로 형성된다.
이제, 제15도, 제16도및 제17도와 관련하여, 두번째 사용예에 대하여 설명한다. 두 번째 사용 예는 제4도에 도시된 제 2 실시 예에 따른 논리게이트 회로(출력 구동 기를 갖는 인버터)를 사용한 프리스케일러(Prescaler)에 관한 것이다.
제15도와 관련하여, 프리스케일러는 입력 버퍼 243과 분할기 254와 260을 갖는다. 제16도와 관련하여, 입력버퍼 243은 충격율(duty ratio) 제어 회로 244, 웨이브 형성용 인버터 250및 제4도에 도시된 제 2 실시예(출력 구동기를 갖는 인버터)에서와 동일한 구조를 갖는 논리게이트 253을 갖는다. 충격율 제어회로 244는 충격율을 제어하고, 캐퍼시터 245, 인헨스먼트형 MES FET 246-248 및 공핍형 MES FET 249를 갖는다. 인버터 250은 부하용 공핍형 MES FET 251과 구동기용 인헨스먼트형 MES FET 252를 갖는다.
제15도와 관련하여, 분할기 254는 분할비를 변화시키기 위하여 D플립플롭 255-257, NOR게이트 및 인헨스먼트형 MES FET 259로 형성된다.
분할기 260은 D플립플롭 261-264, 스위칭 회로 265-258, NOR게이트 278-280, 인버터 281-283 및 출력구동기를 갖는 인버터 284를 갖는다. 분할비 제어신호 S와 M은 각각 인버터 281과 NOR게이트 280에 공급된다. 각각의 스위칭 회로 265-268은 제17도에 도시된 바와같이 형성된다. 제17도와 관련하여, 각각의 스위칭 회로는 인버터 269-271, 인헨스먼트형 MES FET 272-275및 스코트키 다이오드 277를 갖는다.
이제, 제18도 및 제19도와 관련하여, 세번째 사용에에 대하여 설명한다. 세번째 사용예는 제4도에 도시된 제 2 실시예에 따른 논리게이트 회로(출력 구동기를 갖는 인버터)를 사용한 지연폐쇄루푸(DLL)회로에 관한 것이다.
제18도와 관련하여, DLL회로는 TTL 입력버퍼, 다수의 단을 갖는 지연회로 287, 신호변(signal edge) 검출용 NOR게이트321-329, 인버퍼 339-344, RS플립플롭 345-347, 버퍼 348-350, 인버퍼 351과 352, 상 비교회로 353과 354, 전하펌프회로 355와 356및 저통과 여과기 357과 358을 갖는다. 제어전압 VC1과 VC2는 지연회로 287에 공급되고, 지연회로 287의 각 단은 제19도에 도시된 바와같이 형성된다. 제19도에 관련하여, 각단의 지연회로 287은 인버터 288-291, 제4도에 도시된 제 2 실시예에 따른 것과 동일한 구조를 갖는 논리게이트 회로 317및 전원 공급 제어회로 318을 갖는다. 인버터 288-291은 각각 부하용 공핍형 MES FET 293-296, 각각 부하용 스코트키 다이오드 297-300, 각각 다이오드 접속형태를 갖는 인헨스먼트형 FET 313-316으로 형성된다. 전원 제어회로 318은 공핍형 MES FET 319와 인헨스먼트형 MES FET 320 으로서 형성된다.
이제, 제20도, 제21도, 제23도 및 제24도와 관련하여 네번째 사용예에 대하여 설명한다. 네번째 사용예는 본 발명이 사용되는 AD 변환기에 관한 것이다.
제20도와 관련하여, AD 변환기는 아날로그 전압 입력단자 359, 기준전압 입력단자 360, 전압 분할기 회로 361, 스위칭 회로 어레이 362, 캐피시터 어레이 363, 비교회로 어레이 364, 래치회로 365, OR형 디코더 366, 디지탈 출력 D7-D0을 갖는 래치회로 367및 타이밍 신호 발생회로 368을 갖는다. 아날로그 전압 VX와 기준전압 VR은 각각 아날로그 전압입력 단자 359와 기준전압 입력단자 360에 각각 입력된다. 스위칭 회로 어레이 362에 의해 얻어진 기준전압으로 분할된다. 비교회로 어레이 364에 의해 얻어진 비교결과는 래치회로 어레이 365에 의해 래치된다. OR형 디코더 366은 래치회로 어레이 365에 의해 래치된 비교결과를 디코드한다. OR형 디코더 366의 출력은 래치회로 367에 의해 래치된다. 타이밍 신호 발생회로 368은 타이밍 신호 T1, T2, T3및 T4를 발생시킨다. 타이밍 신호 T1과 T2는 스위칭 회로 어레이 362의 각 스위칭 회로에 공급된다. 타이밍 신호 T4는 래치 회로 어레이 365의 각 래치 회로 에 공급된다. 타이밍 신호 발생회로 368은 제21도에 도시된 바와 같이 형성된다.
제21도와 관련하여, 타이밍 신호 발생되로 368은 클럭신호 CLK를 입력하는 입력단자 369, TTL 버퍼 370, 출력구동기를 갖는 인버퍼 371, 출력 구동기를 갖는 OR게이트 372, 각각 출력 구동기를 갖는 NOR게이트 373과 374, 및 지연회로 375와 376을 갖는다. 출력 구동기를 갖는 인버터 371은 제22도에 도시된 바와같이 형성된다. 제22도와 관련하여, 인버터 371은 인버터 377-379 푸쉬-풀 회로 380-382, 및 클램핑 회로 389와 392를 갖는다. 푸쉬-풀 회로 380-382는 풀-엎용 인헨스먼트형 MES FET 383-385, 및 풀-다운용 인헨스먼트형 MES FET 386-388를 갖는다. 클램핑 회로 389는 푸쉬-풀 회로 380이 H레벨 출력할때 적당한 레벨에서 푸쉬-풀 회로 380의 출력을 클램프하며, 인헨스먼트형 MES FET 390과 스코트키 다이오드 391로 형성된다. 클램핑 회로 392는 푸쉬-풀 회로 381이 H레벨을 출력할때 푸쉬-풀 회로 381이 적당한 레벨을 갖도록 MES FET 384의 게이트 전압을 클램프한다. 클램핑 회로 392는 스코트키 다이오드 393과 인헨스먼트형 MES FET 394를 갖는다.
출력 구동기를 갖는 OR게이트 372는 제23도에 도시된 바와같이 형성된다. 제23도와 관련하여, OR게이트 372는 NOR게이트 395와 396, 인버터 397, 푸쉬-풀 회로 398-400 및 클램핑 회로 408과 411를 갖는다. 푸쉬-풀 회로 398-400은 풀-엎용 인헨스먼트형 MES FET 401-403과 풀-다운용 인헨스먼트형 MES FET 404-407로 형성된다. 클램핑 회로 408은 푸쉬-풀 회로 398이 H레벨을 출력할때 푸쉬-풀 회로 398의 출력이 적당한 레벨을 갖도록 MES FET 401의 게이트 전압을 클램프한다. 클램핑 회로 408은 인헨스먼트형 MES FET 409와 스코트키 다이오드 410으로 형성된다. 클램핑 회로 411는 푸쉬-풀 회로 399가 H레벨을 출력할때 푸쉬-풀 회로 399의 출력이 적당한 레벨을 갖도록 MES FET 402의 게이트 전압을 클램프한다. 클램핑 회로 411은 스코트키 다이오드 412와 인헨스먼트형 MES FET 413으로 형성된다.
각각 출력구동기를 갖는 각각의 NOR게이트 373과 374는 제24도에 도시된 바와같이 형성된다. 제24도와 관련하여, 각각 NOR게이트 373과 374는 NOR게이트 414와 415, 인버터 416, 푸쉬-풀 회로 417-419및 클램핑 회로 427과 430를 갖는다. 푸쉬-풀 회로 417은 풀-엎용 인헨스먼트형 MES FET 420과 풀-다운용 인헨스먼트형 MES FET 423과 424로 형성된다. 클램핑 회로 427은 푸쉬-풀 회로 424가 H레벨을 출력할때 적당한 레벨로 푸쉬-풀 회로 424를 출력하고, 인헨스먼트형 MES FET 428과 스코트키 다이오드 429로 형성된다. 클램핑 회로 430은 푸쉬-풀 회로 418이 H레벨을 출력할때 푸쉬-풀 회로 418의 출력이 적당한 레벨을 갖도록 MES FET 421의 게이트 전압을 클램프한다. 클램핑 회로 430은 스코트키 다이오드 431과 인헨스먼트형 MES FET 432로 형성된다.
이제, 제25도, 제26도, 제27도, 제28도및 제29도와 관련하여 다섯번째 사용예에 대하여 설명한다. 다섯번째 사용예는 본 발명을 사용한 DC/DC 변환기에 관한것이다.
제25도와 관련하여, DC/DC변환기는 전압제어 발진기(VCO)434, 분할회로 435, 버퍼회로 436과 스텝-엎(step-up) 전송회로 437를 갖는다. 분할회로 435는 상호 반전관계를 갖는 2개의 분할신호를 출력하고, 2개의 분할신호의 각각은 전압제어 발진기 434의 출력의 주파수만큼 큰 1/4의 주파수를 갖는다. 버퍼 회로 436은 분할회로 435로 부터 출력된 분할 신호를 증폭한다. 스텝-엎 전송회로 437은 버퍼회로 436의 출력을 증가시킨다.
전압제어 발진기 434는 제26도에 도시된 바와같이 형성된다. 제26도와 관련하여, 전압제어 발진기 434는 링 발진기를 형성하는 인버터 438-440을 갖는다. 각각의 인버터 438-440은 동일한 구조를 갖는다. 인버터 438은 인버터 441-443과 전원회로 458로 제공된다. 인버터 441-443은 부하용 공핍형 MES FET 444-44과 부하용 인헨스먼트형 449-454및 구동기용 인헨스먼트형 FET455-457를 갖는다. 전원회로 458은 공핍형 MES FET 459와 인헨스먼트형 MES FET 460을 갖는다.
제25도에 도시된 구동회로 435는 제27도에 도시된 바와같이 형성된다. 제27도와 관련하여, 구동회로 435는 상호 직력로 접속된 D플립플롭 461과 462를 갖는다.
제25도에 도시된 버퍼회로 436은 제28도에 도시된 바와같이 형성된다. 제28도와 관련하여, 버퍼회로 436은 제4도에 도시된 제 2 실시예에서와 동일한 구조를 각각 갖는 논리게이트 회로 463과 464및 버퍼 465와 466을 갖는다. 논리게이트 회로 463과 464는 구동회로 435의 D플립플롭 462에 접속된다. 버퍼 465와 466은 동일한 구조를 갖는다. 버퍼 465는 인버퍼 467, 푸쉬-풀 회로 470, 제3도에 도시된 제 1 실시예에서와 동일한 구조를 갖는 논리게이트 회로 473 및 푸쉬-풀 회로 474로 형성된다. 인버터 467은 부하용 공핍형 MES FET 468 과 구동기용 MES FET 469로 형성된다. 푸쉬-풀 회로 470은 풀-엎용 인헨스먼트 MES FET 471과 풀-다운용 인헨스먼트 MES FET 472로 형성된다. 푸쉬-풀 회로 474는 풀-엎용 인헨스먼트형 MES FET 475와 풀-다운용 인헨스먼트형 MES FET 476으로 형성된다.
제25도에 도시된 스텝-엎 전송회로 437은 제29도에 도시된 바와같이 형성된다. 제29도와 관련하여, 스텝-엎 전송회로 437은 인헨스먼트형 MES FET 477-486과 캐퍼시터 487-494를 갖는다. 버퍼회로 436의 버퍼 465와 466의 출력은 스텝-엎 전송회로 437에 공급된다.
본 발명은 상술된 실시예에 제한되지 않고, 변경과 변화가 청구된 발명의 범위내에 이루어질수가 있다.

Claims (11)

  1. 하나 또는 다수의 입력신호(IN 또는 IN1-INn)의 상태에 따라 신호를 출력하기 위하여, 하나 또는 다수의 입력신호(IN 또는 IN1-INn)을 공급하는 논리게이트단(24, 41, 56)과, 트랜지스터(29, 47, 62)로 형성된 풀-엎 회로와 풀-다운 회로(30 ; 38, 39 ; 48, 49 ; 63, 64)를 갖는 출력구동기단(28, 46, 61)를 구비하되, 풀-엎용 상기 트랜지스터(29, 47, 62)가 제1전압(VDD)을 갖는 제1선(27, 45, 60)에 접속된 드레인, 상기 논리게이트단(24, 41, 56)으로부터 출력된 신호를 공급하는 게이트와 상기 풀-다운 회로(30 ; 38, 39 ; 48, 49 ; 63, 64)에 접속된 소스를 갖고, 상기 풀-다운 회로(30 ; 38, 39 ; 48, 49 ; 63, 64)은 제1전압(VDD)미만의 제2전압(VSS)를 갖는 제2선(GND)에 접속되고 하나 또는 다수의 입력신호(IN 또는 IN1-INn)에 의해 제어되며, 상기 트랜지스터(29, 47, 62)의 소스와 상기 풀-다운 회로(30 ; 38, 49 ; 63, 64)를 접속하며, 상기 논리게이트 회로의 출력단자인 노드(31, 50, 65)가 고레벨을 갖도록 제한된 전압으로 상기 출력구동기단(28, 46, 61)의 상기 트랜지스터(29, 47, 62)의 게이트 전압을 클램프 하는 클램핑 회로(32, 34, 37, 51, 66)를 구비하는 논리게이트 회로에 있어서, 상기 출력구동기단(28, 46, 61)의 상기 풀-엎 회로의 트랜지스터(29, 47, 62)가 인헨스먼트형 트랜지스터이고, 상기 클램핑 회로(34)가 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 게이트와 제 2선 사이에 상호 직력로 접속된 인헨스먼트형 트랜지스터(36)과 스코트키 다이오드(35)를 갖고, 상기 클램핑 회로(34)인 인헨스먼트형 트랜지스터(36)가 다이오드로서 형성되도록 상기 스코트키 다이오드의 음극에 접속된 게이트, 게이트에 접속된 드레인 및 제 2선에 접속된 소스를 가지며, 다이오드로서 형성된 상기 인헨스먼트형 트랜지스터(36)과 상기 스코트키 다이오드의 순방향이 풀-엎용 상기 인헨스먼트형 트랜지스터(29)에서 상기 제 2선까지의 방향에 있고, 상기 인헨스먼트형 트랜지스터의 게이트가 상기 출력구동기단에 결합되어 있지 않는 것을 특징으로 하는 논리게이트 회로.
  2. 제1항에 있어서, 상기 출력 구동기단(28, 46, 61)의 인헨스먼트형 트랜지스터(29, 47, 62)가 화합물 반도체 트랜지스터인 것을 특징으로 하는 논리게이트 회로.
  3. 제1항에 있어서, 상기 논리게이트단(24, 41, 56)이 부하용 공핍형 트랜지스터(26, 44, 59)와 구동기 회로(25 ; 42, 43 ; 57, 58)를 갖고, 상기 공핍형 트랜지스터(26, 44, 59)가 제 1선(27, 45, 60)에 접속된 드레인 및, 서로 접속된 게이트와 소스를 갖고, 상기 구동기 회로(25 ; 42, 43 ; 57, 58)가 상기 공핍형 트랜지스터(26, 44, 59)의 소스와 제 2선(GND)사이에 위치되며, 상기 구동기 회로(25 ; 42, 43 ; 57, 58)가 하나 또는 다수의 입력신호의 상태에 따라 제어되도록 상기 구동기 회로(25 ; 42, 43 ; 57, 58)에 하나 또는 다수의 입력신호가 입력되는 것을 특징으로 하는 논리게이트 회로.
  4. 제1항 내지 제3항에 있어서, 상기 논리게이트단(24)의 구동기회로가 상기 공핍형 트랜지스터(26)의 소스에 접속된 드레인, 상기 제 2선(GND)에 접속된 소스 및 입력신호를 공급하는 게이트를 갖는 인헨스먼트형 트랜지스터(25)로 구성되고, 상기 출력구동기단(28)의 풀-다운 회로가 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 소스에 접속된 드레인, 상기 제 2선에 접속된 소스 및 입력신호를 공급하는 게이트를 갖는 인헨스먼트형 트랜지스터(30)로 구성되는 것을 특징으로 하는 논리게이트 회로.
  5. 제1항 내지 제3항에 있어서, 상기 논리게이트단(41)의 구동기회로가 각각 상기 공핍형 트랜지스터(44)의 소스에 접속된 드레인, 상기 제 2선에 접속된 소스 및 다수의 입력신호중 하나를 공급하는 게이트를 갖는 다수의 인헨스먼트형 트랜지스터(42, 43)로 구성되고, 상기 출력 구동기단(46)의 풀-다운 회로가 각각 풀-엎용 상기 인헨스먼트형 트랜지스터(47)의 소스에 접속된 드레인, 상기 제 2선에 접속된 소스 및 다수의 입력 신호중 하나를 공급하는 게이트를 갖는 다수의 인헨스먼트형 트랜지스터(48, 49)로 구성되는 것을 특징으로 하는 논리게이트 회로.
  6. 제1항 내지 제3항에 있어서, 상기 논리게이트단(56)의 구동기회로가 상기 공핍형 트랜지스터(59)의 소스와 상기 제 2선에 사이에 상호 직렬로 접속된 다수의 인헨스먼트형 트랜지스터(57, 58)로 구성되고, 상기 다수의 인헨스먼트형 트랜지스터(57, 58)의 각각의 다수의 입력신호중 하나를 공급하는 게이트를 갖고, 상기 출력구동기단(61)의 풀-다운 회로가 풀-엎용 상기 인헨스먼트형 트랜지스터(62)의 소스와 제 2선 사이에 상호 직렬로 접속된 다수의 인헨스먼트형 트랜지스터(63, 64)로 구성되고, 상기 다수의 인헨스먼트형 트랜지스터(63, 64)의 각각이 다수의 입력 신호중 하나를 공급하는 게이트를 갖는 것을 특징을 하는 논리게이트 회로.
  7. 제1항에 있어서, 상기 클램핑회로(32)가 상기 출력 구동기단(28)의 풀-엎용 인헨스먼트형 트랜지스터(29)의 게이트에 접속된 음극과 제 2선에 접속된 양극을 갖는 것을 특징으로 하는 논리게이트 회로.
  8. 풀-엎용 제 1트랜지스터(29)와 풀-다운용 제 2트랜지스터(30)을 갖는 출력 구동기단(28)를 구비하되, 상기 제 1트랜지스터(29)는 제 1전압(VDD)를 갖는 제 1선(27)에 접속된 드레인과 풀-엎 제어신호를 공급하는 게이트를 가지며, 상기 제 2트랜지스터는 상기 제 1 트랜지스터의 소스에 접속된 드레인, 제 1전압(VDD)미만의 제 2전압을 갖는 제 2선(GND)에 접속된 소스와 풀-다운 제어회로를 공급하는 게이트를 가지며, 상기 출력 구동기단(28)의 출력신호가 상기 제 1트랜지스터(29)와 상기 제 2트랜지스터(30)을 접속하는 노드(31)로부터 얻어지고, 출력신호(OUT)가 고레벨을 가질 때 소정의 레벨로 노드(31)을 클램프하는 클램핑 회로(34)를 구비하는 논리게이트 회로에 있어서, 상기 제 1트랜지스터(29)가 인헨스먼트형 트랜지스터이고, 상기 클램핑 회로(34)가 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 게이트와 제 2선 사이에 상호 직렬로 접속된 인헨스먼트형 트랜지스터(36)과 스코트키 다이오드(35)를 갖고, 상기 클램핑 회로(34)인 인헨스먼트형 트랜지스터(36)가 다이오드로서 형성되도록 상기 스코트키 다이오드의 음극에 접속된 게이트, 게이트에 접속된 드레인 및 제 2선에 접속된 소스를 가지며, 다이오드로서 형성된 상기 인헨스먼트형 트랜지스터(36)과 상기 스코트키 다이오드의 순방향이 풀-엎용 상기 인헨스먼트형 트랜지스터(29)에서 상기 제 2선까지의 방향에 있고, 상기 인헨스먼트형 트랜지스터의 게이트가 상기 출력구동기단에 결합되어 있지 않는 것을 특징으로 하는 논리게이트 회로.
  9. 제8항에 있어서, 상기 제 1트랜지스터와 제 2트랜지스터의 각각이 화합물 반도체 트랜지스터인 것을 특징으로 하는 논리게이트 회로.
  10. 하나 또는 다수의 입력신호(IN 또는 IN1-INn)의 상태에 따라 신호를 출력하기 위하여, 하나 또는 다수의 입력신호(IN 또는 IN1-INn)을 공급하는 논리게이트단(24, 41, 56)과, 트랜지스터(29, 47, 62)로 형성된 풀-엎 회로와 풀-다운 회로(30 ; 38, 39 ; 48, 49 ; 63, 64)를 갖는 출력구동기단(28, 46, 61)를 구비하되, 풀-엎용 상기 트랜지스터(29, 47, 62)가 제 1전압(VDD)을 갖는 제 1선(27, 45, 60)에 접속된 드레인, 상기 논리게이트단(24, 41, 56)으로부터 출력된 신호를 공급하는 게이트와 상기 풀-다운 회로(30 ; 38, 39 ; 48, 49 ; 63, 64)에 접속된 소스를 갖고, 상기 풀-다운 회로(30 ; 38, 39 ; 48, 49 ; 63, 64)은 제 1전압(VDD)미만의 제 2전압(VSS)를 갖는 제 2선(GND)에 접속되고 하나 또는 다수의 입력신호(IN 또는 IN1-INn)에 의해 제어되며, 상기 트랜지스터(29, 47, 62)의 소스와 상기 풀-다운 회로(30 ; 38, 49 ; 63, 64)를 접속하며, 상기 논리게이트 회로의 출력단자인 노드(31, 50, 65)가 고레벨을 갖도록 제한된 전압으로 상기 출력구동기단(28, 46, 61)의 상기 트랜지스터(29, 47, 62)의 게이트 전압을 클램프 하는 클램핑 회로(32, 34, 37, 51, 66)를 구비하는 논리게이트 회로에 있어서, 상기 출력구동기단(28, 46, 61)의 상기 풀-엎 회로의 트랜지스터(29, 47, 62)가 인헨스먼트형 트랜지스터이고, 상기 클램핑 회로(37)가 인헨스먼트형 트랜지스터(38)과 상기 인헨스먼트형 트랜지스터(38)에 접속된 음극과 상기 제 2선에 접속된 양극을 갖는 스코트키 다이오드를 갖고, 상기 인헨스먼트형 트랜지스터(38)는 상기 출력 구동기단(28)의 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 게이트에 접속된 드레인과 상기 출력 구동기단(28)의 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 소스와 상기 풀-다운 회로(30)을 접속하는 노드(31)에 접속된 게이트를 가지며, 상기 클램핑 회로(37)의 상기 인헨스먼트형 트랜지스터(38)의 한계전압이 대략 0V인 것을 특징으로 하는 논리게이트 회로.
  11. 풀-엎용 제 1트랜지스터(29)와 풀-다운용 제 2트랜지스터(30)을 갖는 출력 구동기단(28)를 구비하되, 상기 제 1트랜지스터(29)는 제 1전압(VDD)를 갖는 제 1선(27)에 접속된 드레인과 풀-엎 제어신호를 공급하는 게이트를 가지며, 상기 제 2트랜지스터는 상기 제 1 트랜지스터의 소스에 접속된 드레인, 제 1전압(VDD)미만의 제 2전압을 갖는 제 2선(GND)에 접속된 소스와 풀-다운 제어신호를 공급하는 게이트를 가지며, 상기 출력 구동기단(28)의 출력신호가 상기 제 1트랜지스터(29)와 상기 제 2트랜지스터(30)을 접속하는 노드(31)로부터 얻어지고, 출력신호(OUT)가 고레벨을 가질 때 소정의 레벨로 노드(31)을 클램프하는 클램핑 회로(37)를 구비하는 논리게이트 회로에 있어서, 상기 제 1트랜지스터(29)가 인헨스먼트형 트랜지스터이고, 상기 클램핑 회로(37)가 인헨스먼트형 트랜지스터(38)과 상기 인헨스먼트형 트랜지스터(38)에 접속된 음극과 상기 제 2선에 접속된 양극을 갖는 스코트키 다이오드를 갖고, 상기 인헨스먼트형 트랜지스터(38)는 상기 출력 구동기단(28)의 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 게이트에 접속된 드레인과 상기 출력 구동기단(28)의 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 소스와 상기 풀-다운 회로(30)을 접속하는 노드(31)에 접속된 게이트를 가지며, 상기 클램핑 회로(37)의 상기 인헨스먼트형 트랜지스터(38)의 한계전압이 대략 0V인 것을 특징으로 하는 논리게이트 회로.
KR1019940015594A 1993-06-30 1994-06-30 반도체 트랜지스터로 형성된 논리 게이트 회로 KR0154172B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-160544 1993-06-30
JP5160544A JPH0774619A (ja) 1993-06-30 1993-06-30 論理ゲート回路

Publications (2)

Publication Number Publication Date
KR950001992A KR950001992A (ko) 1995-01-04
KR0154172B1 true KR0154172B1 (ko) 1998-12-15

Family

ID=15717285

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940015594A KR0154172B1 (ko) 1993-06-30 1994-06-30 반도체 트랜지스터로 형성된 논리 게이트 회로

Country Status (5)

Country Link
US (1) US5726591A (ko)
EP (1) EP0632596B1 (ko)
JP (1) JPH0774619A (ko)
KR (1) KR0154172B1 (ko)
DE (1) DE69416734T2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000134085A (ja) * 1998-09-16 2000-05-12 Microchip Technol Inc 低電力デジタル入力回路
JP5088034B2 (ja) * 2006-08-14 2012-12-05 ソニー株式会社 物質の検出等に有用な核酸鎖とその方法
JP5015029B2 (ja) 2007-03-09 2012-08-29 パナソニック株式会社 昇圧回路に用いられる電流制御回路
JP5511975B2 (ja) * 2009-11-24 2014-06-04 エプコス アクチエンゲゼルシャフト 低電流の論理およびドライバ回路
US10234887B2 (en) * 2012-12-26 2019-03-19 Allegro Microsystems, Llc Output driver having reduced electromagnetic susceptibility and associated methods
CN117981225A (zh) * 2021-09-13 2024-05-03 尼洛有限公司 泄漏容忍逻辑门的实现

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716311A (en) * 1985-04-25 1987-12-29 Triquint Direct coupled FET logic with super buffer output stage
US4810969A (en) * 1987-06-23 1989-03-07 Honeywell Inc. High speed logic circuit having feedback to prevent current in the output stage
JPH025618A (ja) * 1988-06-23 1990-01-10 Fujitsu Ltd 論理回路
US4935647A (en) * 1988-10-19 1990-06-19 Vitesse Semiconductor Corporation Group III - V semiconductor devices with improved switching speeds
JP2538011B2 (ja) * 1988-12-08 1996-09-25 沖電気工業株式会社 駆動回路
KR900012436A (ko) * 1989-01-25 1990-08-04 미다 가쓰시게 논리 회로
JPH02209011A (ja) * 1989-02-09 1990-08-20 Agency Of Ind Science & Technol ＧａＡｓ半導体回路
US5107144A (en) * 1989-03-03 1992-04-21 Nec Corporation Integrated circuit having field effect transistors
US5182473A (en) * 1990-07-31 1993-01-26 Cray Research, Inc. Emitter emitter logic (EEL) and emitter collector dotted logic (ECDL) families
US5343091A (en) * 1992-01-31 1994-08-30 Kabushiki Kaisha Toshiba Semiconductor logic integrated circuit having improved noise margin over DCFL circuits

Also Published As

Publication number Publication date
EP0632596A3 (en) 1996-03-20
DE69416734D1 (de) 1999-04-08
EP0632596A2 (en) 1995-01-04
DE69416734T2 (de) 1999-07-01
EP0632596B1 (en) 1999-03-03
US5726591A (en) 1998-03-10
KR950001992A (ko) 1995-01-04
JPH0774619A (ja) 1995-03-17

Similar Documents

Publication Publication Date Title
US6359493B2 (en) Level shift circuit
US5661414A (en) Output circuit for use in a semiconductor integrated circuit
EP0614279B1 (en) Overvoltage tolerant output buffer circuit
US5270581A (en) Semiconductor integrated circuit device having step-down circuit associated with component circuits arranged in low-power consumption manner
US4412139A (en) Integrated MOS driver stage with a large output signal ratio
US5926038A (en) Two-phase dynamic logic circuits for gallium arsenide complementary HIGFET fabrication
US6670841B2 (en) Level shifting circuit
US5565795A (en) Level converting circuit for reducing an on-quiescence current
US4798978A (en) GAAS FET logic having increased noise margin
KR0154172B1 (ko) 반도체 트랜지스터로 형성된 논리 게이트 회로
US5343094A (en) Low noise logic amplifier with nondifferential to differential conversion
KR100194904B1 (ko) 바이폴라 트랜지스터와 mos 트랜지스터의 복합회로 및 그것을 사용한 반도체 집적회로 장치
US11894843B2 (en) Level shift circuit
US4931669A (en) High speed logic circuit having output feedback
US5027009A (en) Semiconductor logic circuit with a bipolar current mirror arrangement
US5945848A (en) Effectively differential, multiple input OR/NOR gate architecture
US4590393A (en) High density gallium arsenide source driven logic circuit
US5451888A (en) Direct coupled FET logic translator circuit
US5361006A (en) Electrical circuitry with threshold control
US5159208A (en) Interface circuit provided between a compound semiconductor logic circuit and a bipolar transistor circuit
US5329185A (en) CMOS logic circuitry providing improved operating speed
US4868904A (en) Complementary noise-immune logic
US5661411A (en) Feedback controlled load logic circuit
US20080218240A1 (en) Current control circuit used for voltage booster circuit
US6069486A (en) Circuit configuration for reducing disturbances due to a switching of an output driver

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee