KR100841126B1 - 평판 디스플레이 구동용 아날로그 버퍼회로 - Google Patents

평판 디스플레이 구동용 아날로그 버퍼회로 Download PDF

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KR100841126B1
KR100841126B1 KR1020060013962A KR20060013962A KR100841126B1 KR 100841126 B1 KR100841126 B1 KR 100841126B1 KR 1020060013962 A KR1020060013962 A KR 1020060013962A KR 20060013962 A KR20060013962 A KR 20060013962A KR 100841126 B1 KR100841126 B1 KR 100841126B1
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권오경
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한양대학교 산학협력단
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    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F15/00—Flooring
    • E04F15/02—Flooring or floor layers composed of a number of similar elements
    • E04F15/024—Sectional false floors, e.g. computer floors
    • E04F15/02447—Supporting structures
    • E04F15/02464—Height adjustable elements for supporting the panels or a panel-supporting framework
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02G—INSTALLATION OF ELECTRIC CABLES OR LINES, OR OF COMBINED OPTICAL AND ELECTRIC CABLES OR LINES
    • H02G3/00—Installations of electric cables or lines or protective tubing therefor in or on buildings, equivalent structures or vehicles
    • H02G3/28—Installations of cables, lines, or separate protective tubing therefor in conduits or ducts pre-established in walls, ceilings or floors

Abstract

본 발명은 데이터 드라이버의 디지털 출력신호를 아날로그신호로 변환하는 디지털/아날로그 변환회로의 출력신호를 버퍼링하여 표시부의 신호선을 구동하기 위한 것으로서 상기 표시부와 동일한 투명 절연기판상에 형성된 평판 디스플레이 구동용 아날로그 버퍼회로에 있어서, 상기 표시부의 신호선을 구동하기 위한 소오스 팔로워 수단과; 상기 소오스 팔로워 수단의 오프셋을 검출하여 보상하는 오프셋 보상수단과; 상기 오프셋 검출시에 상기 디지털/아날로그 변환회로의 출력신호를 입력단자를 통하여 입력받아 전압강하시켜 상기 소오스 팔로워 수단의 입력단에 인가하기 위한 전압강하수단을 포함하여 구성된 평판 디스플레이 구동용 아날로그 버퍼회로를 제공한다.
소오스 팔로워, 아날로그 버퍼, 오프셋, 평판 디스플레이

Description

평판 디스플레이 구동용 아날로그 버퍼회로 {Analog buffer circuit for driving flat panel display}
도 1은 구동회로 일체형 평판 디스플레이의 구동장치의 요부 블록도,
도 2는 종래 구동회로 일체형 평판 디스플레이에서 적용되는 아날로그 버퍼회로를 도시한 회로도,
도 3(a)는 도 2에 도시한 아날로그 버퍼회로에 설치된 스위치들의 스위칭 타이밍도,
도 3(b)는 도 2에 도시한 아날로그 버퍼회로의 출력단자에서의 출력전압 특성도,
도 4(a) 내지도 4(c)는 도 2에 도시한 아날로그 버퍼회로의 동작을 설명하기 위한 회로도,
도 5는 본 발명의 바람직한 실시예에 따른 구동회로 일체형 평판 디스플레이에서 적용되는 평판 디스플레이 구동용 아날로그 버퍼회로를 도시한 회로도,
도 6(a)는 도 5에 도시한 아날로그 버퍼회로에 설치된 스위치들의 스위칭 타이밍도,
도 6(b)는 도 5에 도시한 아날로그 버퍼회로의 출력단자에서의 출력전압 특성도,
도 7(a) 내지도 7(c)는 도 5에 도시한 아날로그 버퍼회로의 동작을 설명하기 위한 회로도,
도 8은 본 발명에 따른 아날로그 버퍼회로와 종래 아날로그 버퍼회로의 출력특성을 비교하기 위한 것으로, (a)는 종래 아날로그 버퍼회로의 출력 특성도이고, 도 8(b)는 본 발명에 따른 아날로그 버퍼회로의 출력 특성도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 디지털/아날로그 변환회로 20 : 버퍼회로
30 : 부하 C1~C4 : 캐패시터
T1~T4 : P형 트랜지스터 T5 : N형 트랜지스터
SW : 스위칭회로 SW1,SW11,SW12,SW1_b,SW2~SW4 : 스위치
S1,S1_b,S1_b1,S2,S21,S3 : 스위치
본 발명은 표시부와 동일한 투명 절연기판상에 형성된 평판 디스플레이 구동회로에 관한 것으로, 보다 상세하게는 표시부와 동일한 투명 절연기판상에 형성된 평판 디스플레이 구동회로에 있어서 입력단자에 입력된 전압을 낮추어 구동능력을 높이고 이로 인하여 부하구동신호인 출력신호의 안정화 시간이 짧아지게 하는 평판 디스플레이 구동용 아날로그 버퍼회로에 관한 것이다.
최근, 액정 디스플레이(LCD: Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이(FED: Field Emission Display), 전계 발광 디스플레이(ELD: Electro-Luminescent Display) 등과 같은 평판 디스플레이 장치 분야에서는, 디스플레이 패널의 박형화를 위하여 표시부와 동일한 절연기판상에 그 표시부를 구동하는 구동회로를 일체로 형성하는 방식이 소개되고 있다. 특히 액정 디스플레이나 전계 발광 디스플레이 등에서는 표시부를 구성하는 화소 트랜지스터로서 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하기 때문에, 구동회로를 투명 절연기판상에 형성할 때에는 구동회로도 박막 트랜지스터를 사용하여 구성할 수 있는 장점이 있다.
한편, 평판 디스플레이 장치의 구동회로에서는 구동능력을 높이기 위하여 주로 아날로그 버퍼회로가 사용된다. 이러한 아날로그 버퍼회로는 데이터 드라이버의 출력부에서 표시부의 신호선에 대응하여 설치될 수 있다.
종래 상기한 구동회로 일체형 평판 디스플레이 장치에서 채택되는 아날로그 버퍼회로의 일 예는 도 2에 도시되어 있다.
종래의 아날로그 버퍼회로는 P형 트랜지스터(T1)와 소오스 팔로워인 P형 트랜지스터(T2)가 양(Positive)의 제1전원(VDD)과 음(Negative)의 제2전원(VSS)사이에 직렬 접속되어 있다. 여기서, 상기 P형 트랜지스터(T1)는 그 게이트에 정전압(Vb)이 인가되어 있어 제1전원(VDD)에서 P형 트랜지스터(T2) 쪽으로 흐르는 전류원으로서 작용한다.
상기 P형 트랜지스터(T2)의 게이트와 입력단자(Vin)사이에는 스위치(SW1)가 접속되어 있고, 상기 P형 트랜지스터(T1)의 소오스와 입력단자(Vin)사이에는 스위 치(SW2)와 스위치(SW11)가 직렬로 접속되어 있고 또한 스위치(SW4)와 스위치(SW3)가 직렬로 접속되어 있다. 상기 스위치(SW2)와 스위치(SW11)의 접점과 상기 P형 트랜지스터(T2)의 게이트사이에는 캐패시터(C1)이 접속되어 있고, 상기 스위치(SW4)와 스위치(SW3)의 접점과 상기 P형 트랜지스터(T2)의 게이트사이에는 캐패시터(C2)가 접속되어 있다.
상기 P형 트랜지스터(T2)의 소오스와 출력단자(Vout)사이에는 스위치(SW1_b)가 설치되어 있다. 상기 출력단자(Vout)에는 스위치(SW12)의 일단이 접속되어 있고 스위치(SW12)의 타단에는 양(Positive)의 정전압(예를 들면 도면에서는 VDD)이 공급된다. 여기서, 스위치(SW12)의 타단에 인가되는 정전압은 출력부하의 프리차아지(Precharge) 전위로서 이용된다.
상기와 같이 구성된 아날로그 버퍼회로에서 스위치(SW1,SW11,SW12,SW1_b, SW2,SW3,SW4)의 스위칭 타이밍도는 도 3(a)에 도시되어 있으며, 이에 따른 출력단자(Vout)에서의 출력전압특성은 도 3(b)에 도시되어 있다.
다음으로, 도 3(a)의 스위칭 타이밍에 따라 도 2의 아날로그 버퍼회로에 대한 동작을 설명하기로 한다.
먼저, 도 4(a)에는 도 3(a)의 T0 구간에서 아날로그 버퍼회로의 동작을 설명하기 위한 회로도이다. 여기서, 입력단자(Vin)에는 하이레벨의 신호가 인가된 상태라고 하자.
스위치(SW12)가 도통상태로 되어 출력단자(Vout)를 통하여 양의 정전압(예를 들면 도면에서 VDD)이 부하에 인가되어 부하가 프리차아지된다. 또한, 스위치 (SW1)(SW11)(SW3)가 도통상태로 되어, P형 트랜지스터(T2)의 게이트에 입력단자(Vin)로부터 하이레벨의 입력신호(Vin)가 인가되며, 또한 P형 트랜지스터(T2)의 게이트와 소오스사이에 두 개의 캐패시터(C1)(C2)가 병렬 접속구조로 되어 이들 캐패시터(C1)(C2)에 P형 트랜지스터(T2)의 게이트-소오스전압(Vgs1)이 충전된다. 따라서, P형 트랜지스터(T2)의 소오스단자의 전압은 (Vin + Vgs1)이 된다.
다음으로, 도 4(b)에는 도 3(a)의 T1 구간에서 아날로그 버퍼회로의 동작을 설명하기 위한 회로도이다.
스위치(SW1)(SW12)(SW11)가 비도통상태로 됨과 동시에 스위치(SW2)(SW1_b)가 도통상태로 된다. 이때, 캐패시터(C1)의 한쪽 단자에 입력단자(Vin)로부터 입력신호(Vin)가 인가되므로 P형 트랜지스터(T2)의 게이트 전압은 캐패시터(C1)의 충전전압에 따라서 변화하며, 이때의 P형 트랜지스터(T2)의 게이트-소오스전압(Vgs2)은 캐패시터(C2)에 충전된다. 한편, 상기 스위치(SW1_b)가 도통상태로 됨에 따라 이전의 구간 T0에서 프리차아지된 부하의 전하가 스위치(SW1_b)와 P형 트랜지스터(T2)의 소오스-드레인을 통하여 신속하게 방전된다.
여기서, P형 트랜지스터(T2)의 게이트단자에 인가되는 게이트전압(Vg)은 입력신호전압(Vin)에서 캐패시터(C1)의 충전전압(Vgs1)을 공제한 전압으로 된다. 즉, Vg = Vin - Vgs1. 그리고, P형 트랜지스터(T2)의 소오스단자의 전압(Vs)은 게이트전압(Vg)에 게이트-소오스전압(Vgs2)을 부가한 전압이 된다. 즉, Vs = Vin - Vgs1 + Vgs2. 여기서, (-Vgs1 + Vgs2) = Verr로 놓으면, Vs = Vin + Verr로 된다.
다시 설명하면, T1 구간에서는 P형 트랜지스터(T2)의 게이트에 인가된 전압 (Vin-Vgs1)과 바이어스전류에 의해 결정되는 P형 트랜지스터(T2)의 소오스전압이 (Vin + Verr)로 될 때까지 상기 구간 T0에서 프리차지된 부하의 전하가 스위치(SW1_b)와 P형 트랜지스터(T2)의 소오스-드레인을 통하여 방전된다.
다음으로, 도 4(c)에는 도 3(a)의 T2 구간에서 아날로그 버퍼회로의 동작을 설명하기 위한 회로도이다.
스위치(SW2)(SW3)가 비도통상태로 됨과 동시에 스위치(SW4)가 도통상태로 된다. 이때, 캐패시터(C2)의 한쪽 단자에 입력단자(Vin)로부터 입력신호(Vin)가 인가되므로 P형 트랜지스터(T2)의 게이트 전압은 캐패시터(C2)의 충전전압에 따라서 변화한다. 한편, 상기 스위치(SW1_b)가 도통상태을 유지함에 따라 이전의 구간 T0에서 프리차아지된 부하의 전하가 스위치(SW1_b)와 P형 트랜지스터(T2)의 소오스-드레인을 통하여 지속적으로 방전된다.
이때, P형 트랜지스터(T2)의 게이트 전압은 입력신호전압(Vin)에서 캐패시터(C2)의 충전전압(Vgs2)을 공제한 전압으로 된다. 즉, Vg = Vin - Vgs2. 그리고, P형 트랜지스터(T2)의 소오스단자의 전압(Vs)은 게이트전압(Vg)에 게이트-소오스전압(Vgs3)을 부가한 전압이 된다. 즉, Vs = Vin - Vgs2 + Vgs3. 여기서, Vgs2와 Vgs3이 거의 같은 값으로 되면 Vs는 Vin에 매우 근사한 값으로 된다.
다시 설명하면, T2 구간에서는 P형 트랜지스터(T2)의 게이트에 인가된 전압(Vin-Vgs2)과 바이어스전류에 의해 결정되는 P형 트랜지스터(T2)의 소오스전압이 (Vin - Vgs2 + Vgs3 ≒ Vin)로 될 때까지 상기 구간 T0에서 프리차지된 부하의 전하가 스위치(SW1_b)와 P형 트랜지스터(T2)의 소오스-드레인을 통하여 재차 방전된 다.
상기한 도 4(a) 내지 도 4(c)를 참조하여 설명한 바와 같이, 종래 아날로그 버퍼회로에서는 소오스 팔로워를 구성하는 P형 트랜지스터(T2)의 게이트단자 전위와 소오스단자 전위 사이의 오프셋 값을 2회에 걸쳐서 분할 검출하여 저장하고, 이 분할 검출되어 저장된 첫번째 오프셋 전압(Vgs1)보다 두번째 검출된 오프셋 전압(Vgs2)이 P형 트랜지스터(T2)의 최종 동작점 근처에 있도록 함으로써, 최종적인 오프셋 전압(-Vgs2+Vgs3)이 충분히 작아지도록 하였다. 이에 따라 고정밀도의 오프셋 소거를 달성할 수 있게 된다.
그런데, 상기한 종래 아날로그 버퍼회로에서는 소오스 팔로워 구조를 그대로 사용함으로써 출력전압이 입력전압에 가까워질수록 구동용 트랜지스터의 게이트-소오스전압이 점차 감소하게 되고, 이에 따라 구동용 트랜지스터의 구동능력이 현저히 떨어지게 된다. 따라서, 아날로그 버퍼회로의 출력신호에 대한 안정화 시간이 길어질 수밖에 없다.
상기한 아날로그 버퍼회로가 설치된 구동회로 일체형 평판 디스플레이의 구동장치는 도 1에 도시한 바와 같이 데이터 드라이버의 디지털 출력신호를 아날로그신호로 변환하는 디지털/아날로그 변환회로(10)와, 상기 디지털/아날로그 변환회로(10)의 아날로그 출력신호를 버퍼링하여 표시부의 신호선인 부하(30)로 인가하는 아날로그 버퍼회로(20)와, 상기 아날로그 버퍼회로(20)로부터 부하(30)에 인가되는 출력 신호가 안정화된 후에 상기 디지털/아날로그 변환회로(10)의 출력신호를 부하(30)에 인가하도록 스위칭되는 스위칭회로(SW)를 포함하여 구성된다.
여기서, 상기 스위칭회로(SW)는 상기 아날로그 버퍼회로(20)만으로는 부하(30)에 인가되는 신호의 정밀도를 높일 수 없으므로 상기 아날로그 버퍼회로(20)의 출력신호가 안정화된 후에 디지털/아날로그 변환회로(10)의 출력신호를 부하(30) 쪽으로 피드백시켜 부하(30)에 인가되는 신호의 정밀도를 높이도록 되어 있다.
따라서 상기 아날로그 버퍼회로(20)에서 출력되는 출력신호의 안정화 시간이 짧아지면 그 안정화 이후에 디지털/아날로그 변환회로(10)로부터 적은 량의 정적(Static) 전류가 부하(30) 쪽으로 흐르도록 설계할 수 있으므로 구동장치의 소비전력을 줄일 수 있다. 또한, 아날로그 버퍼회로(20)에서 출력되는 출력신호의 안정화 시간이 짧아지면 정밀한 출력전압에 도달하는 시간이 짧아지게 되어 표시부에서 디멀티플렉싱을 위한 충분한 라인 타임을 확보하기 용이하게 된다.
그런데, 상기한 도 2의 종래 아날로그 버퍼회로는 도 8(a)에 도시한 바와 같이 출력신호의 안정화 시간(도면에서 포화시간)이 2개 구간에서 각각 11usec와 6usec로서 총 17usec로 나타남에 따라 여전히 출력신호의 안정화 시간이 길고, 이에 따라 소비전력이 클 수밖에 없는 문제점이 있다. 또한, 이와 같이 출력신호의 안정화시간이 길어지게 되면 표시부에서 디멀티플렉싱을 위한 충분한 라인타임을 확보하기 곤란하다는 문제점이 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로, 평판 디스플레이 구동회로에 있어서 입력단자에 입력된 전압을 낮추어 구동능력을 높임으로써 부하구동신호인 출력신호의 안정화 시간이 짧아지도록 하여 소 비전력을 감소시킬 수 있는 평판 디스플레이 구동용 아날로그 버퍼회로를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 아날로그 버퍼회로는, 부하를 구동하기 위한 소오스 팔로워 수단과; 상기 소오스 팔로워 수단의 오프셋을 검출하여 보상하는 오프셋 보상수단과; 상기 오프셋 검출시에 입력단자로부터 입력되는 입력전압을 감소시켜 상기 소오스 팔로워 수단의 입력단에 인가하기 위한 전압강하수단을 포함하여 구성된다.
또, 본 발명에 따른 아날로그 버퍼회로는, 부하를 구동하기 위한 소오스 팔로워 수단과; 입력신호를 소정 값만큼 감소시킨 제1구동신호를 상기 소오스 팔로워 수단의 입력단에 인가하고, 그후 상기 제1구동신호보다 낮은 제2구동신호를 상기 소오스 팔로워 수단의 입력단에 인가하며, 이어서 상기 입력신호보다 상기 소오스 팔로워 수단의 오프셋만큼 낮은 제3구동신호를 상기 소오스 팔로워 수단의 입력단에 인가하기 위한 소오스 팔로워 구동수단을 포함하여 구성된다.
또한, 본 발명에 따른 평판 디스플레이 구동용 아날로그 버퍼회로는, 데이터 드라이버의 디지털 출력신호를 아날로그신호로 변환하는 디지털/아날로그 변환회로의 출력신호를 버퍼링하여 표시부의 신호선을 구동하기 위한 것으로서 상기 표시부와 동일한 투명 절연기판상에 형성된 평판 디스플레이 구동용 아날로그 버퍼회로에 있어서, 상기 표시부의 신호선을 구동하기 위한 소오스 팔로워 수단과; 상기 소오스 팔로워 수단의 오프셋을 검출하여 보상하는 오프셋 보상수단과; 상기 오프셋 검 출시에 상기 디지털/아날로그 변환회로의 출력신호를 입력단자를 통하여 입력받아 전압강하시켜 상기 소오스 팔로워 수단의 입력단에 인가하기 위한 전압강하수단을 포함하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 다른 평판 디스플레이 구동용 아날로그 버퍼회로에 대하여 상세히 설명하기로 한다.
본 발명의 바람직한 실시예에 따른 평판 디스플레이 구동용 아날로그 버퍼회로는 도 5에 도시되어 있다.
동 도면에 도시한 아날로그 버퍼회로는 디스플레이 패널의 박형화를 위하여 표시부와 동일한 투명 절연기판상에 그 표시부를 구동하는 구동회로를 일체로 형성하는 경우에 적용할 수 있는 것이며, 이때 아날로그 버퍼회로는 절연기판상에 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 이용한 박막 트랜지스터(Thin Film Transistor; TFT)로 형성한다.
본 발명의 아날로그 버퍼회로는 소오스 팔로워인 P형 트랜지스터(T3)와 P형 트랜지스터(T4)가 양(Positive)의 제1전원(VDD)과 음(Negative)의 제2전원(VSS)사이에 직렬 접속되어 있다. 여기서, 상기 P형 트랜지스터(T3)는 그 게이트에 정전압(Vb)이 인가되어 있어 제1전원(VDD)에서 P 형 트랜지스터(T4) 쪽으로 흐르는 전류원으로서 작용한다.
상기 P형 트랜지스터(T4)의 게이트와 입력단자(Vin)사이에는 스위치(S2)와 다이오드 결합형 N형 트랜지스터(T5)가 직렬로 접속되어 있고, 그리고 스위치(S21)와 캐패시터(C3)가 직렬로 접속되어 있다. 또, 상기 입력단자(Vin)와 상기 상기 P 형 트랜지스터(T4)의 소오스 사이에는 스위치(S3)와 스위치(S22)가 직렬로 접속되어 있으며, 상기 스위치(S21)와 캐패시터(C3)의 접점과 상기 스위치(S3)와 스위치(S22)의 접점 사이에는 캐패시터(C4)가 접속되어 있다. 또한, 상기 P형 트랜지스터(T4)의 게이트와 드레인 사이에는 스위치(S1_b)가 접속되어 있다.
상기 P형 트랜지스터(T4)의 소오스와 출력단자(Vout)사이에는 스위치(S1)가 설치되어 있다. 상기 출력단자(Vout)에는 스위치(S1_b1)의 일단이 접속되어 있고 스위치(S1_b1)의 타단에는 양(Positive)의 정전압(예를 들면 도면에서는 VDD)이 공급된다. 여기서, 스위치(S1_b1)의 타단에 인가되는 정전압은 출력부하의 프리차아지(Precharge) 전위로서 이용된다.
상기와 같이 구성된 본 발명의 바람직한 실시예에 따른 아날로그 버퍼회로에서 스위치(S1,S1_b,S1_b1,S2,S21,S22,S2)의 스위칭 타이밍도는 도 6(a)에 도시되어 있으며, 이에 따른 출력단자(Vout)에서의 출력전압특성은 도 6(b)에 도시되어 있다.
다음으로, 도 6(a)의 스위칭 타이밍에 따라 도 5의 아날로그 버퍼회로에 대한 동작을 설명하기로 한다.
먼저, 도 7(a)에는 도 6(a)의 T0 구간에서 아날로그 버퍼회로의 동작을 설명하기 위한 회로도이다. 여기서, 입력단자(Vin)에는 하이레벨의 신호가 인가된 상태라고 하자.
스위치(S1_b1)가 도통상태로 되어 출력단자(Vout)를 통하여 양의 정전압(예를 들면 도면에서 VDD)이 부하에 인가되어 부하가 프리차아지된다. 또한, 스위치 (S1_b)가 도통상태로 되어, 이전의 사이클에서 캐패시터(C3)(C4)에 충전된 전하가 스위치(S1_b)를 통하여 방전된다. 따라서, P형 트랜지스터(T4)의 게이트에 인가되는 전압이 0V로 되도록 하여, 게이트 전압을 초기화시켜 줌과 아울러 입력단자(Vin)에 연결될 N형 트랜지스터(T5)의 역다이오드 현상을 방지하게 되며, 또한 P형 트랜지스터(T4)의 구동 능력을 향상시켜 줄 수 있다.
다음으로, 도 7(b)에는 도 6(a)의 T1 구간에서 아날로그 버퍼회로의 동작을 설명하기 위한 회로도이다.
먼저, 스위치(S1_b)(S1_b1)가 도통상태를 유지한 상태에서 스위치(S2)(S21)(S22)가 도통상태로 된다. 이때 캐패시터(C4)와 캐패시터(C3)의 접점에 입력신호전압(Vin)이 인가됨에 따라, 캐패시터(C3)(C4)에는 전하가 충전된다. 또한, P형 트랜지스터(T4)의 게이트에는 N형 트랜지스터(T5)의 다이오드 결합을 매개하여 입력신호전압(Vin)이 인가된다. 따라서, 입력신호전압(Vin)이 N형 트랜지스터(T5)를 통과하면서 캐패시터(C3)와의 상호작용에 의하여 P형 트랜지스터(T4)의 게이트에는 상기 캐패시터(C3)의 충전전압인 -Va만큼 강하된 전압(Vin-Va)이 인가된다. 즉, 입력신호전압(Vin)은 N형 트랜지스터(T5)를 통과하면서 Va만큼 감소하고 이 감소된 전압 Va가 캐패시터(C3)에 충전된다.
여기서, 스위치(S2)(S21)(S22)가 도통상태로 된 후에 스위치(S1_b)(S1_b1)가 아주 짧은 시간동안 도통상태를 유지하고 비도통상태로 되는데, 이는 스위치(S1_b)(S1_b1)가 도통상태를 유지하는 짧은 시간동안에 캐패시터(C3)를 -Va를 충전시키기 위한 것이다.
그후, 스위치(S1_b)(S1_b1)가 비도통상태로 됨과 동시에 스위치(S1)가 도통상태로 된다. 상기 스위치(S1)가 도통상태로 됨에 따라 이전의 구간 T0에서 프리차아지된 부하의 전하가 스위치(S1)와 P형 트랜지스터(T4)의 소오스-드레인을 통하여 신속하게 방전된다. 그리고, 캐패시터(C3)에 충전된 전압을 -Va라고 하고 이때의 P형 트랜지스터(T4)의 게이트-소오스전압을 Vgs_p라고 하면, 캐패시터(C4)에 충전된 전압은 (Va - Vgs_p)로 되며, P형 트랜지스터(T4)의 게이트에 인가되는 전압은 (Vin - Va)로 된다.
여기서, 소오스 팔로워인 P형 트랜지스터(T4)의 소오스전압이 P형 트랜지스터(T4)의 게이트에 입력된 전압(Vin - Va)과 바이어스 전류에 의하여 결정되는 전압(즉, Vin - Va + Vgs_p)이 될 때까지 상기 구간 T0~T1에서 프리차아지된 부하의 전하가 스위치(S1)와 P형 트랜지스터(T4)의 소오스-드레인을 통하여 방전된다.
한편, 소오스 팔로워 구조에서는 입력전압과 출력전압 사이에 약간의 오프셋 전압이 발생하는데, 이 구간 T2에서는 이 오프셋 차이를 줄이기 위하여 상기한 바와 같이 캐패시터(C3)(C4)를 이용하여 P형 트랜지스터(T4)의 게이트전압과 출력단인 소오스전압의 차이를 저장한다.
다음으로, 도 7(c)에는 도 6(a)의 T2 구간에서 아날로그 버퍼회로의 동작을 설명하기 위한 회로도이다.
스위치(S2)(S21)(S22)가 비도통상태로 됨과 동시에 스위치(S3)가 도통상태로 된다. 이때, 캐패시터(C4)의 한쪽 단자에 입력단자(Vin)로부터 입력신호(Vin)가 인가되므로 P형 트랜지스터(T4)의 게이트 전압은 캐패시터(C4)의 한쪽 단자에 인가되 는 전압에 따라서 변화한다. 즉, P형 트랜지스터(T4)의 게이트 전압은 (Vin - Vgs_p)로 상승하게 되어 P형 트랜지스터(T4)의 출력단 전압인 소오스 전압과의 오프셋을 소거하게 된다. 이에 따라, 소오스 팔로워인 P형 트랜지스터(T4)의 소오스전압이 P형 트랜지스터(T4)의 게이트에 입력된 전압(Vin - Vgs_p)과 바이어스 전류에 의하여 결정되는 전압[즉, (Vin - Vgs_p) + Vgs_p = Vin]이 될 때까지 상기 프리차아지된 부하의 전하가 스위치(S1)와 P형 트랜지스터(T4)의 소오스-드레인을 통하여 재차 방전된다.
상기한 바와 같이 구간 T2에서는 이전 단계에서 캐패시터(C3)(C4)에 저장된 소오스 팔로워인 P형 트랜지스터(T4)의 오프셋 전압을 밀어올려서 P형 트랜지스터(T4)의 게이트단자와 소오스단자 사이의 오프셋을 소거함으로써, 아날로그 버퍼의 정밀도를 높일 수 있게 된다.
이상 설명한 본 발명의 바람직한 실시예에 따른 아날로그 버퍼회로에서는, 입력단자에 다이오드 결합형 N형 트랜지스터(T5)를 설치하여 입력신호 전압(Vin)이 N형 트랜지스터(T5)를 경유하여 전압강하된 상태(Vin-Vgs_n)로 구동용 트랜지스터(T4)의 게이트에 인가되고, 그후 입력신호 전압(Vin)이 캐패시터(C3)에 저장된 전압만큼 감소한 상태(Vin-Va)로 트랜지스터(T4)의 게이트에 인가되며, 이어서 구동용 트랜지스터(T4)의 게이트에는 캐패시터(C3)(C4)에 저장된 전압에 의하여 입력신호 전압(Vin)이 트랜지스터(T4)의 게이트-소오스전압(Vgs_p)만큼 낮춰진 상태(Vin-Vgs_p)로 인가된다. 따라서, 소오스 파로원인 트랜지스터(T4)의 구동능력을 크게 높이게 된다. 따라서, 아날로그 버퍼회로의 출력신호에 대한 안정화 시간은 짧아지 게 된다.
도 8(a)는 본 발명의 발명자들에 의하여 측정한 종래 아날로그 버퍼회로의 출력 특성도이고, 도 8(b)는 본 발명의 발명자들에 의하여 측정한 본 발명에 따른 아날로그 버퍼회로의 출력 특성도이다.
도 8(b)의 특성도로부터 에 도시한 바와 같이, 본 발명의 아날로그 버퍼회로는 출력신호의 안정화 시간(도면에서 포화시간)이 2개 구간에서 각각 6usec와 4usec로서 총 10usec임을 알 수 있다. 이와 같이 본 발명의 아날로그 버퍼회로는 종래의 아날로그 버퍼회로에 비하여 안정화 시간이 현저히 감소함에 따라 소비전력도 줄어들게 된다. 또한, 이와 같이 출력신호의 안정화시간이 감소하게 됨에 따라 표시부에서 디멀티플렉싱을 위한 충분한 라인타임을 확보하는 것이 용이하게 된다.
한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라, 본 발명의 요지를 이탈하지 않는 범위 내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이며, 이러한 변형 및 수정이 첨부되는 특허청구범위에 포함되는 것이라면 본 발명에 속하는 것이라는 것은 자명한 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 입력단자에 다이오드 결합형 N형 트랜지스터를 설치하여 입력신호 전압이 N형 트랜지스터를 경유하여 전압강하된 상태로 소오스 팔로워를 구성하는 구동 트랜지스터의 게이트에 인가되도록 함과 아울러 제1 및 제2캐패시터에 소오스 팔로워의 오프셋 전압을 보상하기 위한 전압이 충전되도록 하고, 그후 입력신호 전압이 제1캐패시터에 저장된 전압만큼 감소한 상태 로 상기 구동 트랜지스터의 게이트에 인가되며, 이어서 상기 구동 트랜지스터의 게이트에는 제1 및 제2캐패시터에 저장된 전압에 의하여 입력신호 전압이 구동 트랜지스터의 게이트-소오스전압만큼 낮춰진 상태로 인가되도록 함으로써, 상기 구동 트랜지스터의 게이트-소오스전압이 감소하지 않게 되어 구동능력을 크게 높일 수 있게 된다. 따라서, 아날로그 버퍼회로의 출력신호에 대한 안정화 시간이 짧아지게 되어, 소비전력을 감소시킬 수 있고, 또한 디멀티플렉싱을 위한 충분한 라인타임을 확보하는 것이 용이하게 된다.

Claims (15)

  1. 부하를 구동하기 위한 소오스 팔로워 수단과;
    입력단자와 상기 소오스 팔로워 수단의 입력단 및 상기 소오스 팔로워의 출력단 사이에 설치되어, 상기 소오스 팔로워 수단의 오프셋을 검출하여 보상하는 오프셋 보상수단과;
    상기 입력단자와 상기 소오스 팔로워 수단의 입력단 사이에 설치되어, 상기 오프셋 검출시에 상기 입력단자로부터 입력되는 입력전압을 감소시켜 상기 소오스 팔로워 수단의 입력단에 인가하기 위한 전압강하수단을 포함하고,
    상기 전압강하수단은 상기 입력단자와 상기 소오스 팔로워 수단의 입력단 사이에 다이오드 결합형 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 아날로그 버퍼회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 오프셋 보상수단은 상기 소오스 팔로워 수단의 오프셋을 검출하기 위한 전압을 충전하는 캐패시터 회로를 포함하는 것을 특징으로 하는 아날로그 버퍼회로.
  4. 제3항에 있어서,
    상기 소오스 팔로워 수단은 P형 트랜지스터로 구성된 소오스 팔로워 회로로 구성되며, 상기 다이오드 결합형 트랜지스터는 N형 트랜지스터로 구성되는 것을 특징으로 하는 아날로그 버퍼회로.
  5. 제4항에 있어서,
    상기 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 이용한 박막 트랜지스터(Thin Film Transistor; TFT)로 이루어진 것을 특징으로 하는 아날로그 버퍼회로.
  6. 제1항, 제3항, 제4항 또는 제5항에 있어서,
    상기 소오스 팔로워 수단의 오프셋을 검출하기 전에 상기 소오스 팔로워 수단의 입력단을 초기화시키는 초기화 수단을 더 포함하여 구성된 것을 특징으로 하는 아날로그 버퍼회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 데이터 드라이버의 디지털 출력신호를 아날로그신호로 변환하는 디지털/아날로그 변환회로의 출력신호를 버퍼링하여 표시부의 신호선을 구동하기 위한 것으로서 상기 표시부와 동일한 투명 절연기판상에 형성된 평판 디스플레이 구동용 아날로그 버퍼회로에 있어서,
    상기 표시부의 신호선을 구동하기 위한 소오스 팔로워 수단과;
    상기 디지털/아날로그 변환회로의 출력신호가 입력되는 입력단자와 상기 소오스 팔로워 수단의 입력단 및 상기 소오스 팔로워의 출력단 사이에 설치되어, 상기 소오스 팔로워 수단의 오프셋을 검출하여 보상하는 오프셋 보상수단과;
    상기 입력단자와 상기 소오스 팔로워 수단의 입력단 사이에 설치되어, 상기 오프셋 검출시에 상기 디지털/아날로그 변환회로의 출력신호를 입력단자를 통하여 입력받아 전압강하시켜 상기 소오스 팔로워 수단의 입력단에 인가하기 위한 전압강하수단을 포함하고,
    상기 전압강하수단은 상기 입력단자와 상기 소오스 팔로워 수단의 입력단 사이에 다이오드 결합형 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 평판 디스플레이 구동용 아날로그 버퍼회로.
  11. 삭제
  12. 제10항에 있어서,
    상기 오프셋 보상수단은 상기 소오스 팔로워 수단의 오프셋을 검출하기 위한 전압을 충전하는 캐패시터 회로를 포함하는 것을 특징으로 하는 평판 디스플레이 구동용 아날로그 버퍼회로.
  13. 제12항에 있어서,
    상기 소오스 팔로워 수단은 P형 트랜지스터를 포함하는 소오스 팔로워 회로 로 구성되며, 상기 다이오드 결합형 트랜지스터는 N형 트랜지스터로 구성되는 것을 특징으로 하는 평판 디스플레이 구동용 아날로그 버퍼회로.
  14. 제13항에 있어서,
    상기 트랜지스터는 저온 폴리 실리콘을 이용한 박막 트랜지스터로 이루어진 것을 특징으로 하는 평판 디스플레이 구동용 아날로그 버퍼회로.
  15. 제10항, 제12항, 제13항 또는 제14항 중 어느 한 항에 있어서,
    상기 소오스 팔로워 수단의 오프셋을 검출하기 전에 상기 소오스 팔로워 수단의 입력단을 초기화시키는 초기화 수단을 더 포함하여 구성된 것을 특징으로 하는 평판 디스플레이 구동용 아날로그 버퍼회로.
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