JPH07153908A

JPH07153908A - 半導体集積回路

Info

Publication number: JPH07153908A
Application number: JP5297669A
Authority: JP
Inventors: Masao Taguchi; 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-29
Filing date: 1993-11-29
Publication date: 1995-06-16
Anticipated expiration: 2016-05-28
Also published as: CN101242179A; CN1707952A; JP3170980B2

Abstract

(57)【要約】【目的】プリント基板上などにおいて信号伝送線路を介
して高速微小信号の伝送が行われる高速微小信号伝送系
などに使用される多ビット入力の半導体集積回路に関
し、基準電圧入力端子として１個の外部端子を設けれ
ば、複数ビットの高速微小伝送信号の論理判定を正確に
行うことができ、例えば、ＧＴＬ規格に充分に適合する
ことができるようにする。【構成】複数の論理判定回路部３８₁、３８₂・・・３８
_nに共用される１個の内部基準電圧発生回路部４２を設
けるようにすると共に、ｎＭＯＳトランジスタ６８のゲ
ートと入力保護回路３４の出力端との間にキャパシタ４
６を設け、論理判定回路部３８₁、３８₂・・・３８_nと
内部基準電圧発生回路部４２との間の直流的なオフセッ
トのバランスを図ると共に、交流的なオフセットの抑制
を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プリント基板上などに
おいて信号伝送線路を介して高速微小信号の伝送が行わ
れる高速微小信号伝送系などに使用される多ビット入力
の半導体集積回路に関する。

【０００２】

【従来の技術】近年、高速微小信号の伝送が行われる高
速微小信号伝送系に適用される高速微小信号伝送規格と
して、ＧＴＬ（Ｇunning Ｔransceiver Ｌogic）と称さ
れる規格が提案されている。

【０００３】このＧＴＬ規格は、出力回路をオープン・
ドレイン型ドライバとし、整合終端することを基本とし
て、終端電圧Ｖ_TT＝１.２Ｖ±５％、基準電圧Ｖ_REF＝
０.８Ｖ、出力ハイレベル電圧Ｖ_OH＝０.８Ｖ＋４００ｍ
Ｖ、出力ロウレベル電圧Ｖ_OL＝０.８Ｖ−４００ｍＶ、
入力ハイレベル電圧Ｖ_IH＝０.８Ｖ＋５０ｍＶ、入力ロ
ウレベル電圧Ｖ_IH＝０.８Ｖ−５０ｍＶとするものであ
る。

【０００４】ところで、従来、高速微小信号伝送系に使
用される半導体集積回路の入力回路としては、図９に示
すような差動コンパレータ回路や、図１０に示すような
差動コンパレータ回路が使用されてきた。

【０００５】図９に示す差動コンパレータ回路は、一般
に、ｎＭＯＳ差動コンパレータ回路と称されるものであ
り、図中、１は電源電圧ＶＣＣ、例えば、３.３Ｖを供
給する電源線、２、３は負荷をなすカレントミラー回路
を構成するｐチャネルＭＯＳＦＥＴ、いわゆるｐＭＯＳ
トランジスタである。

【０００６】また、４、５は差動トランジスタ対をなす
ｎチャネルＭＯＳＦＥＴ、いわゆるｎＭＯＳトランジ
スタであり、４は伝送信号Ｄ_INが入力されるｎＭＯＳト
ランジスタ、５は伝送信号Ｄ_INの論理判定に必要な基準
電圧（参照電圧）Ｖ_REFが入力されるｎＭＯＳトランジ
スタである。

【０００７】また、６は定電流源をなすｎＭＯＳトラン
ジスタ、ＶＳＳは接地電圧、７はｎＭＯＳトランジスタ
４のドレインに得られる信号を入力信号とする波形整形
用のインバータ、Ｄ_OUTは出力信号である。

【０００８】また、図１０に示す差動コンパレータ回路
は、ｐＭＯＳ差動コンパレータ回路と称されるものであ
り、８は電源電圧ＶＣＣを供給する電源線、９は定電流
源をなすｐＭＯＳトランジスタである。

【０００９】また、１０、１１は差動トランジスタ対を
なすｐＭＯＳトランジスタであり、１０は伝送信号Ｄ_IN
が入力されるｐＭＯＳトランジスタ、１１は基準電圧Ｖ
_REFが入力されるｐＭＯＳトランジスタである。

【００１０】また、１２、１３は負荷をなすカレントミ
ラー回路をなすｎＭＯＳトランジスタ、１４はｐＭＯＳ
トランジスタ１０のドレインに得られる信号を入力信号
とする波形整形用のインバータである。

【００１１】ここに、ｎＭＯＳ差動コンパレータ回路
は、コモンモード電圧ＣＭＶが１.５Ｖ付近であれば、
利得として約２０ｄＢ、帯域幅積として約１ＧＨzを得
ることができるが、コモンモード電圧ＣＭＶが０.５Ｖ
以下では利得が急激に下がり、基準電圧Ｖ_REFを０.８Ｖ
とするＧＴＬ規格の伝送信号を増幅することが難しい。

【００１２】これに対して、ｐＭＯＳ差動コンパレータ
回路は、コモンモード電圧ＣＭＶが０〜１.５Ｖで、利
得として約５ｄＢが得られるが、帯域幅積が約３００Ｍ
Ｈzと小さく、数１００ＭＨzの信号を増幅するには性能
的に不足している。

【００１３】そこで、また、従来、ＧＴＬ規格の伝送信
号に好適な入力回路として、図１１に示すような入力回
路が提案されている。

【００１４】図中、１５は電源電圧ＶＣＣを供給する電
源線、１６、１７は負荷素子をなすｐＭＯＳトランジス
タ、１８、１９はカレントミラー回路を構成するｎＭＯ
Ｓトランジスタであり、伝送信号Ｄ_INは、ｎＭＯＳトラ
ンジスタ１８のソースに入力され、基準電圧Ｖ_REFは、
ｎＭＯＳトランジスタ１９のソースに入力される。

【００１５】また、２０はｎＭＯＳトランジスタ１８の
ドレイン（ノード２１）に得られる信号を入力信号とす
る波形整形用のインバータである。

【００１６】この入力回路においては、ｎＭＯＳトラン
ジスタ１８のソースに入力される伝送信号Ｄ_INの電圧Ｖ
_INとｎＭＯＳトランジスタ１９のソースに入力される基
準電圧Ｖ_REFとの差Ｖ_IN−Ｖ_REFと、ｎＭＯＳトランジス
タ１８のドレイン電圧との関係は、図１２に示すように
なる。

【００１７】即ち、この入力回路においては、ｎＭＯＳ
トランジスタ１８、１９はカレントミラー回路を構成し
ているので、Ｖ_IN＝Ｖ_REFの場合には、ｎＭＯＳトラン
ジスタ１８のドレイン電圧＝ｎＭＯＳトランジスタ１９
のドレイン電圧（ノード２２の電圧）＝Ｖ_REF＋Ｖ_TH＋
ΔＶ_THとなる。

【００１８】但し、Ｖ_THはｎＭＯＳトランジスタ１８、
１９のスレッショルド電圧、ΔＶ_THはｎＭＯＳトランジ
スタ１８、１９のサブ・スッレショルド電流を考慮し
て、スレッショルド電圧Ｖ_THを補正するための電圧値で
ある。

【００１９】ここに、Ｖ_IN＞Ｖ_REF、即ち、Ｖ_IN−Ｖ_REF
＞０の場合には、ｎＭＯＳトランジスタ１８のゲート・
ソース間電圧は小さくなり、ｎＭＯＳトランジスタ１８
の内部抵抗が高くなって、ｎＭＯＳトランジスタ１８の
ドレイン電流は小さくなり、ｎＭＯＳトランジスタ１８
のドレイン電圧は、Ｖ_REF＋Ｖ_TH＋ΔＶ_THよりも高くな
る。

【００２０】これに対して、Ｖ_IN＜Ｖ_REF、即ち、Ｖ_IN
−Ｖ_REF＜０の場合には、ｎＭＯＳトランジスタ１８の
ゲート・ソース間電圧は大きくなるので、ｎＭＯＳトラ
ンジスタ１８の内部抵抗が小さくなって、ｎＭＯＳトラ
ンジスタ１８のドレイン電流は大きくなり、ｎＭＯＳト
ランジスタ１８のドレイン電圧はＶ_REF＋Ｖ_TH＋ΔＶ_TH
よりも低くなる。

【００２１】この入力回路においては、ｎＭＯＳトラン
ジスタ１９のゲート・ソース間電圧は、例えば、１Ｖに
なるように設定され、ｎＭＯＳトランジスタ１８のドレ
イン電圧はＶＣＣ／２＝１.６５Ｖを中心に振幅するよ
うに設定され、ｎＭＯＳトランジスタ１８は５極管領
域、即ち、相互コンダクタンスｇｍが大きい領域で動作
するように設定される。

【００２２】このように、この入力回路によれば、伝送
信号Ｄ_INが入力されるトランジスタに、相互コンダクタ
ンスｇｍが大きく、カット・オフ周波数の高いｎＭＯＳ
トランジスタ１８を使用し、また、このｎＭＯＳトラン
ジスタ１８を５極管領域で動作させるようにしているの
で、高利得、高帯域幅積の特性を得ることができる。

【００２３】この入力回路を多ビット入力の半導体集積
回路に使用する場合には、この入力回路の構成上、各ビ
ットごとに、この入力回路を設けることになるが、外部
端子の数の制約から、各入力回路ごとに基準電圧入力端
子を設けることができない。

【００２４】そこで、この入力回路は、多ビット入力の
半導体集積回路においては、図１３に示すように、基準
電圧入力端子を共用するように設けられることになる。

【００２５】図中、Ｄ_IN(1)、Ｄ_IN(2)、Ｄ_IN(n)は伝送
信号、２３₁、２３₂、２３_nは伝送信号入力端子、２４
は基準電圧入力端子、２５₁、２５₂、２５_n、２６は入
力保護回路である。

【００２６】また、２７₁、２７₂、２７_n、２８はそれ
ぞれ入力保護回路２５₁、２５₂、２５_n、２６の内部抵
抗、２９₁、２９₂、２９_nは図１１に示す入力回路、３
０₁、３０₂、３０_nは波形整形用のインバータ、Ｄ
_OUT(1)、Ｄ_OUT(2)、Ｄ_OUT(n)は出力信号である。

【００２７】

【発明が解決しようとする課題】この多ビット入力の半
導体集積回路においては、基準電圧入力端子２４を入力
回路２９₁、２９₂・・・２９_nで共有化しているので、
基準電圧入力端子２４に流れる直流バイアス電流による
入力保護回路２６の内部抵抗２８における電圧降下を原
因として基準電圧Ｖ_REFに大きなオフセットが発生して
しまう。

【００２８】ここに、１個のｎＭＯＳトランジスタ１９
の直流バイアス電流をｉ_DCとすると、入力保護回路２６
に流れる電流は８×ｉ_DCとなり、また、入力保護回路２
６の内部抵抗２８の抵抗値をＲ₂₈とすると、入力保護回
路２６の内部抵抗２８における電圧降下ΔＶ₂₈は、ΔＶ
₂₈＝８×ｉ_DC×Ｒ₂₈となる。

【００２９】例えば、８ビット入力で、ｉ_DC＝０.１ｍ
Ｖ、Ｒ₂₈＝５００Ωとすると、入力保護回路２６の内部
抵抗２８における電圧降下ΔＶ₂₈は、８×０.１×１０
^-3×５００＝０.４Ｖとなる。

【００３０】ここに、ＧＴＬ規格においては、基準電圧
入力端子２４に入力される基準電圧Ｖ_REF＝０.８Ｖであ
るから、内部の基準電圧、即ち、入力保護回路２６の他
端の電圧は、０.８＋０.４＝１.２Ｖとなってしまう。

【００３１】ところが、ＧＴＬ規格における入力ハイレ
ベル電圧Ｖ_IHは、前述したように、０.８Ｖ＋５０ｍ
Ｖ、入力ロウレベル電圧Ｖ_ILは０.８Ｖ−５０ｍＶであ
るから、内部基準電圧が１.２Ｖでは意味がなく、内部
の基準電圧のオフセットは５ｍＶ程度が限度となる。

【００３２】ここに、基準電圧入力端子２４を各入力回
路２９₁、２９₂・・・２９_nごとに設けるようにする場
合には、このような問題点は発生しないが、前述のよう
に、外部端子の数には制約があり、基準電圧入力端子２
４を増加することは不可能である。

【００３３】換言すれば、図１１に示す入力回路は、各
入力回路ごとに基準電圧入力端子を設けるのでなけれ
ば、多ビット入力の半導体集積回路の入力回路として使
用することはできない。

【００３４】本発明は、かかる点に鑑み、基準電圧入力
端子として１個の外部端子を設ければ、複数ビットの高
速微小伝送信号の論理判定を正確に行うことができ、例
えば、ＧＴＬ規格に充分に適合することができるように
した入力回路を設けてなる多ビット入力の半導体集積回
路を提供することを目的とする。

【００３５】

【課題を解決するための手段】

第１の発明・・図１図１は本発明中、第１の発明による半導体集積回路の原
理説明図であり、入力回路部を示している。

【００３６】図中、３１₁、３１₂、３１_nは伝送信号入
力端子、３２は基準電圧入力端子、３３₁、３３₂、３３
_n、３４は入力保護回路、３５₁、３５₂、３５_n、３６は
それぞれ入力保護回路３３₁、３３₂、３３_n、３４の内
部抵抗である。

【００３７】また、３７は入力回路であり、この入力回
路３７において、３８₁、３８₂、３８_nはそれぞれ伝送
信号Ｄ_IN(1)、Ｄ_IN(2)、Ｄ_IN(n)の論理判定を行う、回
路構成を同一とする論理判定回路部である。

【００３８】なお、論理判定回路部３８₁において、３
９は電源電圧ＶＣＣを供給する電源線、４０は負荷素
子、４１は入力トランジスタをなすｎチャネル絶縁ゲー
ト形電界効果トランジスタである。

【００３９】また、４２は論理判定回路部３８₁、３８₂
・・・３８_nのｎチャネル絶縁ゲート形電界効果トラン
ジスタ４１のゲートに供給すべき内部基準電圧Ｖ１を発
生する内部基準電圧発生回路部である。

【００４０】この内部基準電圧発生回路部４２におい
て、４３は電源電圧ＶＣＣを供給する電源線、４４は負
荷素子、４５は論理判定回路部３８₁、３８₂・・・３８
_nのｎチャネル絶縁ゲート形電界効果トランジスタ４１
とカレントミラー回路を構成するｎチャネル絶縁ゲート
形電界効果トランジスタである。

【００４１】また、４６はｎチャネル絶縁ゲート形電界
効果トランジスタ４１のソースと入力保護回路３４の他
端との間に接続されたキャパシタである。

【００４２】また、４７₁、４７₂、４７_nはそれぞれ論
理判定回路部３８₁、３８₂、３８_nのｎチャネル絶縁ゲ
ート形電界効果トランジスタ４１のドレインに得られる
信号を入力信号として出力信号Ｄ_OUT(1)、Ｄ_OUT(2)、Ｄ
_OUT(n)を出力する波形整形用のインバータである。

【００４３】ここに、伝送信号入力端子３１₁、３１₂、
３１_nは、それぞれ、入力保護回路３３₁、３３₂、３３_n
を介して論理判定回路部３８₁、３８₂、３８_nのｎチャ
ネル絶縁ゲート形電界効果トランジスタ４１のソースに
接続されている。

【００４４】また、基準電圧入力端子３２は、入力保護
回路３４を介して内部基準電圧発生回路部４２のｎチャ
ネル絶縁ゲート形電界効果トランジスタ４５のソースに
接続されている。

【００４５】第２の発明・・図２図２は本発明中、第２の発明による半導体集積回路の原
理説明図であり、入力回路部を示している。

【００４６】この第２の発明による半導体集積回路は、
第１の発明が設ける内部基準電圧発生回路部４２と回路
構成の異なる内部基準電圧発生回路部４８を設けてなる
入力回路４９を設け、その他については、第１の発明と
同様に構成したものである。なお、内部基準電圧発生回
路部４８において、５０は電圧フォロア回路を構成する
オペアンプである。

【００４７】第３の発明・・図３図３は本発明中、第３の発明による半導体集積回路の原
理説明図であり、入力回路部を示している。

【００４８】図中、５２₁、５２₂、５２_nは回路構成を
同一とする入力回路であり、入力回路５２₁において、
５３は伝送信号Ｄ_IN(1)の論理判定を行う論理判定回路
部、５４は論理判定回路部５３に供給すべき内部基準電
圧Ｖ１を発生する内部基準電圧発生回路部である。

【００４９】これら論理判定回路部５３及び内部基準電
圧発生回路部５４において、５５は電源電圧ＶＣＣを供
給する電源線、５６、５７は負荷素子、５８、５９はカ
レントミラー回路を構成するｎチャネル絶縁ゲート形電
界効果トランジスタである。

【００５０】また、６０、６１は可変インピーダンス素
子であり、６０Ａ、６１Ａは電流入力端子、６０Ｂ、６
１Ｂは電流出力端子、６０Ｃ、６１Ｃはインピーダンス
値を制御する制御端子である。

【００５１】ここに、伝送信号入力端子３１₁、３１₂、
３１_nは、それぞれ、入力保護回路３３₁、３３₂、３３_n
を介して入力回路５２₁、５２₂、５２_nの可変インピー
ダンス素子６０の制御端子６０Ｃに接続されている。

【００５２】また、基準電圧入力端子３２は、入力保護
回路３４を介して入力回路５２₁、５２₂・・・５２_nの
可変インピーダンス素子６１の制御端子６１Ｃに接続さ
れている。

【００５３】また、波形整形用のインバータ４７₁、４
７₂、４７_nは、それぞれ、入力回路５２₁、５２₂、５２
_nのｎチャネル絶縁ゲート形電界効果トランジスタ５８
のドレインに得られる信号を入力信号としている。

【００５４】

【作用】

第１の発明・・図１、図４第１の発明においては、伝送信号Ｄ_INが入力されるトラ
ンジスタに、相互コンダクタンスｇｍが大きく、カット
・オフ周波数の高いｎチャネル絶縁ゲート形電界効果ト
ランジスタ４１を使用しているが、このｎチャネル絶縁
ゲート形電界効果トランジスタ４１を図１１に示す入力
回路のｎＭＯＳトランジスタ１８と同様に５極管領域で
使用できることは当然に可能である。

【００５５】また、この第１の発明においては、複数の
論理判定回路部３８₁、３８₂・・・３８_nに対して、こ
れら複数の論理判定回路部３８₁、３８₂・・・３８_nに
共用される１個の内部基準電圧発生回路部４２を設ける
ようにしている。

【００５６】この結果、各論理判定回路部３８₁、３８₂
・・・３８_nに流れる直流バイアス電流と、内部基準電
圧発生回路部４２に流れる直流バイアス電流とは一致す
ることになる。

【００５７】したがって、また、入力保護回路３３₁、
３３₂、３３_n、３４の内部抵抗３５₁、３５₂、３５_n、
３６の抵抗値が同一であれば、直流バイアス電流による
入力保護回路３３₁、３３₂、３３_nの内部抵抗３５₁、３
５₂、３５_nにおける電圧降下ΔＶ_IN1、ΔＶ_IN2・・・Δ
Ｖ_INnと、入力保護回路３４の内部抵抗３６の電圧降下
ΔＶ_REFとは一致することになる。

【００５８】即ち、この第１の発明によれば、直流バイ
アス電流の入力保護回路３４の内部抵抗３６による電圧
降下は伝送信号Ｄ_IN(1)、Ｄ_IN(2)・・・Ｄ_IN(n)の電圧
が論理判定基準電圧Ｖ_REFである０.８Ｖになった場合に
生じる各入力保護回路３３₁、３３₂・・・３３_nの内部
抵抗３５₁、３５₂・・・３５_nの電圧降下と同一となる
ので、論理判定回路部３８₁、３８₂・・・３８_nと、内
部基準電圧発生回路部４２との間の直流的なオフセット
のバランスを取ることができる。

【００５９】また、この第１の発明においては、例え
ば、論理判定回路部３８₁において、伝送信号Ｄ_IN(1)が
ハイレベルからロウレベルに変化した場合、ｎチャネル
絶縁ゲート形電界効果トランジスタ４１に流れる電流が
増加する。

【００６０】この場合、図４に示すように、この電流が
増加する際の交流成分（微分成分）ｉ_ACは、ｎチャネル
絶縁ゲート形電界効果トランジスタ４１のゲート・ソー
ス間の寄生容量６２を介して供給されることになる。

【００６１】また、この場合には、ｎチャネル絶縁ゲー
ト形電界効果トランジスタ４１のドレイン電圧が降下す
るが、ｎチャネル絶縁ゲート形電界効果トランジスタ４
１のドレイン・ゲート間の寄生容量６３は、ミラー効果
によって、実効的に大きくなる。

【００６２】この結果、ｎチャネル絶縁ゲート形電界効
果トランジスタ４１のゲートからドレイン側にも電流が
流れてしまい、ｎチャネル絶縁ゲート形電界効果トラン
ジスタ４１のゲート側に流れる電流ｉ_AC’は、ソース側
に流れる電流ｉ_ACよりも大きくなってしまう。

【００６３】そこで、これに対して何らかの対策、例え
ば、ｎチャネル絶縁ゲート形電界効果トランジスタ４５
のゲートと入力保護回路３４の出力端との間にキャパシ
タ４６を設けるようにしないと、例えば、伝送信号Ｄ
_IN(1)、Ｄ_IN(2)・・・Ｄ_IN(n)が同時にハイレベルから
ロウレベルに変化した場合には、内部基準電圧発生回路
部４２のｎチャネル絶縁ゲート形電界効果トランジスタ
４５のゲート電圧が大きく降下してしまう。

【００６４】これを許すと、内部基準電圧発生回路部４
２においてダイオード接続されているｎチャネル絶縁ゲ
ート形電界効果トランジスタ４５はカット・オフしてし
まい、このｎチャネル絶縁ゲート形電界効果トランジス
タ４５のゲート電圧、即ち、内部基準電圧Ｖ１は下がっ
たままとなり、伝送信号入力端子３１₁、３１₂・・・３
１nのいずれかにノイズが重畳された場合には、このノ
イズをハイレベルの信号として誤判定してしまうことに
なる。

【００６５】しかし、この第１の発明においては、ｎチ
ャネル絶縁ゲート形電界効果トランジスタ４５のゲート
と入力保護回路３４の出力端との間にキャパシタ４６を
設けているので、ｎチャネル絶縁ゲート形電界効果トラ
ンジスタ４１のゲートに流れる電流ｉ_AC’をこのキャパ
シタ４６を介して供給することができるので、過渡的に
発生する交流的なオフセットも抑制することができる。

【００６６】以上のように、第１の発明によれば、入力
トランジスタをなすｎチャネル絶縁ゲート形電界効果ト
ランジスタ４１を５極管領域で使用することができ、ま
た、論理判定回路部３８₁、３８₂・・・３８_nと内部基
準電圧発生回路部４２との間の直流的なオフセットのバ
ランスを図ることができると共に、交流的なオフセット
の抑制を図ることができるので、高速微小伝送信号に対
して、高利得、高帯域幅積の入出力特性を得ることがで
き、特に、ＧＴＬ規格に適合した半導体集積回路を提供
することができる。

【００６７】第２の発明・・図２第２の発明においても、伝送信号Ｄ_INが入力されるトラ
ンジスタに、相互コンダクタンスｇｍが大きく、カット
・オフ周波数の高いｎチャネル絶縁ゲート形電界効果ト
ランジスタ４１を使用しているが、このｎチャネル絶縁
ゲート形電界効果トランジスタ４１を図１１に示す入力
回路のｎＭＯＳトランジスタ１８と同様に５極管領域で
使用できることは、当然に可能である。

【００６８】また、この第２の発明においては、複数の
論理判定回路部３８₁、３８₂・・・３８_nに対して、こ
れら複数の論理判定回路部３８₁、３８₂・・・３８_nに
共用される１個の内部基準電圧発生回路部４８を設ける
ようにしている。

【００６９】この結果、各論理判定回路部３８₁、３８₂
・・・３８_nに流れる直流バイアス電流と、内部基準電
圧発生回路部４８に流れる直流バイアス電流とは一致す
ることになる。

【００７０】したがって、また、入力保護回路３３₁、
３３₂、３３_n、３４の内部抵抗３５₁、３５₂、３５_n、
３６の抵抗値が同一であれば、直流バイアス電流による
入力保護回路３３₁、３３₂、３３_nの内部抵抗３５₁、３
５₂、３５_nにおける電圧降下ΔＶ_IN1、ΔＶ_IN2・・・Δ
Ｖ_INnと、入力保護回路３４の内部抵抗３６の電圧降下
ΔＶ_REFとは一致することになる。なお、この第２の発
明においては、内部基準電圧Ｖ１は、Ｖ_REF＋ΔＶ_REFと
なる。

【００７１】即ち、この第２の発明によれば、直流バイ
アス電流の入力保護回路３４の内部抵抗３６による電圧
降下は伝送信号Ｄ_IN(1)、Ｄ_IN(2)・・・Ｄ_IN(n)の電圧
が論理判定基準電圧Ｖ_REFである０.８Ｖになった場合に
生じる各入力保護回路３３₁、３３₂・・・３３_nの内部
抵抗３５₁、３５₂・・・３５_nの電圧降下と同一となる
ので、論理判定回路部３８₁、３８₂・・・３８_nと内部
基準電圧発生回路部４８との間の直流的なオフセットの
バランスを取ることができる。

【００７２】また、オペアンプ５０においては、このオ
ペアンプ５０の正相入力端子と逆相入力端子の電圧とが
一致するようにフィードバック制御されるので、オペア
ンプ５０の出力端子の電圧、即ち、内部基準電圧Ｖ１
は、常に、Ｖ_REF＋ΔＶ_REFとなるように制御される。

【００７３】この結果、例えば、伝送信号Ｄ_IN(1)、Ｄ
_IN(2)・・・Ｄ_IN(n)が同時にハイレベルからロウレベル
に変化した場合においても、内部基準電圧Ｖ１は降下す
ることなく、ｎチャネル絶縁ゲート形電界効果トランジ
スタ４１のゲート側に流れる電流は、オペアンプ５０に
よって供給されることになる。

【００７４】したがって、この第２の発明においても、
第１の発明と同様に、過渡的に発生する交流的なオフセ
ットを抑制することができ、同時スイッチング・ノイズ
に対して強いものとすることができる。

【００７５】以上のように、この第２の発明によれば、
入力トランジスタをなすｎチャネル絶縁ゲート形電界効
果トランジスタ４１を５極管領域で使用することがで
き、また、論理判定回路部３８₁、３８₂・・・３８_nと
内部基準電圧発生回路部４８との間の直流的なオフセッ
トのバランスを図ることができると共に、交流的なオフ
セットの抑制を図ることができるので、高速微小伝送信
号に対して、高利得、高帯域幅積の入出力特性を得るこ
とができ、特に、ＧＴＬ規格に適合した半導体集積回路
を提供することができる。

【００７６】なお、前述の第１の発明では、伝送信号Ｄ
_IN(1)、Ｄ_IN(2)・・・Ｄ_IN(n)が同時にハイレベルから
ロウレベルに変化した場合、入力保護回路３４に交流成
分の電流が流れてしまうので、異なるシステムごとに、
交流的なオフセットが許容されるものであるか否かを検
討する必要がある。

【００７７】しかし、この第２の発明によれば、伝送信
号Ｄ_IN(1)、Ｄ_IN(2)・・・Ｄ_IN(n)が同時にハイレベル
からロウレベルに変化した場合においても、これを原因
とする電流が入力保護回路３４に流れることがないの
で、異なるシステムごとに、交流的なオフセットが許容
されるものであるか否かを検討する必要がなく、その
分、第１の発明よりも設計が容易となる。

【００７８】第３の発明・・図３第３の発明においては、伝送信号入力端子３１₁、３１₂
・・・３１_nはそれぞれ入力保護回路３３₁、３３₂・・
・３３_nを介して入力回路５２₁、５２₂・・・５２_nの論
理判定回路部５３の可変インピーダンス素子６０の制御
端子６０Ｃに接続されている。

【００７９】この結果、入力回路５２₁、５２₂・・・５
２_nの論理判定回路部５３の直流バイアス電流が入力保
護回路３３₁、３３₂・・・３３_nを流れることはなく、
入力保護回路３３₁、３３₂・・・３３_nの内部抵抗３
５₁、３５₂・・・３５_nには入力回路５２₁、５２₂・・
・５２_nの論理判定回路部５３の直流バイアス電流によ
る電圧降下が生じることはない。

【００８０】また、基準電圧入力端子３２は、入力保護
回路３４を介して内部基準電圧発生回路部５４の可変イ
ンピーダンス素子６１の制御端子６１Ｃに接続されてい
る。

【００８１】したがって、内部基準電圧発生回路部５４
の直流バイアス電流が入力保護回路３４を流れることは
なく、入力保護回路３４の内部抵抗３６には内部基準電
圧発生回路部５４の直流バイアス電流による電圧降下が
生じることはない。

【００８２】この結果、この第３の発明においては、内
部基準電圧発生回路部５４から発生される内部基準電圧
Ｖ１に直流バイアス電流によるオフセットが発生するこ
とはない。

【００８３】また、この第３の発明においては、論理判
定回路部５３ごとに内部基準電圧発生回路部５４を設け
ているので、例えば、伝送信号Ｄ_IN(1)、Ｄ_IN(2)・・・
Ｄ_IN _(n)が同時にハイレベルからロウレベルに変化した
場合においても、内部基準電圧Ｖ１が降下することはな
い。

【００８４】したがって、この第３の発明においても、
第１の発明と同様に、過渡的に発生する交流的なオフセ
ットを抑制することができ、同時スイッチング・ノイズ
に対して強いものとすることができる。

【００８５】以上のように、第３の発明によれば、各入
力回路５２₁、５２₂・・・５２_nの論理判定回路部５３
と内部基準電圧発生回路部５４との間の直流的なオフセ
ットのバランスを図ることができると共に、交流的なオ
フセットの抑制を図ることができるので、高速微小伝送
信号に対して、高利得、高帯域幅積の入出力特性を得る
ことができ、特に、ＧＴＬ規格に適合した半導体集積回
路を提供することができる。

【００８６】

【実施例】以下、図５〜図８を参照して、本発明の第１
実施例〜第３実施例について説明する。

【００８７】第１実施例・・図５図５は本発明の第１実施例（第１の発明の一実施例）の
要部を示す回路図であり、入力回路部を示している。

【００８８】この第１実施例においては、図１に示す負
荷素子４０、４４は、それぞれ、エンハンスメント形の
ｐＭＯＳトランジスタ６５、６６で構成されていると共
に、ｎチャネル絶縁ゲート形電界効果トランジスタ４
１、４５として、エンハンスメント形のｎＭＯＳトラン
ジスタ６７、６８が使用されている。

【００８９】ここに、ｐＭＯＳトランジスタ６５、６６
はゲートを接地して抵抗として使用されているが、これ
らｐＭＯＳトランジスタ６５、６６のゲートに対して５
極管領域で動作させるためのバイアス電圧を供給するよ
うにして、これらｐＭＯＳトランジスタ６５、６６を定
電流源として動作させる場合には、抵抗として使用する
場合よりも、帯域幅積を大きくすることができる。

【００９０】第２実施例・・図６、図７図６は本発明の第２実施例（第２の発明の一実施例）の
要部を示す回路図であり、入力回路部を示している。

【００９１】この第２実施例においては、図２に示す負
荷素子４０、４４は、それぞれ、エンハンスメント形の
ｐＭＯＳトランジスタ６５、６６で構成されていると共
に、ｎチャネル絶縁ゲート形電界効果トランジスタ４
１、４５として、エンハンスメント形のｎＭＯＳトラン
ジスタ６７、６８が使用されている。

【００９２】また、オペアンプ５０は図７に示すように
構成されている。図中、６９〜７２はエンハンスメント
形のｐＭＯＳトランジスタ、７３〜７６はエンハンスメ
ント形のｎＭＯＳトランジスタ、７７は正相入力端子、
７８は逆相入力端子、７９は出力端子である。

【００９３】この第２実施例においても、ｐＭＯＳトラ
ンジスタ６５、６６は、ゲートを接地して抵抗として使
用されているが、これらｐＭＯＳトランジスタ６５、６
６のゲートに対して５極管領域で動作させるためのバイ
アス電圧を供給するようにして、これらｐＭＯＳトラン
ジスタ６５、６６を定電流源として動作させる場合に
は、抵抗として使用する場合よりも、帯域幅積を大きく
することができる。

【００９４】第３実施例・・図８図８は本発明の第３実施例（第３の発明の一実施例）の
要部を示す回路図であり、入力回路部を示している。

【００９５】この第３実施例においては、図３に示す負
荷素子５６、５７は、それぞれ、エンハンスメント形の
ｐＭＯＳトランジスタ８０、８１で構成されている。

【００９６】また、可変インピーダンス素子６０、６１
は、それぞれ、エンハンスメント形のｐＭＯＳトランジ
スタ８２、８３で構成されている。

【００９７】また、ｎチャネル絶縁ゲート形電界効果ト
ランジスタ５８、５９として、エンハンスメント形のｎ
ＭＯＳトランジスタ８４、８５が使用されている。

【００９８】なお、可変インピーダンス素子６０、６１
としては、エンハンスメント形のｐＭＯＳトランジスタ
のほか、エンハンスメント形のｎＭＯＳトランジスタを
使用することもできるが、基準電圧が０.８Ｖと低い場
合においては、高利得、高帯域幅積を得るために、スレ
ッショルド電圧を０Ｖ以下とするディプリーション形の
ｎＭＯＳトランジスタを使用することが好適である。

【００９９】

【発明の効果】

第１の発明・・図１本発明中、第１の発明によれば、入力トランジスタをな
すｎＭＯＳトランジスタ４１を５極管領域で使用するこ
とができ、また、論理判定回路部３８₁、３８₂・・・３
８_nと内部基準電圧発生回路部４２との間の直流的なオ
フセットのバランスを図ることができると共に、交流的
なオフセットの抑制を図ることができるので、高速微小
伝送信号に対して、高利得、高帯域幅積の入出力特性を
得ることができ、特に、ＧＴＬ規格に適合した半導体集
積回路を提供することができる。

【０１００】第２の発明・・図２本発明中、第２の発明によっても、入力トランジスタを
なすｎＭＯＳトランジスタ４１を５極管領域で使用する
ことができ、また、論理判定回路部３８₁、３８₂・・・
３８_nと内部基準電圧発生回路部４８との間の直流的な
オフセットのバランスを図ることができると共に、交流
的なオフセットの抑制を図ることができるので、高速微
小伝送信号に対して、高利得、高帯域幅積の入出力特性
を得ることができ、特に、ＧＴＬ規格に適合した半導体
集積回路を提供することができる。

【０１０１】また、特に、この第２の発明によれば、伝
送信号Ｄ_IN(1)、Ｄ_IN(2)・・・Ｄ_IN _(n)が同時にハイレ
ベルからロウレベルに変化した場合においても、これを
原因とする電流が入力保護回路３４に流れることがない
ので、異なるシステムごとに、交流的なオフセットが許
容されるものであるか否かを検討する必要がなく、その
分、第１の発明よりも設計が容易となる、という格別な
効果を得ることができる。

【０１０２】第３の発明・・図３本発明中、第３の発明によれば、各入力回路５２₁、５
２₂・・・５２_nの論理判定回路部５３と内部基準電圧発
生回路部５４との間の直流的なオフセットのバランスを
図ることができると共に、交流的なオフセットの抑制を
図ることができるので、高速微小伝送信号に対して、高
利得、高帯域幅積の入出力特性を得ることができ、特
に、ＧＴＬ規格に適合した半導体集積回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理説明図である。

【図２】本発明中、第２の発明の原理説明図である。

【図３】本発明中、第３の発明の原理説明図である。

【図４】本発明中、第１の発明の作用を説明するための
回路図である。

【図５】本発明の第１実施例（第１の発明の一実施例）
の要部（入力回路部）を示す回路図である。

【図６】本発明の第２実施例（第２の発明の一実施例）
の要部（入力回路部）を示す回路図である。

【図７】本発明の第２実施例を構成する内部基準電圧発
生回路部を具体的に示す回路図である。

【図８】本発明の第３実施例（第３の発明の一実施例）
の要部（入力回路部）を示す回路図である。

【図９】高速微小信号伝送系に使用される半導体集積回
路に使用される従来の入力回路の第１例（ｎＭＯＳ差動
コンパレータ回路）を示す回路図である。

【図１０】高速微小信号伝送系に使用される半導体集積
回路に使用される従来の入力回路の第２例（ｐＭＯＳ差
動コンパレータ回路）を示す回路図である。

【図１１】ＧＴＬ規格の高速微小信号伝送系に使用され
る従来の入力回路の第３例を示す回路図である。

【図１２】図１１に示す入力回路の特性を示す図であ
る。

【図１３】図１１に示す入力回路を使用してなる多ビッ
ト入力の半導体集積回路の入力回路部の一例を示す回路
図である。

【符号の説明】

３１₁、３１₂、３１_n 伝送信号入力端子３２基準電圧入力端子３３₁、３３₂、３３_n、３４入力保護回路４０、４４、５６、５７負荷素子６０、６１可変インピーダンス素子

Claims

【特許請求の範囲】

【請求項１】一端を電源電圧を供給する電源線に接続さ
れた第１の負荷素子と、ドレインを前記第１の負荷素子
の他端に接続され、ゲートに内部基準電圧が供給され、
ソースに伝送信号入力端子及び第１の入力保護回路を介
して伝送信号が入力される第１のｎチャネル絶縁ゲート
形電界効果トランジスタとを有し、この第１のｎチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに前記
伝送信号を論理判定してなる出力信号を得るようにされ
た複数の論理判定回路部と、一端を前記電源線に接続された第２の負荷素子と、ドレ
インをゲート及び前記第２の負荷素子の他端に接続さ
れ、ゲートを前記複数の論理判定回路部の第１のｎチャ
ネル絶縁ゲート形電界効果トランジスタのゲートに接続
され、ソースに基準電圧入力端子及び第２の入力保護回
路を介して前記伝送信号の論理を判定するのに必要な基
準電圧が入力される第２のｎチャネル絶縁ゲート形電界
効果トランジスタと、一端を前記第２のｎチャネル絶縁
ゲート形電界効果トランジスタのゲートに接続され、他
端を前記第２の入力保護回路の出力端に接続されたキャ
パシタとを有し、前記第２のｎチャネル絶縁ゲート形電
界効果トランジスタのゲートに前記内部基準電圧を得る
ようにされた内部基準電圧発生回路部とを設けてなる入
力回路を設けて構成されていることを特徴とする半導体
集積回路。
【請求項２】一端を電源電圧を供給する電源線に接続さ
れた第１の負荷素子と、ドレインを前記第１の負荷素子
の他端に接続され、ゲートに内部基準電圧が供給され、
ソースに伝送信号入力端子及び第１の入力保護回路を介
して伝送信号が入力される第１のｎチャネル絶縁ゲート
形電界効果トランジスタとを有し、この第１のｎチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに前記
伝送信号を論理判定してなる出力信号を得るようにされ
た複数の論理判定回路部と、一端を前記電源線に接続された第２の負荷素子と、ドレ
インをゲート及び前記第２の負荷素子の他端に接続さ
れ、ソースに基準電圧入力端子及び第２の入力保護回路
を介して前記伝送信号の論理を判定するのに必要な基準
電圧が入力される第２のｎチャネル絶縁ゲート形電界効
果トランジスタと、正相入力端子を前記第２のｎチャネ
ル絶縁ゲート形電界効果トランジスタのソースに接続さ
れ、出力端子を逆相入力端子及び前記複数の論理判定回
路部の前記第１のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのゲートに接続されたオペアンプとを有し、こ
のオペアンプの前記出力端子に前記内部基準電圧を得る
ようにされた内部基準電圧発生回路部とを設けてなる入
力回路を設けて構成されていることを特徴とする半導体
集積回路。
【請求項３】一端を電源電圧を供給する電源線に接続さ
れた第１の負荷素子と、ドレインを前記第１の負荷素子
の他端に接続され、ゲートに内部基準電圧が供給される
第１のｎチャネル絶縁ゲート形電界効果トランジスタ
と、電流入力端子を前記第１のｎチャネル絶縁ゲート形
電界効果トランジスタのソースに接続され、電流出力端
子を接地電圧に設定される接地線に接続され、制御端子
に伝送信号入力端子及び第１の入力保護回路を介して伝
送信号が入力される第１の可変インピーダンス素子とを
有し、前記第１のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに前記伝送信号を論理判定してなる
出力信号を得るようにされた論理判定回路部と、一端を前記電源線に接続された第２の負荷素子と、ドレ
インをゲート及び前記第２の負荷素子の他端に接続さ
れ、ゲートを前記論理判定回路部の第１のｎチャネル絶
縁ゲート形電界効果トランジスタのゲートに接続された
第２のｎチャネル絶縁ゲート形電界効果トランジスタ
と、電流入力端子を前記第２のｎチャネル絶縁ゲート形
電界効果トランジスタのソースに接続され、電流出力端
子を接地電圧に設定される接地線に接続され、制御端子
に基準電圧入力端子及び第２の入力保護回路を介して前
記伝送信号の論理を判定するのに必要な基準電圧が入力
される第２の可変インピーダンス素子とを有し、前記第
２のｎチャネル絶縁ゲート形電界効果トランジスタのゲ
ートに前記内部基準電圧を得るようにされた内部基準電
圧発生回路部とを設けてなる複数の入力回路を設けて構
成されていることを特徴とする半導体集積回路。
【請求項４】前記第１、第２の可変インピーダンス素子
は、それぞれ、ソースを前記電流入力端子、ドレインを
前記電流出力端子、ゲートを前記制御端子とするｐチャ
ネル絶縁ゲート形電界効果トランジスタで構成されてい
ることを特徴とする請求項３記載の半導体集積回路。
【請求項５】前記第１、第２の可変インピーダンス素子
は、それぞれ、ドレインを前記電流入力端子、ソースを
前記電流出力端子、ゲートを前記制御端子とするｎチャ
ネル絶縁ゲート形電界効果トランジスタで構成されてい
ることを特徴とする請求項３記載の半導体集積回路。
【請求項６】前記ｎチャネル絶縁ゲート形電界効果トラ
ンジスタは、ディプリーション形のｎチャネル絶縁ゲー
ト形電界効果トランジスタであることを特徴とする請求
項５記載の半導体集積回路。
【請求項７】前記第１、第２の負荷素子は、ソースを前
記一端とし、ドレインを前記他端とするｐチャネル絶縁
ゲート形電界効果トランジスタで構成されていることを
特徴とする請求項１、２、３、４、５又は６記載の半導
体集積回路。
【請求項８】前記ｐチャネル絶縁ゲート形電界効果トラ
ンジスタは、定電流源として動作するためのバイアス電
圧がゲートに供給されることを特徴とする請求項７記載
の半導体集積回路。