CN1707952A - 电子系统、半导体集成电路和终端装置 - Google Patents

Abstract

一种电子系统，包括多个各具有信号输入输出功能的电子电路，一条与所述多个电子电路连接的总线，与总线端部相连接的第一终端电阻，以及一个具有产生第一电压的第一部分和产生第二电压的第二部分的终端电压电路。第一电压和第二电压之和作为一个电源电压提供给所述多个与总线相连的电子电路。第二电压则提供给第一终端电阻作为终端电压。

Description

电子系统、半导体集成电路和终端装置

本申请是申请日为1994年11月28日的中国专利申请03143055.4的分案申请。

技术领域

本发明涉及通过信号线向远程装置发送信号的电子系统，且更具体地涉及这样一种电子系统，即该电子系统发送具有小于加在该电子系统上的电源电压的幅度的信号。进一步地，本发明涉及用在这种电子系统中的半导体集成电路和终端装置。

背景技术

近来，在开发小幅度高速信号发送方面已经进行了很多的活动。在这种发送中，发送了具有小于电源电压的幅度的信号。例如，已知的有GTL(Gunning Transceiver Logic)标准。根据这种GTL标准，输出电路是一个开放漏极式驱动器并采用了一种阻抗匹配终端。在这些条件下，定义了以下参数：

终端电压V_TT＝1.2V±5％：

终端电压V_REF＝0.8V；

输出高电平电压V_OH＝0.8V+400mV；

输出低电平电压V_OL＝0.8V-400mV；

输入高电平电压V_IN＝0.8V+50mV；且

输入低电平电压V_IN＝0.8V-50mV。

有关小幅度高速信号发送的已知参考文献有：1)Taguchi等人的″COMPARING SMALL-AMPLITUDE INTERFACESTOWARD 100MHZ TIMES″，Nikkei Electronics，No.591，第269-290页，1993.9.27；2)Taguchi等人的“SMALL-AMPLITUDE INTERFACE CIRCUIT FOR HIGH-SPEEDMEMORY BUS”，Study Document of Institute of Electronics，Communication and Information Engineers，November 26，1993。

图1是一种电子系统的系统框图，在该电子系统中，具有小于电源电压的幅度的小幅度信号经过总线而在电子系统之间传送。图1所示的系统包括一个微处理器1、SDRAM(同步动态随机存取存储器)器件2₁、2₂和2_n(n是一个整数)、以及通过其传送小幅度信号的总线3。目前，微处理器1与DRAM器件2₁-2_n之间的信号传送是以几十MHz进行的。然而，需要以100MHz或更高的频率进行信号传送。

图2是传统接口与用在上述电子系统中的总线系统的电路图。一个微处理器5具有信号输入/输出端6、基准电压输入端7和输入电路8。信号输入/输出端6被用来输入和输出信号DQ。基准电压输入端7被用来接收基准电压V_REF。输入电路8包括一个差动放大器电路。另外，微处理器5带有一个提供电源电压VCC(例如等于3.3V)的VCC电源线10、通过其提供电源电压VSS(例如等于0V)的VSS电源线、一个主体电路11和一个推挽式输出电路12。

推挽式输出电路12由起上拉作用的增强型p沟道MOS晶体管13和起下拉作用的增强型n沟道MOS晶体管14组成。

总线15传送小幅度信号。终端电压源16产生终端电压VTT(例如等于1.65V)。VTT电压线17向与其相连的部分提供终端电压VTT。在图2中连接有两个终端电阻18和19(例如为50Ω)。SDRAM器件20具有用于输入和输出信号DQ的信号输入/输出端21及接收基准电压Vref的基准电压输入端22、具有差动放大器电路的输入电路23、以及推挽式输出电路24。

在图2的结构中，终端电压源16产生的终端电压VTT作为基准电压Vref而被加到微处理器5的基准电压输入端7和SDRAM20的基准电压输入端22上。

在图2的接口电路和总线系统中，信号DQ是以这样的方式传送的，即中心电压被设定为等于基准电压Vref(＝1.65V)，且该幅度在±400mV的范围内。例如，当微处理器5将信号DQ送向DRAM装置20时，pMOS晶体管13被关断(不导通)，且nMOS晶体管14导通。在此情况下，信号DQ被设定在低电平(L)。当pMOS晶体管13导通和nMOS晶体管14关断时，信号DQ被切换到高电平(H)。当输出电路12输出低电平时，电流从终端电压源16流向负载。当输出电路12输出高电平时，电流从负载流向终端电压源16。

一般地，终端电压源16由一个诸如开关整流器或串联整流器这样的电压源构成。然而，这种整流器不适于接收来自电源的电流。如果电流从负载流向电压源，终端电压VTT将被改变。

考虑到以上问题，可以采用如图3所示的总线系统。图3所示的总线系统包括一个用于产生电源电压VCC的电源电压发生电路25。电路25与VCC电源线26相连。另外，还设置了一条VSS电源线27。另外，该系统还包括终端电阻28-31(每一个都例如为100Ω)、分压电阻32和33、以及微处理器5的电源电压输入端34和35。电阻32和33对电源电压VCC进行分压，以产生基准电压Vref。

在此总线系统中，由终端电阻28和29组成的终端部分被设定在约50Ω，且由终端电阻30和31构成的终端部分被设定在大约等于50Ω。

然而，图3所示的总线系统具有以下缺点。终端电阻29和28以及终端电阻30和31分别被串联地连接在VCC线26与VSS线27之间。因此，即使当没有信号传送时，电流也在终端电阻28-31中流动，从而增大了功耗。

如果将分压电阻32和33设计成具有大电阻值，则可以降低流过电阻32和33的电流。然而，如果电阻32和33没有良好的精度，基准电压Vref将不等于终端电压VTT。基准电压Vref与基准电压VTT之差将起着输入信号的直流偏置电压的作用，这降低了在输入信号的高电平或低电平侧的操作余量。因此，需要采用高精度的电阻32和33。然而，这导致成本的增大。

发明内容

本发明的总体目的，是提供一种消除了上述缺点的电子系统、一种集成电路器件和终端装置。

本发明的一个更具体的目的，是提供一种电子系统、一种集成电路器件和一种终端装置，其中通过防止偏移电压的产生能够以较低的电力消耗保证终端电压的稳定和输入信号的充分运行余量。

本发明的这些目的是借助一种电子系统实现的，该电子系统包括：多个电子电路，每一个电子电路都具有信号输入和输出功能；一条总线，多个电子电路与该总线相连；与该总线的端部相连的第一终端电阻；以及，一个终端电压电路，它具有产生第一电压的第一部分和产生第二电压的第二部分，第一电压与第二电压之和作为电源电压而被提供到与总线相连的多个电子电路的输出电路，且第二电压作为终端电压而被提供到第一终端电阻。

本发明的上述目的，是借助一种电子电路实现的，该电子电路包括：一个输出电路，它具有一个由第一p沟道绝缘栅型场效应晶体管构成的一个第一上拉元件和一个由第一n沟道绝缘栅型场效应晶体管构成的第一下拉元件；一个第一倒相器，它具有由第二p沟道绝缘栅型场效应晶体管构成的第二上拉元件和由第二n沟道绝缘栅型场效应晶体管构成的第二下拉元件；以及，第二倒相器，它具有由第三p沟道绝缘栅型场效应晶体管构成的第三上拉元件和由第三n沟道绝缘栅型场效应晶体管构成的第三下拉元件，提供到所述第一和第二倒相器的电源电压与提供到所述输出电路的电源电压相同。

本发明的上述目的，也是借助一种电子电路实现的，该电子电路包括：一个输出电路，它具有由一个第一n沟道绝缘栅型场效应晶体管构成的第一上拉元件，和由一个第二n沟道绝缘栅型场效应晶体管构成的第一下拉元件，该第一n沟道绝缘栅型场效应晶体管的阈值电压等于或高于从所述输出电路输出的低电平信号并低于所述所述第二n沟道绝缘栅型场效应晶体管的阈值电压。

本发明的上述目的，也是借助一种电子电路实现的，该电子电路包括：一个输出电路，它具有由一个耗尽型的第一n沟道绝缘栅型场效应晶体管构成的第一上拉元件，和一个由增强型的第二n沟道绝缘栅型场效应晶体管构成的第一下拉元件，第一n沟道绝缘栅型场效应晶体管具有等于或高于从所述输出电路输出的低电平信号的阈值电压。

本发明的上述目的，也是借助应用到一个电子系统上的终端装置来实现的，该电子系统包括：多个电子电路，它每一个都具有信号输入和输出功能；以及，与多个电子电路相连的总线；所述终端装置包括：与总线的端部相连的终端电阻和封装所述终端电阻的部件。

本发明的上述目的，还是借助一种电子系统实现的，该电子系统包括：具有信号输入和输出功能和一个推挽式输出电路的多个电子电路；一条与多个电子电路相连的总线；以及，一个终端装置，它具有一个具有上升特性的第一非线性元件和一个具有上升特性的第二非线性元件，第一非线性元件沿着正向方向连接在一个终端电压线与所述总线之间，第二非线性元件沿着正向方向连接在总线与携带着低于经过终端电压线提供的终端电压的电压的电压线之间，当没有信号经过总线传送时在总线中没有电流流过。

本发明的上述目的也是借助一种终端装置实现的。该终端装置包括：一个具有上升特性的第一非线性元件；以及，一个具有上升特性的第二非线性元件，该第一非线性元件沿着正向方向连接在总线与一个终端电压线之间—终端电压是通过该终端电压线提供的，第二非线性元件沿着正向方向连接在总线与一条电压线之间—通过该电压线提供一个低于终端电压的电压。

本发明的上述目的也是借助一种电子电路实现的，该电子电路包括：多个逻辑判定电路，其每一个都具有一个第一负载元件—该第一负载元件具有与提供电源电压的电源线相连的第一端，和一个绝缘栅型第一n沟道场效应晶体管—该场效应晶体管具有与第一负载元件的一个第二端相连的漏极、经过一个第一输入保护电路而被提供有一个内部终端电压的栅极、以及接收一个发送信号的源极，通过对发送信号进行逻辑判定而获得的输出信号经过漏极而得到输出；以及，一个内部基准电压发生电路，它具有一个带有与所述电源线相连的第一端的第二负载元件、一个具有与第二负载元件的第二端相连的漏极、与第二n沟道场效应晶体管的漏极和第一n沟道场效应晶体管的栅极相连的栅极、和通过一个终端电压输入端和一个第二输入保护电路接收终端电压的源极的绝缘栅型第二n沟道场效应晶体管、以及具有与第二n沟道场效应晶体管的栅极相连的第一端和与第二输入保护电路的第二端相连的电容，所述内部基准电压在第二n沟道场效应晶体管的栅极获得，多个逻辑判定电路和所述内基准电压发生电路组成了与总线相连的电子电路的输入电路发送信号通过该总线。

本发明的上述目的也是借助一种电子电路实现的，该电子电路包括：多个逻辑判定电路，其每一个都具有一个带有与提供电源电压的电源线相连的第一端的第一负载元件，和一个绝缘栅型第一n沟道场效应晶体管，该场效应晶体管具有与第一负载元件的第二端相连的漏极、通过一个第一输入保护电路而被提供有一个内部基准电压的栅极、和接收一个发送信号的源极，通过对发送信号进行逻辑判定而获得的输出信号经过漏极而被输出；以及一个内部基准电压发生电路，它具有一个带有一个与所述电源线相连的第一端的第二负载元件，一个绝缘栅型第二n沟道场效应晶体管，该场效应晶体管具有与第二负载元件的第二端相连的漏极、连接到第二n沟道场效应晶体管的漏极和第一n沟道场效应晶体管的栅极的栅极、和经过基准电压输入端和一个第二输入保护电路而接收基准电压的源极—该基准电压被用来进行所述逻辑判定，和一个带有与第二n沟道场效应晶体管的源极相连的非倒相输入端、与其输出端和第一n沟道场效应晶体管的栅极相连的倒相输入端的运算放大器，所述内部基准电压是在该运算放大器的输出端获得的，多个逻辑判定电路和所述内部基准电压发生电路组成了与总线相连的电子电路的输入电路发送信号通过该总线。

本发明的上述目的也是借助一种电子电路实现的，该电子电路包括：多个逻辑判定电路，其每一个都具有一个带有与一个提供电源电压的电源线相连的第一端的第一负载元件，和一个绝缘栅型第一n沟道场效应晶体管—该场效应晶体管具有与第一负载元件的第二端相连的漏极、被提供有一个内部基准电压的栅极、和一个源极，和一个第一可变阻抗元件—该元件具有与该源极相连的电流输入端、一个被设定到地电位的电流输出端、和一个通过一个发送信号输入端和一个第一输入保护电路而接收一个发送信号的控制端，通过对发送信号进行逻辑判定而获得的输出信号就通过该第一n沟道场效应晶体管的漏极而输出；以及，一个内基准电压发生电路，它具有带有一个与电源线相连的第一端的第二负载元件，一个绝缘栅型第二n沟道场效应晶体管—该场效应晶体管具有与第二负载元件的第二端相连的漏极、与该第二端和第一n沟道场效应晶体管的栅极相连的栅极、和一个源极，以及一个第二可变阻抗元件—该元件具有与第二n沟道场效应晶体管的源极相连的电流输入端、被置为地电位的电流输出端、和经过一个基准电压输入端和一个第二输入保护电路而接收基准电压的控制端，该基准电压被用来对发送信号进行逻辑判定，该内部基准电压是在第二n沟道场效应晶体管的栅极获得的。

本发明的上述目的也是借助一种电子电路实现的，该电子电路包括：一个差动放大器电路，该电路被提供有应当受到逻辑判定的输入信号和用来进行逻辑判定的基准电压；以及，一个输入电路，它包括一个电流控制电路，后者对所述差动放大器电路进行控制以使流过所述差动放大器电路的电流随着基准电压的改变的变化处于预定的范围内。

本发明的上述目的，还是借助一种电子电路实现的，该电子电路与一个第一电源线相连(通过该第一电源线提供一个第一电源电压)，所述电子电路包括：一个由一个p沟道绝缘栅型场效应晶体管构成的第一晶体管，该晶体管具有与通过其提供等于或低于第一电源电压的第二电源电压的第二电源线相连的源极、与电子电路的输出端相连的漏极、和被提供有第一信号的栅极—该第一信号可在一个与第二电源电压对应的高电平同一个与地电压对应的低电平之间转换；一个由一个n沟道绝缘栅型场效应晶体管构成的第二晶体管，该场效应晶体管具有与第二电源线相连的漏极、与输出端相连的源极、和被提供有一个第二信号的栅极—该第二信号可在与所述第一电源电压对应的高电平同与地电压对应的低电平之间转换；以及，一个由一个n沟道绝缘栅场效应晶体管构成的第三晶体管，该晶体管具有与该输出端相连的漏极、与地相连的源极、和被提供有一个第三信号的栅极—该第三信号可在与第一电源电压对应的高电平同一个与地电压对应的第二电平之间转换。

本发明的上述目的，还是借助一种电子电路实现的，该电子电路包括：一个输出控制电路，它具有与经其提供第一电源电压的第一电源线相连的电源端，并输出第一和第二信号—该第一和第二信号均可在与第一电源电压对应的一个高电平同一个与地电压对应的低电平之间转换；一个第一倒相器，它具有与经其提供等于或低于第一电源电压的第二电源电压的第二电源线相连的电源端、提供有第一信号的输入端、和输出可在一个与第二电源电压对应的高电平同一个与地电压对应的低电平之间转换的信号的输出端；一个第二倒相器，它具有与第一电源线相连的电源端、提供有第二信号的输入端、和输出可在与第一电源电压对应的一个高电平同与地电压对应的一个低电平之间转换的信号的输出端；由一个p沟道绝缘栅型场效应晶体管构成的第一晶体管，该晶体管具有与第二电源线相连的漏极、与输出端相连的源极、和与第一倒相器的输出端相连的栅极；由一个n沟道绝缘栅型场效应晶体管构成的第二晶体管，该晶体管具有与第二电源线相连的漏极、与输出端相连的源极、和提供有第一信号的栅极；以及，由一个n沟道绝缘栅型场效应晶体管构成的第三晶体管，该晶体管具有与输出端相连的漏极、接地的源极、和与第二倒相器的输出端相连的栅极。

附图说明

从以下结合附图所进行的详细描述，本发明的其他目的、特征和优点将变得更为明显。在附图中：

图1是在其中传送小幅度信号的电子系统的框图；

图2是可以应用于图1的电子装置的接口电路和总线系统的电路图；

图3是可以应用于图1所示的电子装置的另一接口电路和另一总线系统的电路图；

图4是根据本发明的第一个方面的电子系统的电路图；

图5是根据本发明的第二方面的电子系统的电路图；

图6是本发明的第一实施例的基本部分的电路图；

图7是图6所示的微处理器的部分电路图；

图8、9和10是显示图7的电路的操作的电路图；

图11是图6所示的微处理器的另一个例子的部分电路图；

图12、13和14是图11所示电路的电路图；

图15是本发明的第二实施例的基本部分的电路图；

图16是图15所示微处理器的部分电路图；

图17是图16所示的nMOS晶体管的静态特性的曲线图；

图18是本发明的第二实施例的部分电路图；

图19是本发明的第一实施例的部分电路图；

图19A是图16所示的电压发生电路的电路图；

图20是本发明的第三实施例的基本部分的电路图；

图21是本发明的第四实施例的基本部分的电路图；

图22是本发明的第五实施例的基本部分的电路图；

图23是图22的终端模块的电路图；

图24是根据本发明的第五实施例的系统的基本部分的立体图；

图25是用于本发明的第五实施例中的终端电压发生电路的电路图；

图26是本发明的第六实施例的基本部分的电路图；

图27是图26的终端单元的特性曲线图；

图28是本发明的第七实施例的基本部分的电路图；

图29是图28的终端单元的特性曲线图；

图30是用于本发明的第七实施例中的终端模块的电路图；

图31是本发明的第八实施例的基本部分的电路图；

图32是图31所示的偏置电压发生电路的电路图；

图33是图32所示的一个运算放大器的电路图；

图34是图32所示的另一种运算放大器的电路图；

图35是用于本发明的第八实施例中的终端单元的特性曲线图；

图36是本发明的第九实施例的基本部分的电路图；

图37是与在前述附图中公布的输入电路不同的输入电路的电路图；

图38是图37所示输入电路的特性曲线图；

图39是具有多个输入电路的多输入端半导体集成电路器件的输入电路单元的框图，每一个输入电路都具有图38所示的结构；

图40是根据本发明的第十实施例的输入电路的电路图；

图41是图40的输入电路的操作电路图；

图42是根据本发明的第十一实施例的输入电路的框图；

图43是根据本发明的第十二实施例的输入电路的框图；

图44是图40所示的输入电路的详细结构的框图；

图45是图41所示的输入电路的详细结构的框图；

图46是图45所示的内部基准电压发生电路的电路图；

图47是图42所示的输入电路的详细结构的框图；

图48是与前述附图中所示的输入电路不同的输入电路的电路图；

图49是图48所示的差动放大器电路中消耗的电流与加在其上的基准电压之间的关系曲线图；

图50是根据本发明的输入电路的第一方面的框图；

图51是根据本发明的输入电路的第二方面的框图；

图52是图51所示的配置的详细结构的电路图；

图53是图51所示的电流控制电路的输出与基准电压的曲线图；

图54是根据本发明的输入电路的第三方面的框图；

图55是根据本发明的输出电路的一个方面的电路图；

图56是根据本发明的第十三实施例的输入电路的电路图；

图57是图56所示的差动放大器电路消耗的电流与基准电压之间的关系的曲线图；

图58是根据本发明的第十四实施例的输入电路的电路图；

图59是图58所示的差动放大器电路消耗的电流与基准电压之间的关系的曲线图；

图60是根据本发明的第十五实施例的输入电路的电路图；

图61是图60所示的差动放大器电路中消耗的电流与基准电压之间的关系的曲线图；

图62是图60所示的差动放大器电路中消耗的电流与其中所用的晶体管的栅极长度偏差之间的关系的曲线图；

图63是图48所示的差动放大器电路中消耗的电流与晶体管的栅极长度偏差之间的关系的曲线图；

图64是根据本发明的第十六实施例的输入电路的电路图；

图65是图64的差动放大器电路中消耗的电流与基准电压之间的关系的曲线图；

图66是根据本发明的第十七实施例的输入电路的电路图；

图67是图66的差动放大器电路中消耗的电流与基准电压之间的关系的曲线图；

图68是图66的差动放大器电路中消耗的电流与其中所用的晶体管的栅极长度的偏差之间的关系的曲线图；

图69是根据本发明的第十八实施例的输入电路的电路图；

图70是图69的差动放大器电路中消耗的电流与基准电压之间的关系的曲线图；

图71是根据本发明的第十九实施例的输入电路的电路图；

图72是根据本发明的第二十实施例的输入电路的电路图；

图73是根据本发明的第二十一实施例的输入电路的电路图；

图74是根据本发明的第二十二实施例的输入电路的电路图；

图75是根据本发明的第二十三实施例的输入电路的电路图；

图76是根据本发明的第二十四实施例的输入电路的电路图；

图77是根据本发明的第二十五实施例的输入电路的电路图；

图78是加到图77所示的输出电路上的输入信号的波形图；

图79是频率为200MHz的输入信号的波形图；

图80是当终端电压等于1.65V时输入信号的幅度与nMOS电流镜式差动放大器电路的输入电路的时间延迟之间的关系曲线图；

图81是当终端电压等于1.0V时输入信号的幅度与nMOS电流镜式差动放大器电路的输入电路的时间延迟之间的关系曲线图；

图82是根据本发明的电子系统的第一个例子的框图；

图83是根据本发明的电子系统的第二个例子的框图；

图84是根据本发明的电子系统的第三个例子的框图；

图85是本发明的第四个例子的框图。

具体实施方式

图4是基于本发明的一个第一方面的电子系统的一个电路图。图4所示的电子系统包括一个电压发生电路37，其含有用于产生电压V1的电压发生电路38、用于产生电压V2的电压发生电路39、以及电压输出端40和41。电压发生电路38与39为串联连接。电路38和39所产生的电压V1和V2分别提供到电压输出端40和41。

电源线42传送等于电压发生电路37产生的V1+V2的电源电压。终端电压线43传送等于由电压发生电路37输出的电压V2的终端电压VTT。一个集成电路44经过信号输入/输出端45实现信号的输入与输出。集成电路44具有一个电源电压输入端46和一条电源线47，电源电压输入端46接收电源电压V1+V2，而电源线47则将电压V1+V2作为一个电源电压来加以提供。进一步地，集成电路44具有一个推挽式输出电路48，其包括一个p沟道绝缘栅型场效应管49作为一个上拉部件，以及一个n-沟道绝缘栅型场效应管50，作为一个下拉部件。

进一步地，图4所示的系统包括一条形成一信号传输路径的总线，以及一个端接该总线51的终端电阻52。该系统还包括一集成电路53，其完成信号的输入和输出。集成电路53具有输入信号的信号输入端54、基准电压输入端55、以及一输入电路56；从电压发生电路37输出的电压V2被提供给该基准电压输入端55。

在图4所示的系统中，输出电路48被提供有电压V1+V2作为电源电压，而终端电阻52则被提供有电压V2作为终端电压VTT。因此，就能够传送一个具有中心电压为V2的信号。当将电压V1和V2设置为彼此相等的情况下，可以将终端电压VTT设置为电压V1+V2的一半。

当晶体管49截止时，晶体管50被导通，输出电路48的输出便被转换成低电平。在这种情况下，一个电流i₀顺序地在由电压发生电路39、终端电压线43、终端电阻52、总线51、n沟道晶体管50、地、电压发生电路39所组成的一个闭合回路中流动。因而，电压输出端41的电压被保持于电压V2。

当晶体管49被导通、晶体管50被截止时，输出电路的输出被转换成高电平。在这种情况下，电流i₁顺序地在由电压发生电路38、电源线42、晶体管49、总线51、终端电阻52、再到电压发生器38所组成的闭合回路中流动。因而，电压输出端41的电压保持于电压V2。

根据本发明的第一个方面，在如上述的方式中，由于电压发生电路37由电压发生电路38和39串联连接组成，并且即使在电流进入电压发生电路37时也能够保持电压输出端41于电压V2，所以能够保证终端电压VTT等于电压V2的稳定性。进一步地，当总线51不传送任何信号时，在终端电阻52中无电流流动，从而便可降低对电源的消耗。而且，对于集成电路44和53，终端电压VTT可被用作为基准电压Vref。因此，就有可能使基准电压Vref与终端电压VTT相一致，防止电压偏移的出现，进而保证足够的工作裕度。

图5是一个基于本发明第二方面的电子系统的电路图。该系统包括一个电压发生电路58，其产生一个电压V3。一条用于提供电压V3作为电源电压的电源线59与该电路58相连。该系统还包括一个电压发生电路60，其产生一个电压V4。电路60包括一个用于接收电压V3的电源电压输入端61、一条电源线62、以及一个运算放大器63。而且，电压发生电路60包括分压电路64和65，对电压V3进行分压。进一步地，电压发生电路60包括一个电压输出端66，电压V4通过其得到输出；还包括在一条终端电压线67，用于提供从电压发生电路60输出的电压V4，作为终端电压VTT。

在电压发生电路60中，电压V3被电阻64和65所分压，从而产生一个分电压被提供到运算放大器63的第一输入端。运算放大器63的输出被反馈至其第二输入端，因此，该第二输入端，即电压输出端66，则被施加有电压V4，其与由电阻64和66所分压过的分压相同。

该系统包括一个集成电路68，其具有一个信号通过其进行信号输入和输出的信号输入/输出端69、一个通过其接收电压V3作为电源电压的电源电压输入端70、一条通过其提供电压V3作为电源电压的电源线71、以及一个推挽式输出电路72。该推挽式输出电路72包括一个作为一个上拉部件的p沟道绝缘栅型场效应晶体管73，和一个作为一个下拉部件的n沟道绝缘栅型场效应晶体管74。

进一步地，还提供有一条用作信号传输路径的总线75，一个端接该总线75的终端电阻器76。该系统进一步包括一个信号通过其得到输出和输入的集成电路77。电路77包括一个通过其输入信号的信号输入端78、一个通过其由电压发生电路60输出的电压V4作为基准电压Vref得以施加的基准电压输入端79、以及一个输入电路80。

假设电阻64和65的电阻值分别被表示为R₆₄和R₆₅，终端电压VTT被写作V3×R₆₅(R₆₄+R₆₅)，使得一个具有等于终端电压VTT的中心电压的小幅信号能够得以传送。当R₆₄＝R₆₅时，终端电压VTT可设置为等于V3/2。

当晶体管73截止而晶体管74导通时，输出电路72的输出被转换成低电平。在这种情况下，电流i₃以这样的顺序，即运算放大器63、终端电压线67、终端电阻76、总线75、晶体管74、地、电压发生电路58、电源线59和62、再到运算放大器63的顺序，在由它们所组成的闭合回路中流动。

当晶体管73导通而晶体管74截止时，输出电路72的输出被转换成高电平。在这种情况下，电流i₄以这样的顺序，即电压发生电路58、电源线59和71、晶体管73、总线75、终端电阻76、终端电压线67、运算放大器63、地、再到电压发生电路58的顺序，在由它们所组成的闭合回路中流动。

如上所述，本发明的第二方面是如此构成的，使得等于终端电压VTT的电压V4通过运算放大器63得到反馈。因此，即使当通过电压输出端66输出或输入电流时，其中终端电压VTT等于V4的稳定性也能够得到保证。

进一步地，当没有信号经总线75传送时，在终端电阻76中没有电流流动，使得功耗得以减少。而且，由于终端电压VTT可被用作为集成电路68和77的基准电压Vref，所以能够使基准电压Vref与终端电压VTT相一致，并防止偏移电压的出现，并能保证足够的工作裕度。

现在将参照图6至图36，给出本发明之第一至第九实施例的描述。

首先，将参照图6至图14，描述本发明的第一实施例。

图6是本发明第一实施例基本部分的一个电路原理图。图6所示的电子系统包括一电压发生电路83，其包括电压发生电路84和85以及电压输出端86和87。电压发生电路84和85各产生一个例如等于1.0V的电压V5。电压发生电路84和85串联相连。通过电压输出端86，输出一个等于2×V5(例如＝2.0V)的电压，作为电源电压VCCQ；通过电压输出端87，输出电压V5(例如＝1.0V)，作为终端电压VTT。

图6所示的电子系统还包括一条VCCQ电源线88和一条终端电压线89，VCCQ电源线88提供从电压发生电路83输出的电源电压VCCQ(例如＝2×V5)，而终端电压线89则提供从电压发生电路83输出的终端电压VTT(例如＝5V)。而且，该电子系统还包括一个微处理器90和SDRAM器件91-94，每一器件执行八比特DQ0-DQ7数据的输入/输出操作。参考号95-99表示通过其数据得以输入和输出的数据输入/输出端。参考号100-104表示通过其基准电压得以接收的基准电压输入端。在本发明的第一实施例中，终端电压VTT作为基准电压Vref被提供给微处理器和SDRAM器件91-94。

微处理器90包括一个输入电路105和一个推挽式输出电路110，这些电路对数据DQ0进行处理。SDRAM器件91-94包括输入电路106-109和推挽式输出电路111-114，这些输入和输出电路负责处理数据DQ0。提供有总线115用于传送数据DQ0。终端电阻116和117被连接于该总线115的两端。终端电阻116例如阻值为50Ω，而终端电阻117例如阻值为30Ω。微处理器90与SDRAM器件91-94的输入和输出电路具有相同的电路配置，在图7中仅示出作为微处理器90之一部分的输入和输出电路。

参考图7，微处理器90具有施加有电源电压VCC(例如，为3.3V)的VCC电源端119、施加有电源电压VCCQ(例如，为2.0V)的VCCQ电源端120、以及施加有地电压VSS(0V)的VSS电源端121。微处理器90具有一条与VCC电源端119相连的VCC电源线122、一条与VCCQ电源端120相连的VCCQ电源线123、以及一条与VSS电源端相连的VSS电源线124。

微处理器具有施加有电源电压VCC的一个主体电路125。符号DATA表示从主体电路125中输出的数据，符号HZ表示一个确定该输出状态是否应被设为高阻抗状态的控制信号。一个控制电路126上施加有电源电压VCC，它是由一个NOR(或非)电路127、一个反相器128和一个NAND(与非)电路129组成的。一个输出驱动电路(前置驱动器)130上施加有电源电压VCCQ，它是由增强型P沟道MOS晶体管133和134、增强型n沟道MOS晶体管135和136组成的。输出电路110由一个作为上拉元件的增强型pMOS晶体管137和一个作为下拉元件的增强型nMOS晶体管138组成。

在向一个其中形成有pMOS晶体管133、134和137的N型阱施加电源电压VCC作为一个反偏置电压的情况下，当电源电压VCC和VCCQ分别在通电或断电的时刻变成0V和2V时，电流从pMOS晶体管133、134和137的源极流向该N型阱。这种电流会损坏pMOS晶体管133、134和137。

考虑到这种情况，在本发明的第一实施例中，将VCCQ作为反偏置电压施加给其中形成有pMOS晶体管133、134和137的N型阱。即使当在通电或断电的时刻电源电压VCC和VCCQ分别变为0V和2V时，也能防止电流从pMOS晶体管133、134和137的源极流向其中形成有pMOS晶体管133、134和137的N型阱。结果，就能够防止pMOS晶体管133、134和137遭到损坏。

参照图8，当控制信号HZ为低时，反相器128的输出电平为高，而NOR电路127之输出电平为低。因此，pMOS晶体管133导通、nMOS晶体管135截止。进一步地，一个反相器131的输出电平为高，进而pMOS晶体管137被截止。而且，NAND电路129的输出电平为高，pMOS晶体134被截止。nMOS晶体管为导通，一个反相器132之输出电平为低。nMOS晶体管138为截止。因此，在上述情形下，输出电路110处于高阻状态(Hi-Z)。

如图9所示，当控制信号 HZ为高且数据 DATA为高时，NOR电路127的输出电平为低。所以，pMOS晶体管133为导通、nMOS晶体管135为截止。反相器131之输出电平为高，而pMOS晶体管137为截止。NAND电路129之输出电平为低，而pMOS晶体管134为导通。nMOS晶体管136为截止，而倒相器132之输出电平为高。nMOS晶体管138为导通。因此，从输出电路110输出的信号DQ0为低。

如图10所示，当控制信号 HZ为高而数据 DATA为低时，NOR电路127之输出电平为高。因此，pMOS晶体管133为截止，而nMOS晶体管135为导通。反相器131的输出电平为低，而pMOS晶体管137为导通。NAND电路129的输出电平为高，而pMOS晶体管134为截止。nMOS晶体管136为导通，而反相器132之输出电平为低。nMOS晶体管138为截止。因此，在上述情况下，从输出电路110输出的信号DQ0为高。

在本发明的第一实施例中，SDRAM器件91-94以等间隔与总线115相连接，并且仅在微处理器90和DRAM器件91之间提供总线115。所以，当总线115的特性阻抗表示为Z0时，SDRAM器件91-94通过其等间隔连接的总线115的那些部分之有效特性阻抗小于其SDRAM 91-94未与之相连接那些部分的有效特性阻抗。

一般地，总线115的特性阻抗Z0被表示成Z0＝(L/C)^1/2，其中L为单位长度的导线电感，C是单位长度的导线电容。例如，典型地，L＝250nH/m，C＝100pF。在这种情况下，Z0＝(250×10^-9/100×10^-12)^1/2＝50Ω。

另一方面，在SDRAM器件91-94被连接的情况下，加上了它们的负载电容(更具体地为输入/输出端96-99的电容)。如果各具有3.75pF电容的SDRAM器件91-94以6.25mm的等间隔与总线115相连接，则每米有160个SDRAM器件被连接到该总线上。假设每米电容用CL代表，CL＝3.75pF×160m^-1＝600pF/m。在这种情况下，总线115的有效特性阻抗ZL被表示成ZL＝〔L/(C+CL)〕^1/2，且等于18.9Ω(＝〔250×10^-9(100×10^-12+600×10^-12〕)。这一有效特性阻抗值远远小于无负载时获得的特性阻抗Z0＝(50Ω)。

为了严格建立这种阻抗匹配，从而避免信号的任何反射，应当将终端电阻116和117的电阻值设置为等于该有效特性阻抗ZL，即等于18.9Ω。但是，当终端电阻116和117的电阻值为18.9Ω时，从驱动侧计得的负载电阻为9.45Ω。而且，除非输出电路110-114具有大约为20mA的电流驱动能力，否则输入电路105-109是不能够稳定地工作并提供足够的信号幅度的。

考虑到上述这种情况，根据本发明的第一实施例，不再要求SDRAM器件91-94绕其周围集中的终端电阻117的值处于严格匹配的状态，而是大于有效特性阻抗ZL。上述值被限制在总线115无负载与之连接时的特性阻抗Z0上，更具体地，该值为30Ω。

另一方面，并没有任何负载与微处理器90相连接。因而，将终端电阻116的值设置为等于50Ω，这与总线115的在无负载时所获得的特性阻抗相等。结果，从驱动侧计得的负载阻抗是18.7Ω，这与30Ω和50Ω的并联值相等。在种情况下，负载电阻大于仅仅当30Ω电阻简单连接于总线115任一侧所获得的电阻(该负载电阻则等于15Ω)。所以，即使输出电路110-114具有相对较低的电流驱动能力，也可以获得一个大的信号幅度。

在本发明的第一实施例中，微处理器90和SDRAM器件91-94的输出电路110-114是利用CMOS型推挽电路构成的，这些推挽电路上施加有电源电压VCCQ。进一步地，终端电压VTT等于VCCQ/2，因此信号能以这种方式加以传输，即中心电压等于终端电压VTT。

例如，如果输出电路110输出低电平输出信号，则电流在由电压发生电路85、终端电压线89、终端电阻116和117、总线115、输出电路110(nMOS晶体管138)、地、以及电压发生电路85构成的闭合回路中依上述顺序流动。

另外，如果输出电路110输出高电平输出信号，则电流在由电压发生电路84、VCCQ电源线88、输出电路110(nMOS晶体管137)、总线115、终端电阻116和117、以及电压发生电路84构成的闭合回路中依上述顺序流动。

如上所述，根据本发明的第一实施例，由于电压发生电路83的电压发生电路84和85串联连接，即使电流通过电压输出端87输出或输入，电压输出端87的电压也被保持于等于1.0V的电压V5。所以，能够保证终端电压VTT等于其值为1.0V的电压V5的稳定性。

进一步地，当没有信号经总线115传输时，终端电阻116和117内无电流流动。因而可降低功耗。

进一步地，根据本发明的第一实施例，终端电压VTT被作用为微处理器90和SDRAM器件91-94中所需要的基准电压Vref。所以，可以实现基准电压Vref和终端电压VTT的一致性而不会产生偏移电压。因而，能够保证足够的工作裕度。

而且，根据本发明第一实施例，电源电压VCCQ作为输出驱动电路130驱动输出电路110-114所必须的电源电压加以提供。所以，能够以一种平衡的方式驱动作为上拉元件的pMOS晶体管和作为下拉元件的nMOS晶体管。

可以如图11所示地配置微处理器90中的输出控制电路126、输出驱动电路130和输出电路110。图11所示的电路也可用于SDRAM器件91-94上。

在图11中，输出控制电路126是由一个NAND电路141、一个反相器142和一个NOR电路143组成的。输出驱动电路130是一个施加有电源电压VCC的CMOS型反相器。该CMOS反相器是由一个增强型pMOS晶体管145和一个增强型nMOS晶体管146构成的。输出电路110是由一个作为上拉元件的耗尽型nMOS晶体管147和一个作为下拉元件的增强型nMOS晶体管148组成的。输出电路110力图改进上拉元件的驱动能力。

在上述情况下，当数据信号DQ0的低电平被设置为等于V_OL，以便使得阻断该耗尽型nMOS晶体管147成为可能时，有必要将nMOS晶体管147的阈值电压V_THD设置为-V_OL≤V_THD。例如，在终端电压VTT等于1.0V的情况下，当信号DQ0处于±0.25V(驱动电流为10mA)的范围之内时，V_OL＝1-0.25＝0.75V。在此情况下，阈值电压V_THD等于或大于-0.75V。

如图12所示，当控制信号HZ处于高电平时，反相器142的输出电平为低，NAND电路141的输出电平为高。pMOS晶体管145为截止，nMOS晶体管146导通。反相器144的输出电平为低，而nMOS晶体管147截止。而且，NOR电路143的输出电平为低，而nMOS晶体管148截止。在此情况下，输出电路110处于高阻抗状态。

如图13所示，当控制信号HZ为低且数据DATA为高电平时，NAND电路141的输出电平为低，且pMOS晶体管145为导通。nMOS晶体管146截止，反相器144的输出电平为高，而nMOS晶体管147导通。而且，NOR电路143的输出电平为低，而nMOS晶体管148截止。在此情况下，从输出电路110输出的信号DQ0处于高电平。

如图14所示，当控制信号HZ处于低电平且数据DATA处于低电平时，NAND电路141的输出为高，而pMOS晶体管145截止。nMOS晶体管146导通，而反相器144的输出电平为低。nMOS晶体管147截止。而且，NOR电路143的输出电平为高，而nMOS晶体管148导通。在此情况下，从输出电路110输出的信号DQ0处于低电平。

nMOS晶体管147可以由一个增强型nMOS晶体管所替代。在这种情况下，除非该增强型nMOS晶体管的阈值电压低于nMOS晶体管148的阈值电压，驱动能力提高的优点可能会被阈值电压的降低而抵消掉。

现在将结合图15-19，给出根据本发明的第二实施例的电子系统的描述。

图15是根据本发明第二实施例电子系统的主要部分的电路原理图。如图15所示的电子系统具有一个电压发生电路150，其产生一些不同于图6所示电压发生电路83所产生的电压的电压。电压发生电路150具有各产生一个电压V6(例如为1.65V)的电压发生电路151和152，以及电压输出端153和154。更特别地，电压发生电路151和152串联连接。向电压输出端153输出一个电压2×V6(＝3.3V，例如)，作为电源电压VCCQ；向电压输出端154输出一个电压V6(＝1.65V，例如)，作为终端电压VTT。

如图15所示的总线115具有一些分支部分155-159，即支路(stubs)。电阻器160-164被连接于总线115上的各分支点和支路155-159之间。

在本发明的第二实施例中，经VCCQ电源线88所提供的电源电压VCCQ被施加至微处理器90和SDRAM器件91-94的VCC电压端和VCCQ电压端上。微处理器90和SDRAM器件91-94的VCC电源端与其外部的VCCQ电源端相连接。图16示出了一种用于微处理器90的连接。

如图16所示，作为微处理器90的一个例子，根据本发明第二实施例，不仅主体电路125和输出控制电路126由等于3.3V的电源电压VCCQ所驱动，而且输出驱动电路130和输出电路110也是为这一等于3.3V的电源电压VCCQ所驱动的。在此情况下，nMOS晶体管138的栅极也施加有3.3V的电源电压VCCQ，使得nMOS晶体管138的内阻被降低，而过量电流在输出电路中流动。

考虑到上述这种情况，根据本发明的第二实施例，在总线115上的分支点和支路155之间连接电阻160，以便选择适当的输出电路110的内电阻值，防止与相对于终端电阻116和117有关的驱动电流变化。类似地，在总线115的一些分支点和支路156-159之间连接电阻161-164。

图17和18示出如何确定电阻160-164的电阻值的原理。更具体地，图17是在微处理器90的输出电路110中nMOS晶体管138的静态特性曲线；图18示出图15中这种配置的部分。在本发明的第二实施例中，nMOS晶体管138被如此配置，使得其具有如图17所示的静态特性。在nMOS晶体管138被等于3.3V的VCCQ电压所导通时，其栅-源电压V_GS等于3.3V，而其漏-源电压V_DS等于0.2V。

假设nMOS晶体管138的驱动电流等于10mA，而终端电阻116和117的电阻值等于50Ω，则负载电阻值等于25Ω，终端电阻116和117两端产生的电压降等于0.25V，如图18所示。结果，总线115的电压变为等于1.4V，这表明电阻器160的电阻值被确定为120Ω(＝(1.4-0.2)/10×10^-3)。电阻器161-164的电阻值则按照与电阻器160相同的方式来选择。

如上所示，通过在总线115和支路155-159之间提供电阻160-164，就能够使支路155-159中引起的向总线115的信号反射影响降至最小。

在上述情况下，支路155-159的特性阻抗可以如下确定。首先，考虑到输出电路的驱动能力，将电阻160-164的电阻值设置为等于120Ω。由于总线115的特性阻抗为50Ω，所以从分支节点观察总线115时，可以看到两个并联连接的具有50Ω电阻的电阻器。亦即，25Ω的特性阻抗可以被看作为一个负载。

另外，当电阻160-164分别具有120Ω的电阻值时，当从支路155-160观察总线115时，就可以看到一个145Ω(＝120Ω+25Ω)的阻抗。因此，支路155-156的特性阻抗可被适当地设置为等于145Ω。通过实验已经得到过证实，即使在上述值在±50％的范围之内变化时，也不会引起问题。当选择了每一支路特性阻抗的上述值时，信号从总线115被输入到支路155-159中，输入/输出端95-99无终端。因此，该输入信号全部地被反射(100％反射率)。但是，当被反射信号被传输到电阻160-164时，就不会发生反射，因为已建立了阻抗匹配。亦即，在进入总线115之后，信号被终端电阻116和117所吸收。所以在支路155-159之后不会出现谐振现象，从而实现良好的信号传输。

与本发明第一实施例中的情况一样，当利用等于2.0V的VCCQ导通nMOS晶体管138时，栅-源电压V_GS等于2.0V，而漏-源电压V_DS等于0.75V。由于nMOS晶体管138的驱动电流等于10mA，终端电阻116和117的电阻等于50Ω，而负载电阻为25Ω，在终端电阻116和117两端出现的电压降变为等于0.25V，如图19所示。在此情况下，不需要电阻160。亦即，当降低电源电压VCCQ时，就不再需要电阻160-164，而元件的数量便可得到减少。但是，在支路155-159中引起的谐振却不能通过阻抗匹配得以抑制，所以，有必要尽可能地减小支路155-159的长度。

在本发明的第二实施例中，微处理器90和SDRAM器91-94的输出电路110-114是通过施加有电源电压VCCQ的CMOS型推挽电路组成的。而且，终端电压VTT被设置成VCCQ/2。所以，能够传输具有等于终端电压VTT的中心电压的小幅度信号。

当输出电路110提供低电平时，电流依序在电压发生电路152、终端电压线89、终端电阻、116和117、总线115、输出电路110(nMOS晶体管138)、地、以及电压发生电路152组成的闭合回路中流动。当输出电路110提供高电平时，电流依序在电压发生电路151、VCCQ电源线88、输出电路110(pMOS晶体管137)、总线115、终端电阻116和117、以及电压发生电路151组成的闭合回路中流动。

如上所述，根据本发明的第二实施例，由于电压发生电路151和152串联连接，即使当电流流出或流入电压输出端154时电压输出端的电压V6也可以被保持于1.65V。因此，使得保证VTT＝V6＝1.65V的稳定性成为可能。

而且，当无信号经总线115传输时，在终端电阻116和117中没有电流流动。故而功耗得以降低。

进一步地，根据本发明的第二实施例，终端电压VTT被用作为微处理器90和SDRAM器件91-94中所需的基准电压Vref。所以，可以实现基准电压Vref和终端电压VTT的一致性，不会产生偏移电压。故而能够保证足够的工作裕度。

而且，根据本发明的第二实施例，在总线115上的分支点上提供有电阻160-164，这不仅能够防止过量电流在电路中流动，而且也能够通过电阻器160-164阻断在需要支路155-159的情况下在这些支路上产生的反射信号中所含有的高频成分。结果，所传输信号的波形就不易被变形。从以上几点看来，可以说本发明的第二实施例更适合于其中SDRAM器件91-94装设在一个模块(SIMM)上而模块的连接器与总线115相连接的系统。而本发明第一实施例的结构，则适合于其中SDRAM器件91-95直接连接于总线115的系统，因为此时不需要支路155-159。

图19A是图15所示电压发生电路150的一个实际实例。图19A所示的电路是一个开关调节器。图19A所示的电压发生电路150包括一个pMOS晶体管Q1、一个nMOS晶体管Q2，二极管D1和D2、电感器L、电容器C1和C2、以及控制电路150A。该控制电路150A包括一个比较器COMP和一个具有两个CMOS反相器的驱动器DRV。

晶体管Q1和Q2起到开关调节器的开关作用。二极管D1和D2允许电感的反向电动力从中穿过。电感器L和电容器C1和C2组成一个平滑电路。将输出端154的电压与基准电压Vref(在此例中，＝VCC/2＝1.65V)相比较，比较器COMP的输出信号驱动晶体管Q1和Q2。当无负载电流流动时，比较器输出利用等占空率导通和截止晶体管Q1和Q2。在这种状态下，电路处于振荡状态。控制电路150A可以用美国Siliconics制造的Si9145来构成。

图6所示的电压发生电路83可以按上述同样的方式来构成。

现在将结合图20，给出关于根据本发明第三实施例的电子系统的描述。

图20是根据本发明第三实施例的电子系统基本部分的电原理图。在图20所示的结构中，电阻161-164被连接于总线115和支路156-159之间，而在微处理器90和总线115之间不打算连接电阻器。本发明第三实施例的其余部分与第二实施例的相同。

当SDRAM器件91-94装设在SIMM上时，很容易提供总线115和支路155-159。但是，在很多情况下，微处理器90安装在PGA(插脚栅格阵列Pin Grid Array)封装块上并具有很多插脚。所以会出现很多没有可用空间来提供图15中所示的电阻160的情况。

考虑到这一问题，根据本发明的第三实施例，电阻161-164连接于总线115和支路156-159之间，而图5所示的电阻160则不再在总线115和处理器90之间提供。在很多情况中，即使当不使用电阻160时，微处理地器90也可以连接于总线115的一个端部分。该端部分靠近终端电阻116，其起到减小信号波形中的变形的作用。

而且，在上述情况下，如果微处理器90的输出电路110被设计成具有较小的驱动能力且其内部电阻约达100Ω之高的话，在电路中将不会有过量电流流动。可以通过调整pMOS晶体管137和nMOS晶体管138的尺寸、或者通过在靠近输出电路110的一个位置上，例如，在芯片或封装上与输出电路110相串联地提供一个电阻器，可以做到使输出电路110的内部电阻降低到大约100Ω。

在调整pMOS晶体管137和nMOS晶体管138的尺寸时，将pMOS晶体管137的栅极宽度设置为，例如，500μm，而将其栅极长度设置为，例如，1μm。而且，将nMOS晶体管138的栅极宽度设置为，例如，200μm，而将其栅极长度设置为，例如，1μm。

当将一个电阻与输出电路110的输出相串联连接时，pMOS晶体管137的栅极宽度和栅极长度被分别设置为，例如，1000μm和1μm。而且，nMOS晶体管138的栅极宽度和栅极长度被分别设置为，例如400μm和1μm。

如果与输出电路110相串联连接的该电阻具有负温度系数，则其优越地起到抵销输出电路110的晶体管内电阻的正温度系数的作用。例如，能够制作出非晶系统半导体材料的该串联电阻，通常其被称作为热敏电阻。作为一种更简易的方法，可以用在半导体基底中形成的扩散层形成这一串联电阻。该P-型扩散层的温度系数大于n-型扩散层的温度系数。这类扩散层适用于上述目的。上述这些材料具有其电阻随着温度的升高而降低的特性。因此，便能够抵销晶体管驱动能力随着温度升高而降低的现象。

现在将结合图21，给出根据本发明的一个第四实施例的描述。

图21是根据本发明第四实施例的电子系统的基本部分的电原理图。在图21所示的结构中，提供有一个温度传感器165，其根据温度传感器所感测的温度，控制由电压发生电路151和152所产生的电压V6。本发明第四实施例的其余部分与本发明第三实施例相同。

有必要在下述情况下对微处理器90的输出电路110之驱动能力的温度依赖性加以注意。亦即，电阻161-164连接于总线115和支路156-159之间，而没有与总线115和微处理器90相连接的电阻器。而且，微处理器90输出电路110中的电阻器具有很小的驱动能力。所以应注意到这些MOS晶体管具有负的驱动电流系数，其中随着工作温度的提高，驱动能力下降。

考虑到上述问题，为了与工作温度无关地保持总线115上恒定的信号幅度，适当的办法是使从电压发生电路151和152输出的电压V6具有正的温度系数。例如，电压V6的适当值可以是在25℃时为1.3V而在100℃时为1.65V。

可以如此设计系统，使得仅用于输入/输出电路的电源电压与温度相关，而将用于主体电路的电源电压保持为恒定电平。也可以如此来设计系统，使得用于输入/输出电路和主体电路的电源电压都与温度相关，而不论是否有任何电阻与总线115相连都能够提供上述温度补偿。

现在将结合图22-25，给出关于根据本发明第五实施例的电子系统的描述。

图22是根据本发明第五实施例的电子系统的基本部分电路原理图。在图22所示的结构中，图6所示的电压发生电路83由一个终端电压发生电路166所取代。对应地，提供了一条VCCQ电源线167，用于向该终端电压发生电路166提供等于2.0V的电源电压VCCQ；还提供了一条VSSQ电源线168，用于向该终端电压发生电路166提供一个等于0V的电源电压VSSQ。

在本发明的第五实施例中，来自VCCQ电源线167的电源电压VCCQ施加到微处理器90和SDRAM器件91-94。本发明第五实施例中电路的其余部分与图6所示的第一实施例相同。

终端电压发生电路166包括一个运算放大器171、分压电阻172和173，二者都具有相同的电阻。电阻172和173的电压网络从电压VCCQ送出VCCQ/2(＝1.0V)，该分压VCCQ/2被送到运算放大器171的正相(非反相)输入端。运算放大器171的输出被反馈到其反相输入端。从而在运算放大器171的输出端获得等于VCCQ/2的终端电压VTT。

在一个芯片上集成地提供有终端电压发生电路166、分压电阻172和173、用于数据DQ0的总线115的终端电阻117、用于数据DQ1-DQ7的各总线的一些终端电阻。这些提供在一个芯片上的部件被封装，作为一个终端模块(终端器件)，其尺寸与SDRAM器件91-94的大小相同。

图23示意性地示出了该终端模块74，其包括一终端块主体175、分别提供给数据DQ1-DQ7的终端电阻176-181、以及外部端子182-200。这些外部端子182-200的位置与各SDRAM器件91-94中相应外部端子的位置相同。

如图24所示，SDRAM器件91-94和终端模块174叠置成为一个主体，它作为一个存储体201来处理，被安装在电路板202上。在本发明的第五实施例中，将电源电压VCCQ从VCCQ电源线167提供至SDRA器件91-94是在该存储器组201中实现的。

在图24中，提供有竖向副板203和204、分别用于传送数据DQ1和DQ7的总线205和206、连接器207、208及209。

图24所示的结构对降低组装成本和缩短总线长度具有贡献，因而能完成高速信号传输。而且，由于终端电压VTT在SDRAM器件91-94的附近以内产生，所以能够防止基准电压Vref因噪音而波动。

还能够仅用终端电阻116、117、176-181与终端电压发生电路166相分离地形成该终端模块。

图25是本发明第五实施例中所用的终端电压发生电路166的电路图。该电路166包括一条VCCQ电源线211、一条VSSQ电源线212、以及差动放大器电路213和214。差动放大器电路213包括增强型pMOS晶体管215和216，它们形成起负载作用的电流镜电路。电路166包括起驱动晶体管作用的增强型nMOS晶体管217和218、起电阻作用的增强型nMOS晶体管219。

差动放大器电路214包括一个起电阻作用的增强型pMOS晶体管220、起驱动晶体管作用的增强型pMOS晶体管221和222、以及起负载作用的nMOS晶体管223和224。进一步地，图25所示的终端电压发生电路166包括一输出电路225，其是由一个起上拉元件作用的增强型pMOS晶体管226和一个起下拉元件作用的增强型nMOS晶体管227构成的。

如此构成的终端电压发生电路166，能够产生相对于电源电压VCCQ中的变化而被调节于一固定电压的终端电压VTT。

在本发明的第五实施例中，微处理器90和SDRAM器件91-94的输出电路110-114由推挽型CMOS构成，CMOS在等于2.0V的电源电压VCCQ和终端电压VTT＝VCCQ/2＝1.0V的情况下操作。所以，能够传输带有等于终端电压VTT的中心电压的信号。

当输出电路110的输出电平为低时，电流依序在终端电压发生电路166、终端电压线89、终端电阻116和117，总线115、输出电路110(nMOS晶体管138)、地、一个用以产生电源电压VCCQ的电源电压发生电路(为方便起见图中未示出)、VCCQ电源线167、以及终端电压发生电路166构成的闭合回路中流动。

当输出电路110输出高电平输出信号时，电流依序在由VCCQ电源线167、输出电路110(pMOS晶体管137)、总线115、终端电阻116和117、终端电压发生电路166、VSSQ电源线168、一个用于产生电源电压VCCQ的电源电压发生电路(为方便起见，图中未示出)、以及VCCQ电源线167构成的闭合回路中流动。

如上所述，根据本发明第五实施例，控制终端电压发生电路166，使得运算放大器171的输出电压，亦即终端电压VTT，通过运算放大器171得到反馈，进而即使电流从终端电压发生电路166流向终端电压线89、或是电流从终端电压线89流向终端电压发生电路166，也能够稳定地将终端电压VTT保持于等于1.0V的电压VCCQ/2。

进一步地，当没有信号经总线115传输时，在终端电阻116和117内无电流流动，从而能够降低功耗。

另外，本发明第五实施例的输入/输出电路是以和第一实施例中相同的方式构成的，且输出驱动电路和输出电路110-114由等于2.0V的电源电压VCCQ来驱动；该电压VCCQ低于驱动主体电路所用的等于3.3V的电源电压VCC。就此而言，也能够降低功耗。

进一步地，根据本发明第五实施例，终端电压VTT也被用作微处理器90和SDRAM器件91-94所需要的基准电压Vref。所以，可以实现基准电压Vref和终端电压VTT的一致性，不会产生偏移电压；故而能够保证足够的工作裕度。

而且，根据本发明的第五实施例，电源电压VCCQ作为该输出驱动电路所需的电源电压而提供，以便驱动输出电路110-114。所以，能够以平衡的方式驱动作为上拉元件的pMOS晶体管以及作为下拉元件的nMOS晶体管。

现在将结合图26和27，给出关于根据本发明第六实施例的电子系统的描述。

图26是根据本发明第六实施例的基本部分的电原理图。在图26中，提供有一条用于提供等于3.3V的电源电压VCC的VCC电源线228、以及一条等于1.2V的VCCQ电源线229。图26所示系统具有微处理器230，其带有一个信号经其输入和输出的信号输入/输出端231、一条用于接收电源电压VCC的VCC电源端232、以及用于接收等于1.2V的电源VCCQ的VCCQ电源线233。该系统还包括一条电源电压VCC经过其施加给诸内部电路的VCC电源线234、一条用于向诸内部电路提供电源电压VCCQ的VCCQ电源线235、以及一个推挽式输出电路236。该推挽式输出电路236包括一个起上拉元件作用的pMOS晶体管237、以及一个起下拉元件作用的nMOS晶体管238。

该系统进一步包括一条信号经其传输的总线240、以及一个终端单元241，后者包括各具有0.65V的正向电压的二极管242和243，以及各具有15Ω电阻的电阻244和245。二极管242和243的正向电压之和等于1.3V。所以，在无信号经总线240传输时，在该终端单元241内无电流流动。

图26所示的系统包括一个SDRAM器件246，其带有一个信号经其输入和输出的信号输入/输出端247、一个接收等于0.65V的基准电压Vref的基准电压输入端248、一条接收电源电压VCC的VCC电源端249、以及一个输入电路250。

图27是图25所示终端单元241的特性曲线图。曲线中横轴表示总线240的电压，纵轴的正侧表示电流i₅的，幅度，该电流i₅在pMOS晶体管237被导通且nMOS晶体管238被截止时，从VCCQ电源线235依序流向pMOS晶体管237、总线240、电阻245、二极管243和地。曲线图中纵轴负侧表示电流i₆的幅度，该电流i₆从VCCQ电源线229依序流向二极管242，电阻244，总线240，nMOS晶体管238和地。

在本发明的第六实施例中，当pMOS晶体管237被导通且nMOS晶体管238被截止时，电流i₅经pMOS晶体管237从VCCQ电源线235流入总线240；从而总线240的电压开始升高。然后，当总线240的电压超过二极管243的等于0.65V的正向电压时，该二极管243被导通，电流i₅开始在电阻245和二极管243中流动。于是，总线240的电压升高到0.8V，其等于0.65V(二极管243的正向电压)+15Ω(电阻器245的电阻)×0.01mA(pMOS晶体管237的驱动电流)。

当pMOS晶体管237被截止且nMOS晶体管238被导通时，电流i₆经nMOS晶体管238从总线240流向地，使得总线240的电压被降低。然后，当总线240的电压变成低于二极管242的等于0.65V的正向电压时，二极管242被导通，电流i₆开始在二极管242和晶体管244内流动。于是，总线240的电压降低为0.4V，其等于1.2V-0.65V(二极管242的正向电压)×0.01mA(nMOS晶体管238的驱动电流)。

如上所述，根据本发明的第六实施例，能够保证终端电压VTT与等于1.2V的电源电压VCCQ相等的稳定性，因为即使当输出电平从输出电路236输出时，也没有电流流向VCCQ电源线229。

在信号被输入给输出电路236或从输出电路236被输出的时刻，二极管242和243处于非导通状态。故而在二极管242和243被转换到导通状态之前，有可能会发生被传输信号的反射。但这种反射是非常小的，基本上不会影响信号的传输。

进一步地，根据本发明的第六实施例，能够降低功耗，因为只要没有信号经总线240传输，就没有电流在终端单元241内流动。

另外，本发明第六实施例的诸输入/输出电路是以与第一实施例中相同的方式构成的，且诸输出驱动电路和输出电路11O-114是由等于1.2V的电源电压VCCQ所驱动的，该电压VCCQ低于驱动主体电路所用的等于3.3V的电源电压VCC。就此而言，也能够降低功耗。

在本发明的第六实施例中，在输入或输出信号的时刻从输出电路236观察时，终端单元241是开路的。所以，总线240的电压迅速地被改变，然后终端被加上。结果，在大量负载与总线240相连并且总线240的有效阻抗很小时，就能够在即使在为了建立阻抗匹配而将电阻244和245设计成具有减少了的阻值时，获得足够大的信号幅度。

现在将结合图28至30，给出关于根据本发明第七实施例的是子系统的描述。在第七实施例中，一个终端单元252具有不同于终端单元241的结构；本发明第七实施例的其余部分与图26所示的第六实施例的相同。

终端单元252具有二极管式连接的增强型nMOS晶体管253和254。晶体管253提供于VCCQ电源线229和总线240之间，以取代图26中所示的二极管242和电阻244；晶体管254则提供于总线240和地之间，以取代图26中所示的二极管243和电阻254。

施加在每个二极管式连接的nMOS晶体管253和254的漏极和源极两端的电压V与在其漏极和源极间流动的电流之间的关系表示如下：

I＝β(V-VTH)²/2其中β表示增益常数。

当所传送信号的高电平和低电平电压分别被设置为等于0.8V和0.4V时，施加在每个nMOS晶体管253和254的漏极和源极之间的电压V变为等于0.8V。因此，当pMOS晶体管237和nMOS晶体管238的驱动电流为10mA时，由10×10^-3＝β(0.8-0.65)²，β变为等于0.44，其中β可被表示成β＝μCoxW/L，其中μ为约等于400cm/Vs的有效迁移率，而Cox为单位面积的栅电容。

因而，当每个nMOS晶体管253和254的栅极氧化膜为1Onm且W/L＝3300时，就能获得图29所示的终端单元252的特性。在图29中，横轴表示总线240的电压，纵轴的正侧表示电流i₇的幅度，电流i₇从VCCQ电源线235经pMOS晶体管237和总线240流至nMOS晶体管254。纵轴的负侧表示电流i_s的幅度，电流i₈从VCCQ电源线229经nMOS晶体管253和总线240流至nMOS晶体管238。

在本发明的第七实施例中，当pMOS晶体管237导通而nMOS晶体管238截止时，电流i₇从VCCQ电源线235经pMOS晶体管237流至总线240，因而总线240的电压被增大。然后，当总线240的电压过nMOS晶体管254的等于0.65V的阈值电压VTH时，nMOS晶体管254被导通，并且因而电流i₇开始流向nMOS晶体管254。此后，总线240的电压增加至0.8V，其等于(nMOS晶体管254的导通电阻)×0.01mA(pMOS晶体管237的电流驱动能力)。

当pMOS晶体管237截止而nMOS晶体管238被导通时，电流i₈经过nMOS晶体管238从总线240流向地，使得总线240的电压被降低。那么，当总线电压变为低于nMOS晶体管等于0.65V的阈值电压时，nMOS晶体管253被导通，从而电流i₈开始在nMOS晶体管253内流动。于是，总线240的电压减低至0.4V，其等1.2V-(nMOS晶体管253的导通电阻)×0.01mA(nMOS晶体管238的电流驱动能力)。

如上所述，根据本发明的第七实施例，能够保证终端电压VTT＝VCCQ＝1.2V的稳定性，因为，即使输出电路236输出高电平输出时，也没有电流流向VCCQ电源线229。

在来自输出电路236的信号被输入或被输出的时候，nMOS晶体管253和254处于非导通状态。因此，会发生所传送信号的反射，直到nMOS晶体管253或254被转换到导通状态时为止。然而，上述反射非常小，并且基本上不会影响信号的传输。

此外，根据本发明的第七实施例，能够减少功耗，这是因为，只要没有信号经总线240传送，终端单元52中就没有电流流动。

加之，输出电路由等于1.2V的、低于用来驱动主体电路的等于3.3V的电源电压VCC的电源电压VCCQ来驱动，因此，也能够减小功耗。

在本发明的第七实施例中，当从处于输入或输出信号时的输出电路236观察时，终端单元252为开路的。因此，总线240的电压迅速化并且此后便加上该终端。结果，在大量负载连接到总线240上且总线240的有效阻抗小的情况下，就能够获得足够的信号幅度。

此外，由于nMOS晶体管253和254的内阻大于二极管的内阻，图26中所示的电阻244和245可被省去。因此，可以提供更为简单的电路配置。

在终端单元252被用作这样一种电路-如图30所示，它端接一条连接到一个能够输入和输出8位数据的DRAM器件的总线-的情况下，各部分可被适当地集成以便形成一个终端模块。在图30中，提供有一个终端模块主体255，电阻256和257用于产生基准电压Vref。

现在将参照图31至35，描述根据本发明第八实施例的电子系统。

图31是根据本发明第八实施例的电子系统基本部分的电路图。图31所示的电子系统具有一个终端单元259，其结构不同于图26所示的终端单元241的结构。该终端单元259包括：一个增强型nMOS晶体管260，其连接在VCCQ电源线229与总线240之间，以代替图26所示的二极管242和电阻244；以及一个增强型pMOS晶体管261，其设置在总线240和地之间，以代替二极管243和电阻245。晶体管260和261分别形成一个源极跟随器电路。亦即，终端单元259由一个用nMOS晶体管260和pMOS晶体管261构成的互补源极跟随器电路形成。

此外，本发明第八实施例的电子系统设置有一个偏置电压发生电路262，用于向终端单元259提供偏置电压VN和VP。本发明第八实施例的其余部分与其第六实施例的对应部分相同。

偏置电压VN和VP、nMOS晶体管260的阈值电压V_TH-n以及pMOS晶体管261的阈值电压V_TH-P之间的关系如下：

VN-VP＜V_TH-n+|V_TH-p|

即，当没有信号经总线240传送时，nMOS晶体管260和pMOS晶体管261被置于非导通状态。

偏置电压产生电路262的结构如图32所示。在图32中，设置有一个VCC电源线264，经过其提供电源电压VCC；设置有一个VSS电源线265，经过其提供电源电压VSS。电路262进一步包括一个运算放大器266和一个运算放大器267，运算放大器266用于产生供给nMOS晶体管260的偏置电压VN，而运算放大器用于产生供给pMOS晶体管261的偏置电压VP。此外，电阻268-271分别用来为运算放大器266、输入电路250(图31)以及运算放大器267提供基准电压Vref₂₆₆、基准电压Vref以及基准电压Vref₂₆₇。

运算放大器266的结构如图33所示。运算放大器266包括差动放大器电路272和273。差动放大器电路272包括增强型pMOS晶体管274和275，其构成一个起负载作用的电流镜电路。运算放大器266还包括作用为驱动晶体管的增强型nMOS晶体管276和277以及作用为电阻的增强型nMOS晶体管278。

差动放大器电路273包括一个起电阻作用的增强型pMOS晶体管279、起驱动晶体管作用的增强型pMOS晶体管280和281，以及起负载作用的增强型nMOS晶体管282和283。运算放大器266包括一个输出电路284，其具有一个起上拉元件作用的增强型pMOS晶体管285以及一个起下拉元件作用的增强型nMOS晶体管286。

这样构成的运算放大器266，能够提供不受电源电压VCC变化的影响而保持恒定的偏置电压VN。

运算放大器267的结构如图34所示。运算放大器267包括差动放大器电路287和288。运算放大器287包括增强型pMOS晶体管289和290，其构成一个起负载作用的电流镜电路。运算放大器287还包括起驱动晶体管作用的增强型nMOS晶体管291和292，以及起电阻作用的增强型nMOS晶体管293。

运算放大器288包括一个起电阻器作用的增强型pMOS晶体管294、起驱动晶体管作用的增强型pMOS晶体管295和296、以及起负载作用的增强型nMOS晶体管297和298。运算放大器267进一步包括一个输出电路299-其由一个起上拉元件作用的增强型pMOS晶体管300、以及一个起下拉元件作用的增强型nMOS晶体管301形成。

这样构成的运算放大器267，能够提供不受电源电压VCC变化的影响而保持恒定的偏置电压VP。

图35是终端单元259的特性曲线图，其中横轴表示总线240的电压，纵轴的正侧表示电流i₉的幅度，当pMOS晶体管237导通而nMOS晶体管238截止时，电流i₉从VCCQ电源线235经pMOS晶体管237和总线240流至pMOS晶体管261。曲线图纵轴负侧表示电流i₁₀的幅度，当pMOS晶体管237截止而nMOS晶体管238导通时，电流i₁₀从VCCQ电源线229经nMOS晶体管260和总线240流至nMOS晶体管238。

根据本发明的第八实施例，当pMOS晶体管237导通而nMOS晶体管238截止时，电流i₉从VCCQ电源线235经pMOS晶体管237流至总线240。因此，总线240的电压被增大。然后，当总线240的电压超过电压VP-V_TH-P时，pMOS晶体管261导通，使得允许该电流在pMOS晶体管261内流动，且总线240的电压增加至例如等于0.8V的高电平电压。

当pMOS晶体管237截止而nMOS晶体管238导通时，电流i₁₀经nMOS晶体管238从总线240流至地，使得总线240的电压降低。之后，当总线240的电压变得低于VN-V_TH-n时，nMOS晶体管260导通，因而电流可在nMOS晶体管260内流动，且总线240的电压降低到例如等于0.4V的低电平电压。

如上所述，根据本发明的第八实施例，能够保证终端电压VTT＝VCCQ＝1.2V的稳定性，这是因为，即使当输出电路236输出高电平输出时，也没有电流流至VCCQ电源线229。

当输出电路236的信号被输入或被输出的时候，nMOS晶体管260和pMOS晶体管261处于非导通状态。因此，会发生传送信号的反射，直至nMOS晶体管260或pMOS晶体管261被转换成导通状态为止。然而，上述的反射非常小且基本上不会影响信号传送。

此外，根据本发明的第八实施例，还能够降低功耗，因为，只要没有信号经总线240传送，在终端单元259中就不会有电流流动。

将要分别施加给nMOS晶体管260和pMOS晶体管261的偏置电压VN和VP，不是由利用电阻网络分压产生的，而是由包含差动放大器电路的偏置电压发生电路262所产生的。通过上述结构，能够避免当电流从源极侧流出时因栅极和源极间寄生电容所引起的栅极电压的调制。

现在，将参照图36描述根据本发明第九实施例的电子系统。

图36所示的系统包括一个微处理器的输入电路303和一个VCC电源线304，经过电源线304提供等于3.3V的电源电压VCC。该系统包括一个微处理器的输出电路305。该输出电路305由一条经过其而提供等于1.2V的电源电压VCCQ的VCCQ电源线306、一个用作上拉元件的耗尽型n MOS晶体管307、以及一个用作下拉元件的增强型nMOS晶体管308构成。

此外，图36所示的系统包括一个SDRAM器件的输入电路309。该输入电路309包括起负载作用的增强型pMOS晶体管310和311、构成一个电流镜电路的增强型nMOS晶体管312和313。此外，输入电路309包括一个用于对信号波形进行整形的反相器314、一个增强型pMOS晶体管315和一个增强型nMOS晶体管316。

图36所示的系统包括一个输出电路307，其具有一个用作为上拉元件的耗尽型nMOS晶体管318和一个用作为下拉元件的增强型nMOS晶体管319。如图36所示，提供有一条VCCQ电源线320、一条其作用为信号传送通路的总线321、用于端接总线321的终端单元322和323、其每一个具有0.65V正向电压的二极管324-327以及其每一个具有15Ω阻值的电阻328-331。

图36所示的系统包括一个基准电压发生电路332，其产生基准电压Vref。电路332包括其每一个具有0.65V正向电压的二极管333和334，以及电阻335和336。

在本发明的第九实施例中，电流iref以经过nMOS晶体管313、电阻336和二极管334的顺序，从pMOS晶体管311流至地。因此，节点337的电压-即基准电压Vref-被置成其值为二极管334正向电压的0.65V。结果，当没有信号经总线321传送时，电流i_IN经nMOS晶体管312、总线321、电阻329和331以及二极管325和327从pMOS晶体管310流至地。因而，总线321的电压在基准电压Vref为0.65V的情况下，被置为0.65V。

当输出电路305中的nMOS晶体管307截止而nMOS晶体管308导通时，电流在VCCQ电源线320、二极管324和326、电阻328和330、总线321、nMOS晶体管308和地中流动。因此，总线321的电压降低为如0.4V。因而，nMOS晶体管312漏极的电平变低，而反相器314的输出电平变高。

当输出电路305中的nMOS晶体管307导通而nMOS晶体管308截止时，电流在VCCQ电源线306、nMOS晶体管307、总线321、电阻329和331、二极管325和327以及地中流动。因此，总线321的电压增加至例如0.8V。因而，nMOS体管312漏极电平变高，而反相器314的输出变低。

在本发明的第九实施例中，由于基准电压Vref＝0.65V，因而当低电平信号经总线321传送时总线321变为0.4V所需的时间，会长于当高电平信号经总线321传送时总线321增加至0.8V所需的时间。然而，这可以通过提高用作输出电路的下拉元件的nMOS晶体管308和319的驱动能力来避免。

根据本发明的第九实施例，即使当输出电路305和317输出高电平信号时，电流也不会流到VCCQ电源线320。因此，能够保证终端电压VTT等于VCCQ等于1.2V的稳定性。

当由输出电路305和317输入或输出信号时，二极管324-327处于非导通状态。因此，会发生传送信号的反射，直到二极管324和325或二极管326和327被转换到导通状态为止。然而，上述反射非常小且基本上不会影响信号的传送。

根据本发明的第九实施例，可以降低功耗，因为输出电路305和317由等于1.2V的电源电压VCCQ驱动，其低于用于驱动输入电路303和309以及主体电路的3.3V的电源电压。

下面将描述连接到总线上的器件的输入电路的改进。

图37是输入电路的部分电路图，其包括pMOS晶体管416和417、nMOS晶体管418和419、以及一个反相器420。pMOS晶体管416和417分别对应图36中所示的pMOS晶体管310和311，且nMOS晶体管418和419分别对应其中所示的nMOS晶体管312和313。反相器420-其对信号波形进行整形-对应于图36中所示的反相器314。nMOS晶体管418和419形成一个电流镜电路。传送信号D_IN施加到nMOS晶体管418的源极，基准电压V_REF施加到nMOS晶体管419的源极。反相器420连接到nMOS晶体管418的漏极(节点421)，并对在节点421处得到的信号的波形进行整形。

图38是曲线图，表示电压差V_IN-V_REF(即，输入到nMOS晶体管418源极的传送信号D_IN的电压V_IN与施加到nMOS晶体管419源极的基准电压V_REF之间的差值)与nMOS晶体管418的漏极电压之间的关系。亦即，由于nMOS晶体管418和418构成了电流镜电路，nMOS晶体管418的漏极电压变为等于nMOS晶体管419的漏极电压(节点422的电压)，并因此当V_IN＝V_REF时等于V_REF+V_TH+ΔV_TH，其中VTH表示nMOS晶体管418和419的阈值电压，ΔV_TH表示考虑到nMOS晶体管418和419的副阈值(sub-threshold)电流时，用于校正阈值电压V_TH的一个电压。

当V_IN＞V_REF，即V_IN-V_REF＞0时，nMOS晶体管418的栅-源电压被减小，而其内阻增大。因此，nMOS晶体管418的漏极电流减小，且其漏极电压变得高于V_REF+V_TH+ΔV_TH。

当V_IN＜V_REF，即V_IN-V_REF＜0时，nMOS晶体管418的栅-源电压增加，而其内阻减小。因此，nMOS晶体管418的漏极电流增加，且其漏极电压变为低于V_REF+V_TH+ΔV_TH。

nMOS晶体管419的栅-源电压被设置为例如1V，且nMOS晶体管418的漏极电压被如此设置使得其在VCC/2，即等于1.65V的周围摆动。此外，nMOS晶体管418被如此设置使得其工作在所谓的五极管工作范围内，即工作在可得到的大互导的范围内。利用上述设置，能够得到高增益、大带宽因数的特性。

为每一位提供图37所示的输入电路。一般来说，由于受半导体集成电路器件外部端子数的限制，不可能为输入电路提供各自的基准电压输入端子。

考虑到上述问题，参见图39，为多个输入电路提供了一个单个的公共基准电压输入端，其上施加有基准电压V_REF。在图39中，D_IN(1)、D_IN(2)、…、D_IN(n)表示传送的信号，它们分别经输入端子423₁、423₂、…、423_n和输入保护电路425₁、425₂、…、425_n接收而提供给输入电路429₁、429₂、…、429_n，这些电路经用于对输出信号波形进行整形的反相器430₁、430₂、…、430_n而提供输出信号D_OUT(1)、D_OUT(2)、…、D_OUT(n)。输入保护电路425₁、425₂、…、425_n的功能是保护电路免受静电放电之影响。

然而，在图39所示的结构中，存在着这样的可能性，即由于因在基准电压输入端424中流动的直流偏置电流所致的在输入保护电路426的内阻428两端产生的一个电压降，会在基准电压V_REF中产生一个大的漂移，因为基准电压输入端424被输入电路429₁、429₂、…、429_n所共用。

假设单个nMOS晶体管419的直流偏置电流由i_DC来表示且n＝8，则在输入保护电路426中有幅度等于8×i_DC的电流流过。假设用R₄₂₆表示输入保护电路426的内阻428，则在输入保护电路426之内阻428上产生的电压降ΔV₄₂₈等于8×i_DC×R₄₂₆。例如，当有8位被输入、i_DC＝0.1mA且R₄₂₈＝500Ω时，在输入保护电路426的内阻428上产生的电压降ΔV₄₂₈等于8×0.1×10^-3×500＝0.4V。

在前述的GTL标准中，施加到其准电压输入端424上的基准电压V_REF等于0.8V。所以，输入保护电路426的另一端上的电压(内部基准电压)变为等于1.2V(＝0.8+0.4)。然而，在GTL标准中定义的输入高电平电压V_IN为0.8V+50mV，而其中定义的输入低电平电压V_IL为0.8V-50mV。因此，等于1.2V的内部基准电压不能使用，且内部基准电压的偏移被限制到5mV。

图40是根据本发明第十实施例的一个输入电路的电路图，它是考虑到上述问题而对输入电路做出的改进。图40所示的输入电路包括发送信号输入端431₁、431₂、…、431_n，一个基准电压输入端432，输入保护电路433₁、433₂、…、433_n和434，以及内部电阻435₁，435₂、…、435_n和436。输入电路437包括逻辑判定电路438₁、438₂、…、438_n，它们对传送信号D_IN(1)、D_IN(2)、…、D_IN(n)做出逻辑判定。逻辑判定电路438₁包括一条电源线439一经过其提供电源电压VCC、一个负载元件440以及一个起输入晶体管作用的n沟道绝缘栅型场效应晶体管441。此外，该输入电路437包括一个内部基准电压发生电路442，其产生将被施加到逻辑判定电路438₁、438₂、…、438_n的n沟道绝缘栅型场效应管的栅极的内部基准电压V₁。

内部基准电压发生电路442包括一条电源线443一经过其提供电源电压VCC、一个负载元件444、一个n沟道绝缘栅型场效应管45，其与每个逻辑判定电路438₁、438₂、…、438_n中的晶体管441一起构成一个电流镜电路。此外，在晶体管441的栅极与输入保护电路434内端之间设有一个电容器446。

此外，提供有反相器447₁、447₂、…、447_n，其对逻辑判定电路438₁、438₂、…、438_n的晶体管441的漏极处获得的信号波形进行整形。传送信号输入端431₁、431₂、…、431_n经输入保护电路433₁、433₂、…、433_n连接到诸晶体管443的源极。基准电压输入端432连接到内部基准电压发生电路442的晶体管445的源极。

接收该发送信号D_IN的n沟道绝缘栅型场效应晶体管441具有大的互导gm和高的截止频率。这些晶体管441能以与图37所示的输入电路的nMOS晶体管418相同的方式，工作在五极管工作范围内。此外，单个内部基准电压发生电路442被同时提供给逻辑判定电路438₁、438₂、…、438_n。因此，在逻辑判定电路438₁、438₂、…、438_n中流过的直流偏置电流与在内部基准电压发生电路442中流过的直流偏置电流相同。

因此，当输入保护电路433₁、433₂、…、433_n和434的内部电阻435₁、435₂、…、435_n和436彼此相同时，在输入保护电路434的内部电阻436上产生的电压降ΔV_REF变为等于分别在其中流过直流偏置电流的内部电阻435₁、435₂、…、435_n上产生的电压降ΔV_IN1、ΔV_IN2、…、ΔV_INn。

亦即，根据本发明的第十实施例，当传送信号D_IN(1)、D_IN(2)、…、D_IN(n)的电压变为等于0.8V(其就是逻辑判定基准电压V_REF)时，在输入保护电路434的内部电阻436上产生的电压降，变为等于输入电路433₁、433₂、…、433_n的内部电阻435₁、435₂、…、435_n上产生的电压降。因此，就使得在逻辑判定电路438₁、438₂、…、438_n与内部基准电压发生电路442之间保持直流平衡成为可能。

此外，根据本发明的第十实施例，如果施加给逻辑判定电路438₁的传送信号D_IN(1)从高电平转变为低电平，则在晶体管441中流动的电流增加。在这种情况下，如图41所示，经过n沟道绝缘栅型场效应晶体管441栅极和源极之间的一个寄生电容462，在电流的上述增加中提供了交流分量(一个微量)i_AC。

另外，在上述情况下，晶体管441的漏极电压被降低，而晶体管441漏极和栅极间的一个寄生电容463因镜像效应而基本上被增大。因此，一个电流从晶体管441的栅极流至其漏极，且因此流至晶体管441栅极的一个电流i_AC变得大于流至其源极的电流i_AC。

如果在晶体管445的栅极和输入保护电路434的输出端之间不提供电容446，当传送信号D_IN(1)、D_IN(2)、…、D_IN(N)同时从高电平变到低电平时，内部基准电压发生电路442中晶体管445的栅极电压将被大大降低。如果这种变化是可以允许的，则内部基准电压发生电路442的二极管式连接的晶体管445被截止，且晶体管445的栅极电压，即内部基准电压V₁，被保持在低电平。如果噪音迭加到传送信号输入端431₁、431₂、…、431_n的任何一个之上，则上述噪音会被错误地检测为一个高电平信号。

然而，在晶体管445的栅极和输入保护电路434的输出端之间提供有电容446。因此，能够经电容446提供在晶体管441的栅极中流动的电流i_AC’。从而，能够抑制瞬间发生的交流偏移。

如上所述，图40所述的结构能够在五极管工作范围内工作，平衡直流偏移、抑制交流偏移。这样，能够在对非常小的信号的高速传送中，获得高增益、大常宽因数的特性。图40所示的电路结构能够满足前述的GTL标准的要求。

图42是本发明第十一实施例的电路图，它是前述输入电路的另一种改进。图42中所示的内部基准电压发生电路448的结构与图40中所示的电路442的结构不同。图42中所示结构的其余部分与图40所示结构的对应部分相同。内部基准电压发生电路448包括一个运算放大器450，其构成一个电压跟随器电路。

如在本发明第十实施例中的情况一样，接收传送信号D_IN的n沟道绝缘栅型场效应晶体管441具有大的互导gm和高的截止频率。这些晶体管441能以与图37所示的输入电路的nMOS晶体管418相同的方式，工作在五极管工作范围内。此外，单个内部基准电压发生电路448为逻辑判定电路438₁、438₂、…、438_n所共用。因此，在逻辑判定电路438₁、438₂…、438_n中流动的直流偏置电流与在内部基准电压发生电路448中流动的直流偏置电流相同。

因此，当输入保护电路433₁、433₂、…、433_n和434的内部电阻435₁、435₂、…、435_n和436彼此相同时，在输入保护电路434的内部电阻436上产生的压降ΔV_REF变为等于分别在其中流过直流偏置电流的内部电阻435₁、435₂、…、435_n上产生的压降ΔV_IN1、ΔV_IN2、…、ΔV_INn。在本发明的第十一实施例中，内部基准电压V1等于V_REF+ΔV_REF。

亦即，根据本发明的第十一实施例，当传送信号D_IN(1)、D_IN(2)、……、D_IN(n)的电压变为等于其值为逻辑判定基准电压V_REF的0.8V时，输入保护电路434中内部电阻436上产生的电压降变为等于输入保护电路433₁、433₂…、433_n的内部电阻435₁、435₂、…、435_n上产生的电压降。因此，使得在逻辑判定电路438₁、438₂、…、438_n与内部基准电压产生电路448之间保持直流平衡成为可能。

运算放大器450受到反馈控制，因此其非反相输入端的电压等于其反相输入端的电压。因此，运算放大器450输出端的电压-即内部基准电压V1-受到控制，使得其总是等于V_REF+ΔV_REF。因此，即使传送信号D_IN(1)、D_IN(2)、…、D_IN(n)同时从高电平转换到低电平，在晶体管441栅极中流动的电流由运算放大器450提供，而不会在内部基准电压V1中产生任何降低。因而，也能够抑制以图40所示结构相同的方式瞬时产生的交流偏移。此外，图42所示的电路不会受到同时转换噪声的影响。

如上所述，图42所示的结构能够在五极管工作范围内工作，平衡直流偏移并抑制交流偏移。因而，能够在非常小信号的高速传送中获得高增益、大带宽因数特性。图42所示的电路结构能满足前述的GTL标准。

在图40所示的结构中，有必要研究当传送信号D_IN(1)、D_IN(2)、…、D_IN(n)同时从高电平变化到低电平时，对于每个不同的系统是否允许由于在输入保护电路434中流动的交流电流分量所致的交流偏移。另一方面，在图42所示的结构中，即使当传送信号D_IN(1)、D_1N(2)、…、D_IN(n)同时从高电平变为低电平时，由于上述变化所致的电流也不会在输入保护电路434中流动。因此，没有必要对对每个不同的系统来说，是否能够允许交流偏移进行研究。在这一方面，图42所示的结构设计比图40所示的简单。

图43是本发明第十二实施例的电路图，它是上述输入电路的又一种改进。图43所示的电路包括每个具有同样结构的输入电路452₁、452₂、…、452_n。例如，输入电路452₁具有一个对传送信号D_IN(1)进行逻辑判定的逻辑判定电路453，以及一个用于发生施加给逻辑判定电路453的内部基准电压V1的内部基准电压发生电路454。

在电路453和454中，设置有一条经过基提供电源电压VCC的电源线455、负载元件456和457、以及形成一个电流镜电路的n沟道绝缘栅型场效应晶体管458和459。此外，还设置有可变阻抗元件460和461、电流输入端460A和461A、电流输出端460B和461B、以及控制端460C和460C，经过这些控制端可以控制元件460和461的阻抗值。

传送信号输入端431₁、431₂、…、431_n分别经输入保护电路433₁、433₂、…、433_n连接到输入电路452₁、452₂、…、452_n中各可变阻抗元件460的各控制端460C。基准电压输入端432经过输入保护电路434连接到输入电路452₁、452₂、…、452_n中各可变阻抗元件461的控制端461C。用于整形各输入信号波形的反相器447₁、447₂、…、447_n接收在输入电阻452₁、452₂、…、452_n中晶体管458的漏极得到的信号。

输入电路452₁、452₂、…、452_n的逻辑判定电路453的直流偏置电流不在输入保护电路433₁、433₂、…、433_n中流动，并且不在内部电阻435₁、435₂、…、435_n上产生电压降。这是因为，传送信号输入端431₁、431₂、…、431_n分别经输入保护电路433₁、433₂、…、433_n连接到输入电路452₁、452A₂、…、452_n中各可变阻抗元件460的控制端460C。

基准电压输入端432经输入保护和434连接到内部基准电压发生电路454中可变阻抗元件461的控制端461C。因此，内部基准电压发生电路454中的直流偏置电流不流入输入保护电路434，并且不在输入保护电路434的内部电阻436上产生因内部基准电压发生电路454的直流偏置电流所引起的电压降。因此，由直流偏置电流引起的偏移不会迭加到由输入电路452₁、452₂、…、452_n的内部基准电压发生电路454所产生的内部基准电压V1上。

此外，根据所讨论的本发明的这一实施例，逻辑判定电路453设有自己的内部基准电压产生电路454。因此，即使传送信号D_IN(1)、D_IN(2)、…、D_IN(n)同时从高电平变到低电平，内部基准电压V1也不会降低。还能以与图40中所示的第一个结构一样的方式，抑制瞬间产生的交流偏移。此外，图43所示的电路不受同时转换噪声的影响。

如上所述，图43所示的结构能够工作在五极管工作范围、平衡直流偏移且抑制交流偏移。这样，能够在高速、非常小信号的传送的情况下，获得高增益、大带宽因数特性。图43所示的结构能满足前述GTL标准的要求。

现在，参照图44，描述本发明的第十实施例的细节。在图44中，与图40所示部件相同的部件使用相同的标号。

图40所示的负载元件440和444分别由增强型pMOS晶体管465和466形成。此外，n沟通绝缘栅场效应管441和445分别由增强型nMOS晶体管467和468构成。pMOS晶体管465和466的栅极接地，并且这两个晶体管被作用电阻器。如果为pMOS晶体管465和466的栅极提供偏置电压，使这些pMOS晶体管工作在五极管工作范围并作为恒流源工作，则与将这些晶体管用作电阻器的情况相比，能够增加带宽因数。

现在，参照图45，将描述图42所示的本发明第十一实施例的细h节。在图45中，与图42和44中相同的那些部件使用相同的标号。

图42所示的负载元件440和444分别由增强型pMOS晶体管465和466构成。此外，n沟道绝缘栅场效应晶体管441和445分别由增强型nMOS晶体管467和467构成。

图45中的运算放大器450的配置如图46所示。运算放大器450由增强型pMOS晶体管469-472、增强型nMOS晶体管473-476、一个非反相输入端477、一个反相输入端478以及一个输出端479构成。如在本发明第十实施例中的情况那样，pMOS晶体管465和466的栅极接地并被作用电阻器。但是，如果pMOS晶体管465和466的栅极施加有偏置电压，使这些pMOS晶体管工作在五极管工作范围并作为一恒流源工作，那么与这些晶体管被用作电阻器的情况相比，能够增加带宽因数。

现在，参照图47，将描述图43所示的本发明的第十二实施例的细节。在图47中，与图43所示的那些部件相同的部件使用相同的标号。

图43所示的负载元件456和457分别由增强型pMOS晶体管480和481构成。可变阻抗元件460和461分别由增强型pMOS晶体管482和483构成。增强型nMOS晶体管484和485分别用作n沟道绝缘栅型场效应管458和459。可变阻抗元件460和461可由增强型nMOS晶体管而不是由增强型pMOS晶体管构成。然而，当基准电压为0.8V那么低时，为了获得高增益、大带宽因数特性，能够适当地使用具有等于或低于0V的阈值电压的耗尽型nMOS晶体管。

图48是与图37所示的输入电路不同的另种传统输入电路的电路图。该输入电路具有一个用于接收经总线从外部电路传送的传送信号Sin的信号输入端501、以及一个用于接收基准电压Vref的基准电压输入端502，电压Vref用来对传送信号Sin进行逻辑判定。该输入电路还包括一个差动放大器电路503，其具有一条VCC电源线504，经过这条电源线提供例如等于3.3V的电压。差动放大器电路503还包括增强pMOS晶体管505和506，它们构成一个其作用为负载的电流镜电路。此外，电路503包括增强型nMOS晶体管507和508，其作用为驱动晶体管。传送信号Sin被施加到nMOS晶体管507的栅极，基准电压Vref施加到nMOS晶体管508的栅极。还提供有一个其作用为电阻的增强型nMOS晶体管509、一个作为差动放大器电路输出端的节点510、以及一个用于整形电路503输出信号波形的反相器511。反相器511提供一个该输入电路的输出信号Sout。

当传送信号Sin的电平为高时，nMOS晶体管507导通而nMOS晶体管508截止。因此，节点510的电压为低，而输出信号Sout处于高电平。当传送信号Sin的电平为低时，nMOS晶体管507截止而nMOS晶体管508导通。因此，节点510的电压为高，输出信号Sout处于低电平。

图49是一个曲线图，表示基准电压Vref与nMOS晶体管509中流过的电流-即在差动放大器电路503中流过(消耗)的电流Iα-之间的关系。由图49可见，在差动放大器电路503如此设计使得基准电压Vref等于例如1.0V的情况下，如果在基准电压等于1.5V的情况下使用电路503，则nMOS晶体管507和508的栅-源偏置电压就会升高，并且因此在运算放大器电路503中消耗的电流Iα也增加。为了传送小幅度的信号，需要等于1.0V的基准电压Vref。当中心电压设置为等于1.0V时，为了传送具有幅度在±0.4V范围内的小幅度的信号Sin，需要这一基准电压Vref。为了传送基于LVTTL(低电压TTL)标准的小幅度信号Sin或者传送基于具有等于1.5V中心电压的CTT(中心抽头终端〔(CenterTapped Termination)〕的小幅度信号Sin，需要等于1.5V的基准电压Vref。

传统上来说，不存在能够处理基于需要不同基准电压Vref电平的不同标准的小幅值信号Sin的单一输入电路。就是说，输入电路设计得专用于特定的基准电压。

然而，很容易提供一种能够处理具有不同基准电压Vref电平的小幅度信号Sin的输入电路。在这一方面，图48所示电路的缺点在于，当改变基准电压Vref，运算放大器电路503中消耗的电流Ia变化很大。这一缺点在具有200个或更多个输入电路的LSI逻辑电路中更为严重。例如，现在将假设基本上设计500μA的电流将消耗在输入电路中的一个差动放大器电路上。如果消耗在一个运算放大器电路上的电流增加到1mA，则在200个输入电路中消耗的电流会增加100mA。

考虑到上述问题，如果LSI器件设有具有这样的运算放大器电路的输入电路，即这种运算放大器电路即使当基于不同电平的基准电压Vref处理小幅度信号Sin时也不怎么消耗电流，则有可能增加设置基准电压Vref方面的自由度且增加LSI器件的应用范围。此外，如果LSI器件设有这样的输出电路，即这种输出电路即使当基于不同电平的基准电压Vref处理小幅度信号Sin时也不需要增加的驱动能力，则有可能增加设置基准电压Vref方面的自由度并增加该LSI器件的应用范围。

图50是有关输入电路的本发明第一方面的方框图。该输入电路可被设置在连接到一条总线上的一个半导体电路、一个半导体器或类似器件中。该输入电路包括一个差动放大器电路514和一个电流控制电路515。差动放大器电路514对之作出逻判定的输入信号Sin被提供给一个输入端512。基准电压Vref-其用于对输入信号Sin做出逻辑判定-被提供给一个基准电压输入端513。电流控制电路515控制在差动放大器电路514中流动的电流，使得根据基准电压Vref在某一有限范围内的变化来抑制上述电流中的变化。因此，能够避免在差动放大器电路514中消耗电流的由基准电压Vref在一确定范围内变化而引起的增加。因而，使得基于使用在有限范围内的不同电平的基准电压Vref的不同标准处理输入信号Sin成为可能。此外也使得抑制差动放大器电路514中消耗电流的变化，并且即使存着具有因在制造过程的扩散造成的不同栅极长度的晶体管的情况下，也能改善输出效率成为可能。

图51是有关输入电路的本发明的第二方面的方框图。该输入电路具有一个输入信号Sin施加到其上的信号输入端517、一个基准电压Vref施加到其上的基准电压输入端518。该输入电路包括一个差动放大器电路519，其具有一个VCC电源线520、以及分别具有第一末端521A和522A以及第二末端521B和522B的负载521和522。

此外，提供有其作用为驱动晶体管的n沟道绝缘栅型场效应晶体管523和524。输入信号Sin施加到晶体管523的栅极，基准电压Vref施加到晶体管524。该输入电路包括一个具有一个第一末端525A和一个第二末端525B的可变电阻电路525、一个作为差动放大器电路519的输出端的节点526、一个经过其输出该输入电路的输出信号Sout的波形整形反相器527。

此外，该输入电路包括一个电流控制电路528，其控制可变电阻电路525，使之当基准电压Vref相对较高时具有相对较大的电阻值。电路528控制可变电阻电路525，使之当基准电压Vref相对较低时具有相对较小的电阻值。以这种方式，电流控制电路528控制可变电阻电路525中流动的电流Iα。

当传送的输入信号Sin为高电平时，晶体管523导通而晶体管524截止。因此，节点526为低电平而输出信号Sout为高电平。当输入信号Sin的为低电平时，晶体管523和524分别导通和截止。因此节点526的电平为低，且输出信号Sout的电平为高。

电流控制电路528如上所述控制可变电阻电路525中流动的电流Iα。因此，能够避免差动放大器519中消耗的电流Iα的过度变化，并且能够基于基准电压Vref的不同值处理不同电平的输入信号Sin。

如图52所示，负载521和522可分别由p沟道绝缘栅型场效应晶体管549和550构成，其构成了一个电流镜电路。可变电阻电路525可由一个n沟道绝缘栅型场效应晶体管515构成。在这种情况下，如果电流控制电路528具有如图53所示的输入/输出特性(基准电压Vref与电流控制电路528之输出V_x之间的关系)，这能够在1.0V与1.5V之间的基准电压范围内，保持差动放大器电路519中消耗的电流Iα为恒定值。

此外，电流控制电路528在抑制差动放大器电路519中消耗电流的变化方面，以及在即使存在有由于制造过程中的扩散造成的不同栅极长度的晶体管的情况下也能改善生产产率方面，做出了贡献。

图54是根据本发明的输入电路第三方面的方框图。图54所示的输入电路包括一个传送的输入信号Sin施加于其上的信号输入端530、以及一个基准电压输入端531，输入端531接收用于对输入信号Sin作出逻辑判定的基准电压。该输入电路包括一个差动放大器电路532，其具有一个VCC电源线533、一个具有一个第一末端534A和一个第二末端534B的可变电阻电路534。

此外，提供有其作用为驱动晶体管的p沟道绝缘栅型场效应晶体管535和536。输入信号Sin输入到晶体管535的栅极，且基准电压施加到晶体管536。该输入电路还包括分别具有第一末端537A和538A及第二末端537B和538B的负载537和538、一个对应于差动放大器532输出端的节点539、以及一个波形整形反相器540，通过其输出该输入电路的输出信号Sout。

一个电流控制电路541控制可变电阻电路534，使之当基准电压Vref在预定范围内相对较高时具有一个相对较小的电阻。该电流控制电路541控制可变电阻电路534，使之当基准电压Vref在预定范围内相对较低时具有一相对较大的电阻。以这种方式，在可变电阻电路534中流动的电流Iα受到控制。

当输入信号Sin的电平为高时，晶体管535和536分别截止和导通。因此，节点539的电平为低而输出信号Sout为高电平。当输入信号Sin的电平为低时，晶体管535和536分别导通和截止。因此，节点539的为高，输出信号Sout为低电平。

电流控制电路541如上所述地控制可变电阻电路534中流动的电流Iα。因此，能够避免差动放大器532中消耗的电流Iα的过度变化，并且能够基于在确定范围内的基准电压Vref的不同值处理不同电平的输入信号Sin。此外，电流控制电路541在抑制差动放大器电路532中消耗电流的变化方面，并且在改善即使存在有由于制造过程的因扩散造成的不同栅极长度的晶体管的情况下也能改善生产产率方面，做出贡献。

图55是根据本发明的输出电路第一方面的电路图。图55所示的输出电路可提供在连接到总线上的一个半导体电路、一个半导体件或类似器件中。该输出电路包括一条VCC电源或542，电源电压VCC经过该线542施加到一个主体电路上(图中未示出)。一条VCCQ电源线543提供等于或低于电源电压VCC的电源电压VCCQ。该输出电路包括一个p沟道绝缘栅型场效应晶体管544、n沟道绝缘栅型场效应晶体管545和546，以及一个输出端547。

晶体管544的源极连接到VCCQ电源线543上，其漏极连接到输出端547上。晶体管544的栅极施加有一信号S1，其逻辑高电平等于电源电压VCCQ，逻辑低电平等于地电位0V。晶体管545的漏极连接到电源线543，其源极连到输出端547。晶体管545的栅极加有一信号S2，其逻辑高电平为电源电压VCC，逻辑低电平为电势0V。晶体管546的的漏极连到输出端547，源极接地。晶体管546的栅极加有一信号S3，其逻辑高电平等于电源电压VCC，逻辑低电平等于地电压0V。

当信号S1、S2和S3分别为低、高和低电平时，晶本管544、545和546分别处于“导通”、“导通”和“截止”状态。因此，输出信号Dout为高电平。当信号S1、S2和S3分别为高、低和高电平时，晶体管544、545和546分别处于“截止”、“截止”和“导通”状态。因此，输出信号Dout为低电平。当信号S1、S2和S3为高、低和低电平时，晶体管544、545和546分别处于“截止”、“截止”和“截止”的状态。因此，输出终端547为高阻抗状态。因此，输出信号Dout的目标电压终止在终端电压VTT为VCCQ/2处，且该处输入信号的第一级电路差动放大器电路的基准电压Vref为VCCQ/2。

如果电源电压VCCQ等于或接近于电源电压VCC，则在输出端的上拉操作是由晶体管544主动完成的。这是因为晶体管545执行源极跟随操作，由于在输出信号Dout接近于的电源电压VCC时，电压损耗等于其阈值电压，所以晶体管没有提供足够的驱动能力。但是，如果电源电压VCCQ被装置到约为1.0V，则一个低到大约为1.0V的电压被加在晶体管544的栅极和源极两端，因此，在上拉操作中，仅有1.0V或接近1.0V的电压被加上，所以设有足够的驱动能力。

晶体管545在上拉操作中，通过栅极加有电源电压VCC，因此能提供足够的驱动能力。所以，晶体管545主动完成上拉操作。

如上所述，即使在的电源电压VCCQ在一确定范围内变化，或根据基准电压Vref的不同值的输出信号Dout的不同的电平被输出的情况下，图55所示的输出电路也不会增加驱动能力。即，图54所示的输出电路可在预定范围内根据基准电压Vref的不同的值提供有不同电平的输出信号。

此外，图55所示的输出电路有下列优点。如果工作温度变化，晶体管544和545的阈值电压就增加，晶体管544的导通电阻减小，而晶体管545的导通电阻则增加。如果晶本管544和545的阈值电压减小，则晶体管544的导通电阻增加，而晶体管545的导通电阻减小。以上述方法，即使工作温度变化，也可能保持输出信号Dout的固定幅度。

现在将参照图56和57描述基于图51的前述结构的本发明第十三个实施例的输入电路。图56所示的输入电路基本上对应于一条总线线路。图56中的电流控制电路553对应于图51所示的电流控制电路528，图56中的输入电路的其它部件与图51中对应的部件相同。

电流控制电路553包括一个增强型pMOS晶体管554，其源极与VCC电源线504相连，栅极与基准电压输入端502相连。晶体管554被用作由基准电压Vref控制的可变电阻元件。一个固定电阻555的一端与晶体管554的漏极相连，另一端接地。晶体管554的漏极与电阻555的连接点556被连到nMOS晶体管509的栅极。

当基准电压Vref在预定范围内相对较高时，pMODS晶体管554导通电阻很大，而节点556的电压很低。因而，nMOS晶体管509的导通电阻就很大。当基准电压Vref很低时，pMOS晶体管554的导通电阻就相对较小，而节点556的电压就很高。因而，nMOS晶体管509的导通电阻就很小。

图57示出了基准电压Vref和图56中所示的差动放大器电路503所消耗的电流Iα之间的关系图。从图57中可以看出，差动放大器电路503所消耗的电流Iα稳定在一个近似于恒定值的水平，而基准压Vref是在0.9V到1.2V间变化。

当基准电压Vref等于或小于0.8时，差动放大器电路503中消耗的电流Iα急剧减小。这是因为小幅值信号Sin的电压非常接近nMOS晶体管507和508的阈值电压所造成的。

根据图56所示的配置，如果基准电压Vref在0.9V到1.2V之间，则差动放大器电路中的电流Iα就稳定在近似于一个恒定值。因此，这就使在基准电压Vref为0.9V到1.2V的范围内，基于不同电平的基准电压Vref处理不同电平的小幅度信号Sin成为可能。这样，图56所示的输入电路更为有利。此外，也可抑制差动放大器电路503中电流的变化而且对于即使在晶体管生产工艺中因扩散造成具有不同栅极长度的晶体管的情况下，也可提高其产量。

电流控制电路553可由多个输入电路中的第一级差动放大器电路共用。

图58是根据本发明的第十四个实施例的输入电路的电路图。在图58中，与图56中相同的部件用相同的标号给出。图58所示的输入电路的电流控制电路557与图56中的电流控制电路有不同的结构。图58中输入电路的其它部件与图56中输入电路的相应部件相同。

电流控制电路557用一个增强型nMOS晶体管558来代替图56中的电阻555，其它部分与图56中所示相应部件相同。nMOS晶体管558的栅极与漏极相连，而其漏极又连到pMOS晶体管554的漏极上。nMOS晶体管558的源极接地。

图59示出了基准电压Vref与差动放大器电路503中消耗的电流Ia之间的关系。这一方案可使差动放大器电路503中的电流Iα在基准电压Vref为0.9V-1.4V范围内保持在一个近似恒定值，该范围大于从图56中的电路所得到的范围。

根据图58的电路，可在基准电压Vref为0.9V到1.4V的范围内，基于基准电压Vref的不同电平处理不同电平的小幅度信号Sin。这样，图58的输入电路将更为有利。此外，该电路还可抑制差动放大器电路503中电流的变化，而且即使存在在生产工艺中因扩散造成具有不同栅极长度的晶体管的情况下，也可提高其产量。

电流控制电路557可由多个输入电路中的第一级差动放大器电路共用。

现在将参照图60到63描述本发明的第十五个实施例。图60所示的输入电路基本上涉及一条总线线路。图60中的输入电路的电流控制电路560的结构与图58中所示的电流控制电路不同。图60中的输入电路的其它部件与图58中的输入电路的相应部件相同。

电流控制电路560包括一个增强型nMOS晶体管561，节点556和nMOS晶体管538的漏极通过nMOS晶体管561的漏极和源极相互连接。电流控制电路560的其它部件与图58中的电流控制电路557的相应部件相同。nMOS晶体管561的栅极连接到基准电压输入端502，用作由基准电压Vref控制的可变电阻元件。

在电流控制电路560中，当基准电压Vref相对高时，pMOS晶体管554导通电阻就相对较大，而nMOS晶体管561的导通电阻相对较小。当基准电压Vref相对低时，pMOS三极管554的导通电阻相对较小，而nMOS晶体管561的导通电阻则相对较大。

图61是基准电压Vref与差动放大器电路503中消耗的电流Iα的关系图。可以看出，该电路可使差动放大器电路503中的电流Iα在基准电压Vref为0.9V到1.6V的范围内保持在一个大约恒定值，该范围比图58所示电路中得到的还要宽。

根据图60所示的电路，可在基准电压Vref为0.9V-1.6V的范围内，基于不同电平的基准电压Vref，处理不同电平的小幅度信号Sin。因而，图60所示的输入电路就更有利。此外，该电路还抑制差和大器电路503中所耗电流的变化，而且即使存在在生产过程中因扩散而造成具有不同栅极长度的晶体管的情况下，也可提高产量。

图62示出了晶体管栅极长度的偏差动放图60所示的电路所使用差动放大器电路503中消耗电流Iα之间的关系。图63示出了晶体管栅极长度的偏差和图48所示电路的差动放大器电路503所耗电流Iα之间的关系。

电流控制电路560可由多个输入电路的第一级差动放大器电路共用。

现在将参照图64和65描述根据本发明第十六个实施例的输入电路。图64所示的输入电路基本上涉及一条总线线路，其差动放大器电路563的结构不同于图60中所示的差动放大器503。图64所示的输入电路的其它部件与图60中所示输入电路的相应部件相同。

差动放大器电路563有一增强型nMOS晶体管564。差动放大器电路563的其它部件与图60所示的差动放大器503的相应部件相同。nMOS晶体管564的漏极连接到nMOS晶体管507的源极，源极接地。nMOS晶体管564的栅极连接到基准电压输入端502。

当基准电压Vref相对较高时，nMOS晶体管564的导通电阻很小。因而，差动放大器电路563中消耗的电流Iα就较大。即，图64中电路的工作与图60所示的电路不同。

图65是基准电压Vref和差动放大器电路503中消耗的电流Iα之间的关系图。从图中看出，可在基准电压Vref为0.9V到1.7V的范围内使差动放大器电路503所耗电流Iα保持在一个近似恒定值，该范围定于图60的电路所获得的范围。

根据图64所示的电路，提供有电流控制电路560和nMOS晶体管564，因而，可在基准电坟Vref在0.9V-1.7V的范围内，基于不同电平的基准电压Vref处理不同电平的小幅度信号Sin。因此，图65所示的电路更有利。此外，该电路可抑制差动放大器电路503所消耗的电流Iα的变化。而且即使存在在生产工艺中因扩散造成的具有不同栅极长度的晶体管的情况下，也可提高产量。

电流控制电路560可由多个输入电路中的第一级差动放大器电路共用。

现将结合图66到68描述根据本发明的第十七个实施例的输入电路。图66所示的输入电路基本上对应于一条总线线路。图66所示的输入电路中的电流控制电路566有不同于图56中的电流控制电路的结构。图66中输入电路的其它部件与图56中输入电路的相应部件相同。

电流控制电路566包括包括一监视电路567，以监视差动放大器电路503中所消耗的电流Iα。监视电路567包括电阻568和增强型nMOS晶体管569和570。晶体管569和570的每一个栅极宽度等于nMOS晶体管507和508的1/10。基准电压Vref加到nMOS晶体管569和570的栅极上。此外，监视电路567包括一增强型nMOS晶体管571，其栅极宽度为nMOS晶体管509的1/10。

电流控制电路556包括一个形成反馈控制电路的差动放大器电路572。电路572包括一个用作电阻元件的增强型pMOS晶体管573。pMOS晶体管573栅极收一个1V的恒定电压。差动放大器电路572包括增强型晶体管574和575，用作驱动晶体管。pMOS晶体管574的栅极接收监视电路567的节点576处的电压。pMOS晶体管575的栅极接收1V的恒定电压。差动放大器电路572包括增强型nMOS晶体管577和578，以构成用作负载的电流镜电路。节点579形成差动放大器电路572的输出端，并连接到监视电路567中nMOS晶体管571的栅极和差动放大器电路503中nMOS晶体管的栅极。节点579也连接到对应于另一输入电路(为方便起见未示出)的差动放大器电路503的差动放大电路(为方便起见未示出)的相应于nMOS晶体管509的nMOS晶体管(为方便起见未示出)上。

电流控制电路566中的节点576是反馈控制的，因此，在基准电压Vref的确定范围内，节点576的电压由差动放大器电路572固定于1V。监视电路576中的电流保持在大约为恒定值。因此，差动放大电路503中消耗的电流Iα也保持大体上为恒定值。

根据模拟结果，在图67中示出了基准电压Vref和差动放大器电路503中消耗的电流Iα之间的关系。从图67可以看出，如果基准电压Vref在0.9V到1.7V之间，差动放大器电路503中所消耗的电流Iα可保持在近似于恒定值。

根据图66所示的电路，在基准电压Vref为0.9V到1.7V的范围内，基于不同电平的基准电压Vref可处理不同电平的小幅度信号Sin。因此，图66所示的输入电路更为有利。此外，该电路可抑制差动放大器电路503中消耗的电流Iα，而且即使存在在生产工艺中因扩散而造成不同栅极长度的三极管的情况下，也可提高其产量。

图68示出晶体管的栅极长度偏差和差动放大器电路503消耗的电流Iα之间的关系。

电流控制电路566可由多个输入电路中的第一级差动放大器电路共用。一般而言，半导体器件要提供至少20个输入电路或更多。因而，电流控制电路566中消耗的电流可略去不计。

现将参照图69和70说明根据本发明第十八实施例的输入电路。一般地，图69所示的输入电路对应一条总线。图69所示的输入电路包括电流控制电路581，其结构与图66所示的电流控制电路566不同。图69所示的输入电路的其余部分与图66所示的输入电路的相应部分相同。

电流控制电路581具有一监视电路582，其结构不同于图66所示的监视电路567。图69所示的电流控制电路581的其余部分与图66所示的电流控制电路567的相应部分相同。电流监视电路582包括增强型pMOS晶体管583和584，用来代替图66所示的电阻器568。每一个pMOS晶体管583和584的栅极宽度等于每一个pMOS晶体管505和506宽度的1/10。pMOS晶本管583和584构成电流镜电路。

pMOS晶体管583的漏极连到VCC电源线504，其栅极与其漏极相连。另外，pMOS晶体管583的漏极连接到nMOS晶体管570的漏极。nMOS晶体管584的源极连接到VCC电源线504，其栅极与pMOS晶体管583的栅极相连。pMOS晶体管584的漏极连接到nMOS晶体管569的漏极。连接节点585连接到pMOS晶体管574的栅极，且pMOS晶体管584和nMOS晶体管569都连接到连接节点585。监视电路582的其余部分与图66所示的监视电路567的相应部分相同。

pMOS晶体管575的栅极被施以1.65V的恒定电压。该方法不同于图6所示电路中所用的方法。节点585的电压被反馈控制，使之在基准电压Vref的确定范围内通过差动放大器电路572保持在1.65V。因此，流经监视电路582的电流被保持在近似恒定的值上，从而差放大器电路503中消耗的电流也保持在近似恒定的值上。

图70是基准电压Vref和差动放大器电路503中消耗的电流Iα之间的关系曲线，该关系曲线由模拟得到。从图70可看出，差动放大器电路503中消耗的电流保持近似恒定的值，而基准电压Vref在0.9V与1.7V之间。

另外，图69所示电路中采用的差动放大器电路503中消耗的电流Iα的变化小于图66所示电路中采用的电路503中消耗的电流Iα的变化。原因是图69所示电路利用了pMOS晶体管583和584及nMOS晶体管569、570和571，其是在相同比例下，通过减小pMOS晶体管505、506和nMOS晶体管507、508、509的栅极宽度，而结构与图66相同而得到的。

根据图69所示电路，基准电压Vref在0.9V与1.7V之间的范围内，能够根据基准电压Vref的不同值处理小幅度信号Sin的不同值。因而，图69所示输入电路方便性得以改进。此外，即使存在在生产过程中因扩散引起的晶体管的栅极长度不同，也能够消除差动放大器电路503中消耗电流Iα的变化，并提高产量。

多个输入电路的第一级差动放大器电路可共用电流控制电路581。一般地，半导体器件带有至少20个输入电路或更多。因而，电流控制电路581中消耗的电流相对来说可略去不计。

现将参照图71说明根据本发明第十九个实施例的输入电路。一般地，图71所示输入电路提供给一个总线。

图71所示输入电路有一个信号输入端590和一个基准电压输入端591，从外部电路经一条总线传送的输入信号Sin加到该信号输入端590，基准电压输入端591接收用于对输入信号Sin进行逻辑判定的基准电压Vref。图71所示输入电路包括差动放大器电路592和增强型pMOS晶体管594，差动放大器电路592有一个VCC电源线593，提供值为例如3.3V的电源电压。此外，该输入电路有增强型pMOS晶体管595和596，分别起驱动晶体管的作用。小幅度信号Sin加到nMOS晶体管595的栅极，基准电压Vref加到pMOS晶体管596的栅极。该输入电路包括增强型pMOS晶体管597和598，构成电流镜电路作为负载；节点599对应于差动放大器电路592的输出端；波形整形反相器600，该输入电路的输出信号Sout经其提供。

另外，提供电流控制电路601和电阻602，电路601用于控制差动放大器电路592中消耗的电流Iα，电阻602的一端连到VCC电源线593。电流控制电路601包括一个增强型nMOS晶体管603。晶体管603的漏极连接到电阻602的另外一端，其栅极连接到基准电压输入端591。晶体管603的源极接地。按上述连接方式，pMOS晶体管603作为由基准电压Vref控制的可变电阻元件。节点104连接到pMOS晶体管594的栅极，电阻602和nMOS晶体管603的漏极都连接到节点104上。

当发送的信号Sin为高电平时，nMOS晶体管595截止，nMOS晶体管596导通。因此，节点599的电信为低，信号Sout为高电平。当发送的信号Sin为低电平时，nMOS晶体管595导通，nMOS晶体管596截止。因此，节点599为高电平，输出信号Sout为低电平。

当基准电压Vref在确定范围内相对高时，nMOS晶体管603的导通电阻相对较大。此时，节点104的电压相对降低，pMOS晶体管594的导通电阻相对较小。当基准电压Vref相对较低时，nMOS晶体管603的导通电阻相对较大。因此，节点604的电压相对增大，nMOS晶体管594的导通电阻增大。

根据图71所示的电路，能够在基准电压Vref的有限范围内将差动放大器592消耗的电流Iα保持在恒定电平。因此，在基准电压Vref的确定范围内，能够根据基准电压Vref的不同电平值处理小幅度信号Sin的不同电平。因而，图71所示输入电路的方便性得以改进。此外，即使生产过程中因扩散引起晶体管具有不同长度的栅极的情况下，利用电流控制电路601，可以消除差动放大器电路592中消耗的电流Iα的变化，并提高产量。

多个输入电路的第一级差动放大器电路可共用电流控制电路601。

现将参照图72说明根据本发明第二十实施例的输入电路。一般地，图72所示的输入电路用于一条总线。该输入电践带有电流控制电路606，其结构不同于图71所示电流控制电路601。图72所示输入电路的其余部分怀图71所示输入电路的对应部分相同。

电流控制电路606利用增强型nMOS晶体管607代替图71所示电阻602。电流控制电路606的其余部分与图71所示电流控制电路601的对应部分相同。pMOS晶体管607的源极连接到VCC电源线593，其栅极与其漏极相连，其漏极连接到nMOS晶体管603的漏极。因图71所示的电阻602被nMOS晶体管607所代替，所以在其中差动放大器电路592中所消耗的电流Iα可保持在一个恒定值的基准电压Vref的范围，宽于图71所示电路中采用的基准电压范围。

根据图72所示的电路，在基准电压Vref的确定范围内，可以保持差动放大器592中消耗的电流在恒定电平。因此，在基准电压Vref的确定范围内，根据基准电压Vref的不同电平可以处理不同电平的小幅值信号Sin。因而，图72所示输入电路的方便性得以改进。此外，即使在生产过程中的偏差引起晶体管栅极长度不同，利用电流控制电路606，可以消除差动放大器电路592中消耗的电流Iα的变化，并提高产量。

多个输入电路的第一级差动放大器电路可共用电流控制电路606。

现将参照图73说明根据本发明第二十一实施例的输入电路。一般地，图73所示输入电路用于一条总线。该输入电路的电流控制电路609的结构不同于图72所示的电流控制电路606的结构。

电流控制电路609有一个增强型pMOS晶体管610。pMOS晶体管607的漏极和节点604经pMOS晶体管610的源极和漏极连接在一起。电流控制电路609的其余部分与图72所示电流控制电路606的相应部分相同。pMOS晶体管610的栅极连接到基准电压输入端591，使晶体管610可作为由基准电压Vref控制的电阻元件。

当基准电压Vref相对高时，nMOS晶体管603的导通电阻相对较小，pMOS晶体管610的导通电阻相对较大。当基准电压Vref相对低时，nMOS晶体管603的导通电阻相对较大，pMOS晶体管610的导通电阻相对较小。

电流控制电路609带有pMOS晶体管610。这不同于图72示的电流控制电路606。因此，在其中差动放大器电路592中消耗的电流Iα能保持在基本为恒定电平的基准电压Vref范围要比图72所示电路用的基准电压Vref范围宽。因而，在基准电压Vref的确定范围内，根据基准电压Vref的不同值，可以处理小幅度信号Sin的不同电压。结果，图73所示输入电路的方便性得以改进。此外，即使生产过程中因扩散引起使晶体管的栅极长度不同，利用电流控制电路609，可以消除差动放大器电路592中消耗的电流Iα的变化，并提高产量。

多个输入电路中的第一级差动放大器电路可共用电流控制电路609。

现将参照图74说明根据本发明第二十二实施例的输入电路。一般地，图74所示输入电路用于一条总线。该输入电路的差动放大器电路612的结构不同于图73所示差动放大器电路592的结构。图74所示输入电路的其余部分与图73所示输入电路的对应部分相同。

该差动放大器电路612具有一个增强型pMOS晶体管613。差动放大器电路612的其余部分等同于图73所示差动放大器电路592的相应部分。pMOS晶体管613的源极连接到VCC电源线593，其漏极连接到pMOS晶体管595和596的源极。pMOS晶体管613的栅极连接到基准电压输入端591。

由于pMOS晶体管613的栅极连接到基准电压输入端591，当基准电压Vref相对高时，pMOS晶体管613的导通电阻增加。因此，差动放大器电路612中消耗的电流Iα相对减小。

图74所示输入电路具有pMOS晶体管613，其不同于图73所示电路。因此，在其间差动放大器电路612中消耗的电流Iα能保持在近似恒定电平的基准电压Vref的范围要宽于图73所示电路中用的基准电压Vref的范围。因而，在基准电压Vref的确定范围内，根据基准电压Vref的不同值，可以处理小幅度信号Sin的不同电压。结果，图74所示输入电路的方便性得以改进。此外，即使生产过程中因扩散使晶体管的栅极长度不同，利用电流控制电路609和pMOS晶体管613，可以消除差动放大器电路592中消耗的电流Iα的变化，并提高产量。

多个输入电路中的第一级差动放大器电路可共用电流控制电路609。

现将参照图75说明根据本发明的第二十三实施例的输入电路。一般地，图75所示输入电路用于一条总线。该输入电路具有不同的控制电路615，其结构不同于图71所示电流控制电路601的结构。图75所示输入电路的其余部分等同于图71所示输入电路的相应部分。

电流控制电路615包括监视电路616，用于监视差动放大器电路592中消耗的电流Iα。监视电路616有一电阻617，其使例如可等于60KΩ。监视电路616包括增强型pMOS晶体管618和619，其每一个的栅极宽度等于pMOS晶体管595和596中每一个的宽度的1/10。基准电压Vref加到pMOS晶体管618和619的栅极。监视电路616还包括增强型pMOS晶体管，其栅极宽度等于pMOS晶体管594宽度的1/10。

图75所示输入电路包括差动放大器电路621，构成反馈控制电路。电路621具有增强型pMOS晶体管622和623，构成作为负载的电流镜电路。电路621还包括增强型nMOS晶体管624和625。nMOS晶体管624的栅极加有监视电路616中节点626上的电压，nMOS晶体管625的栅极加有恒定电压2.2V此外，提供有一个用作电阻元件的增强型nMOS晶体管627，节点628形成差动放大器电路621的输出端。节点628因接到监视电路626的pMOS晶体管620的栅极和差动放大器电路592的pMOS晶体管594的栅极。另外，节点628连到对应于另一输入电路的差动放大器电路592的差动放大器电路(为方便起见图中未示出)的对应于pMOS晶体管594的pMOS晶体管(为方便起见未示出)。

通过利用差动放大器电路621，节点626被反馈控制，使其电压保持为在基准电压Vref的确定范围之内的2.2V。因此，在监视电路616内流动的电流保持在接近一个大约恒定的值，差动放大器电路592内消耗的电流Iα也保持在一个大约恒定的值。

根据图75所示的输入电路，可以将差动放大器电路592中消耗的电流保持为一个大约恒定的电平，从而，在基准电压Vref的确定范围内，根据基准电压Vref的不同值，可对小幅度信号Sin的不同电压进行处理。因此，图75所示的输入电路更为便利。此外，也可以通过电流控制电路615抑制差动放大器电路592中消耗的电流Iα的变化，这样，即使在因在生产工艺中因扩散引起的晶体管具有不同栅极长度的情况下，仍可以提高产量。

电流控制电路615在多个输入电路中可被第一级差动放大器电路共享。在通常的半导体器件中，至少有20个输入电路或更多。因此，在电流控制电路581中所消耗的电流可忽略不计。

下面参照图76，描述本发明的第二十四个实施例的输入电路。一般地，图76所示的输入电路是用于单一总线的。该输入电路具有的电流控制电路630的结构不同于图75所示的电流控制电路615。图76所示的该输入电路的其他部分与图75所示的输入电路相应部分相同。

电流控制电路630包括一个结构不同于图75中所示的监视电路616的监视电路631。监视电路631的其他部分与图75中所示的监视电路616的相应部分相同。监视电路631包括两个与增强型nMOS晶体管632和633，以取代图75中所示的电阻617，nMOS晶体管632和633的栅极宽度为nMOS晶体管597和598的栅极宽度的1/10。该nMOS晶体管632和633构成电流镜电路。nMOS晶体管632的栅极接于其漏极，其漏极与pMOS晶体管619的漏极连接。nMOS晶体管632的源极接地。nMOS晶体管633的栅极接于nMOS晶体管632的栅极，其漏极接于pMOS晶体管618的漏极。nMOS晶体管633的源极接地。与pMOS晶体管618的漏极和nMOS晶体管633的漏极相接的连接节点634接于pMOS晶体管624的栅极。监视电路632的其他部分与图75所示的监视电路616的相应部分相同。

pMOS晶体管625加有1.65V的恒定电压。

通过利用差动放大器电路621，节点134的电压被反馈控制，使其电压保持为基准电压Vref的确定范围内的1.65V。因此，在监视电路631内流动的电流保持在接近一个大约恒定的值，差动放大器电路592内消耗的电流Iα也保持在一个大约恒定的值。

在图76中所示的电路中使用的差动放大器电路592中消耗的电流Iα的变化小于图65中所示的电路中使用的差动放大器电路592消耗的电流Iα的变化。这是因为图76中所示的电路利用了pMOS晶体管620，618和619以及nMOS晶体管632，633，通过以相同的比率减少pMOS晶体管594，595和596及nMOS晶体管507，597和598的栅极宽度，及采用与图75所示的差动放大器电路592相同的电路结构而实现的。

根据图76所示的输入电路，可以将差动放大器电路592中消耗的电流保持为一个大约恒定的电平，从而，在基准电压Vref的确定范围内，根据基准电压Vref的不同值，对小幅度信号Sin的不同电压进行处理。因此，图76所示的输入电路更为便利。此外，也可以通过电流控制电路630抑制差动放大器电路592中消耗的电流Iα的变化，这样，既使在因生产工艺中因扩散引起的晶体管具有不同栅极长度的情况下，仍可以提高生产量。

电流控制电路630在多个输入电路中可被第一级差动放大器电路共用。在通常的半导体器件中，至少有20个输入电路或更多。因此，在电流控制电路630中所消耗的电流可忽略不计。

下面参照图77到81，描述本发明的第二十五个实施例的输出电路。图77所示的输出电路是用于单一总线的。该输出电路接于VCC总线636，通过它，提供等于例如3.3V的电源电压，通过接于VCCQ电源线637，可提供在例如1.6V和3.3V范围内的电源电压。

图77所示的输出电路包括一个接于VCC电源线636和地的输出控制电路638。根据输出数据，输出控制电路638输出信号S4和S5，其中，其高逻辑电平被设定到电源电压VCC，而低逻辑电平被设定到地电压0V。

图77所示的输出电路包括一个接于VCCQ电源线637的输出电路单元639。输出电路单元639的输入端接收信号S4并由一个CMOS反相器构成，该反相器输出等于电源电压VCCQ的高逻辑电平至其输出端和等于地电压的低逻辑电平。输出电路单元639包括一个接于VCC电源线636的CMOS的反相器641，该CMOS反相器的输入端接收信号55，输出端输出等于电源电压VCCQ的高逻辑电平和等于地电压的低逻辑电平。

此外，还提供了一个增强型pMOS晶体管642作为一个上拉元件，一个增强型nMOS晶体管643作为下拉元件，一个增强型nMOS晶体管644作为下拉元件，以及一个输出端子645。pMOS晶体管642的源极接于VCCQ电源线637，其漏极接于输出端645。pMOS晶体管642的栅极接于CMOS反相器640的输出端。nMOS晶体管643的漏极接于VCCQ电源线637，其源极接于输出端645。nMOS晶体管643的栅极接收信号S4。nMOS晶体管644的漏极连接于输出端645，其源极接地。nMOS晶体管644的栅极接于CMOS反相器641的输出端。

当信号S4为高电平，S5为高电平时，晶体管642、643、644分别为导通，导通和截止。因此，输出信号Dout为高电平。当信号S4为低电平，信号S5为低电平时，晶体管642、643和644分别为截止，截止，和导通。因此，输出信号Dout为低电平。当信号S4为低电平，信号S5为高电平，晶体管642、643、和644分别为截止，截止和截止。因此，输出电路被转换到高阻抗状态。因此，输出信号Dout的终点在等于VCCQ/2(例如O.8V-1.65V)的终端电压VTT中止，终点的输入信号的第一级电路的差动放大器电路的基准电压Vref为VCCQ/2。

如果电源电压VCCQ等于或接近于3.3V，在输出端的上拉操作实际上是由晶体管542进行的。因为晶体管543进行源极跟随操作，因其有相对于接近于电源电压VCC的输出电压Dout等于阈值电压的电压损失，而没有足够的驱动能力。即，在上述例子中，nMOS晶体管643只是在输出信号Dout从低电平转换到高电平的初始状态时才有驱动能力，而在输出电平升高时即失去驱动能力。

但是，如果电源电压VCCQ被设置为大约1.0V，等于或大约为1.0V的电压被加于pMOS晶体管642的栅极和源极。因此，只有1.0V或接近该电压的电压被提供给上拉操作，而没有足够的驱动能力。因此，pMOS晶体管642不具有足够的驱动能力。如果pMOS晶体管642的阈值电压被设置为，例如-1V，其不能被接通。

另一方面，因3.3V的供电电压VCC被加到nMOS晶体管643，所以，晶体管643在上拉操作中具有足够的驱动能力。因此，nMOS晶体管643可执行上拉操作。

输出电路639，作为上拉元件配置有pMOS晶体管642，接收等于VCCQ的高电平，及一个作为下拉元件的nMOS晶体管643，接收等于VCC的高电平。因此，输出电路639的驱动能力即使当通过在确定范围内改变电源电压，使输出电路输出根据基准电压Vref的不同值而具有不同电压的小幅度信号Dout时，也不会有显著变化。

输出信号Dout的终点按前面本发明第十三，十四，十五，十六，十七和十八实施例配置有输入电路，基准电压Vref的下限等于0.8V，如图57、59所示，接近于图61、65、67或70所示。这是因为当nMOS晶体管507和508的阈值电压被设置为0.6V，基准电压设置为0.8V时，小幅度信号Sin的电压变为nMOS晶体管507和508的阈值电压，而差动放大器电路503或563变为不工作状态。基准电压Vref可被进一步降低，在实际当中，可通过将nMOS晶体管507和508的门限电压设置为低于0.6V或利用耗尽型nMOS晶体管507和508而将其降低到小幅度信号Sin的幅度。

如果具有图78所示的波形的输入信号Sin输入到输入电路，输入信号Sin的转换速率可被限定为Δt(2×振幅)。如果输入信号Sin的频率为200MHz，其波形则为图79所示，其转换速率为1.25ns/V。

图80和81显示了输入信号Sin的幅值和在含有nMOS电流镜型差动放大器电路的输入电路中引起的时间延迟之间的关系图，其中，在所述差动放大器电路中的驱动晶体管为nMOS型，并且负载为pMOS晶体管的电流镜电路。从图80和81中可以看出，输入电路中的时间延迟取决于转换率为1-2ns/V的输入信号的Sin的幅度，除非输入信号Sin的幅度等于或大于0.2V。因此，输入信号Sin的最小幅度需为0.2V。

为了将输入信号Sin的幅度设置为小于0.2V，考虑到在总线上的反射引起的波形失真，输出电路要提供幅度为0.3V的输出信号。这对应于信号反射系数等于1/3的情形。在这种情形下，总线的特性阻抗为在总线任一端所提供的端电阻的一半。例如，如果端电阻为50Ω，从输出电路639观察到的负载为25Ω。为了提供一个幅度等于0.3V的信号，得到的在总线中流动的电流必须为±12mA。

通常，nMOS晶体管644的内电阻因其形状被设计成最小值为10Ω。为了在总线中通过±12mA的电流，在nMOS晶体管644的漏极和源极之间加有0.2V的电压。因此，电源电压VCCQ的最小电平为0.84V(＝0.12+0.3)×2。如果电源电压VCCQ小于上述电平，输入电路的特性将变差。因此，电源电压VCCQ应该等于或高于0.84V。这时，基准电压Vref应为0.42V。在这种情况下，输入电路的差动放大器电路的驱动晶体管由耗尽型nMOS晶体管构成。

根据图77所示的电路，提供了一个输出电路639，其中，既使当通过在确定范围内改变电源电压VCCQ，使输出电路输出根据基准电压Vref的不同值而具有不同电压的小幅度信号Dout时，输出电路639的驱动能力也不会有显著变化。从而，在确定范围内，根据基准电压Vref的不同值，可对有不同电平的小幅度信号Dout进行处理。因此，图77所示的输入电路更为便利。

当工作温度相对上升时，pMOS晶体管642和nMOS晶体管643的阈值电压相对变小。此外，pMOS晶体管642的导通电阻相对变大，nMOS晶体管643的导通电阻相对变小。当工作温度相对降低时，pMOS晶体管642和nMOS晶体管643的阈值电压相对变高。此外，pMOS晶体管642的导通电阻相对变小，nMOS晶体管643的导通电阻相对变大。因此，输出信号Dout的幅度可保持在一个恒定值，与工作温度的变化无关。

图82为本发明的整体电子系统的一个例子的方框图。图82中所示的系统包括一个微处理器647，一个DMA(Direct MemoryAccess)控制器148和一个外围控制器649。这些元件为逻辑IC器件。此外，该系统还包括一个存储器650，可以是一个DRAM(Dynamic Random Access Memory)，SDRAM，SRAM(StaticRandom Access Memory)，VRAM(Video RAM)，ROM或类似器件。器件647-650接于具有多条总线的总线651。总线651端接电阻652和653，并施加例如1.2V的端电压VTT。

在器件647-650中的每一个中，都可以提供前述的输入和输出电路。应当懂得，总线不仅传输数据信号，也传输其他信号，例如地址信号、时钟信号、和控制信号。前述的输入和输出电路可适用于传输这些信号。

图83为一种IC芯片的方框图。包括一个IC芯片主体655、一个存储器部分或逻辑电路部分656、和总线接口657和658。前述的输入和输出电路可用于总线接口657和658。

图84为一个多载波模块(MCM)，包括一个MCM基底659，一个存储器芯片660，逻辑芯片661和662，及一个总线接口芯片663。前述的输入和输出电路可适用于总线接口芯片663。

图85为印刷电路板模块的方框图，它包括一个印刷电路板665，一个存储器电路或逻辑电路666，一个总线接口电路667，一个连接器668。前述的输入和输出电路适用于总线接口电路663。

本发明可适用于各种标准，如GTL，NTL(nMOSTransceiver Logic)，LVTTL(low-voltage TTL)，T-LVTTL(Terminated LVTTL)及CTT(Center TappedTermination)标准。

本发明并不限于具体描述的实施例，可以在不脱离本发明的范围情况下作出各种变化和改进。

Claims (31)

1、一种电子电路，包括：

一个差动放大器电路，一个应当做出一逻辑判定的输入信号、以及一个用于做出该逻辑判定的基准电压都施加给该差动放大器电路；以及

一个输入电路，其包括一电流控制电路，后者控制所述差分放大器电路，使得在该差动放大器电路内流动的电流的相对于该基准电压变化的变化处于一个预定的范围之内。

2、根据权利要求1的电子电路，其中所述差动放大器电路还包括：

第一和第二负载，它们分别具有与经过其提供一第一电源电压的一个第一电源线相连接的第一端；

一个绝缘栅型场效应晶体管形成的第一晶体管，它具有与该第一负载的第二端相连接的漏极、施加有该输入信号的栅极、以及源极；

一个绝缘栅型场效应晶体管形成的第二晶体管，它具有与该第二负载的第二端相连接的漏极、施加有该基准电压的栅极、以及与该第一晶体管的源极相连接的源极；以及

一个可变电阻电路，它具有与所述第一和第二晶体管的源极相连接的第一端、与一个经过其提供一第二电源电压的第二电源线相连接的第二端，所述电子电路的输出信号经过至少该第一和第二晶体管的漏极之一得以输出。

3、根据权利要求2的电子电路，其中：

该第一和第二晶体管是n沟道型的；以及

当基准电压相对高时该电流控制电路增大该可变电阻电路的电阻值；当基准电压相对低时电路控制电路降低该可变电阻电路的电阻值。

4、根据权利要求3的电子电路，其中：

该第一负载包括一个由一p沟道绝缘栅型场效应晶体管构成的第三晶体管，它具有与该第一电源线相连接的源极、与该第一晶体管的漏极相连接的漏极，以及源极；和

该第二负载包括一个由一p沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有与该第一电源线相连接的源极、栅极、以及与该第四晶体管的栅极和第三晶体管的栅极相连接的漏极。

5、根据权利要求3的电子电路，其中，所述可变电路包括一个由一n沟道绝缘栅型场效应晶体管构成的第三晶体管，它具有与该第一和第二晶体管的源极相连接的漏极、与第二电源线相连接的源极、以及由所述电流控制电路所控制的栅极。

6、根据权利要求3所述的电子电路，其中所述可变电阻电路包括：

一个由一n沟道绝缘栅型场效应晶体管构成的第三晶体管，它具有与该第一和第二晶体管的源极相连接的漏极、与该第二电源线相连的源极、以及由所述电流控制电路所控制的栅极；以及

一个由一n沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有与该第一和第二晶体管的源极相连接的漏极、与该第二电源线相连接的源极、以及施加有所述基准电压的栅极。

7、根据权利要求5的电子电路，其中所述电流控制电路包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有与该第一电源线相连接的源极、施加有所述基准电压的栅极、以及漏极；和

一个电阻元件，其第一端与该第四晶体管之漏极相连接，其第二端与该第二电源线相接；

与该第四晶体管漏极相连接的所述电阻元件的所述第一端还与该晶体管栅极相连接。

8、根据权利要求6的电子电路，其中所述电流控制电路包括：

一个由一p沟道绝缘栅型场效应晶体管的第五晶体管，它具有与该第一电源线相连接的源极、施加有所述基准电压的栅极、以及漏极；和

一个电阻元件，其第一端与该第五晶体管的漏极相连接，其第二端与该第二电源线相连接；

与该第五晶体管的漏极相连接的所述电阻元件的第一端，还与该晶体管的栅极相连接。

9、根据权利要求5的电子电路，其中，电流控制电路包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有与该第一电源线相连接的源极、施加有所述基准电压的栅极、以及漏极；和

一个由一n沟道绝缘栅型场效应晶体管构成的第五晶体管，它具有栅极、与该第五晶体管的栅极和该第四晶体管的漏极相接的漏极、以及与该第二电源线相连接的源极；

该第四和第五晶体管的漏极被连接至该第三晶体管的栅极。

10、根据权利要求6的电子电路，其中电流控制电路包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第五晶体管，它具有与该第一电源线相连接的源极、施加有所述基准电压的栅极、以及漏极；和

一个由一n沟道绝缘栅型场效应晶体管构成的第六晶体管，它具有栅极、与该第六晶体管之栅极和该第五晶体管之漏极相接的漏极、以及与该第二电源线相连的源极；

该第五和第六晶体管的漏极被连接至该第三晶体管的栅极。

11、根据权利要求5的电子电路，其中所述电流控制电路包括：

一个第四晶体管，具有与该第一电源线相连接的源极、施加有所述基准电压的栅极、以及漏极；

一个第五晶体管，具有与该第四晶体管之漏极相连接的漏极、施加有所述基准电压的栅极、以及源极；和

一个第六晶体管，具有与该第五晶体管的漏极相连接的漏极、与该第四晶体管的栅极相连接的栅极、以及与第二电源线相连接的源极；

该第四和第五晶体管的漏极都与该第三晶体管的栅极相连接。

12、根据权利要求6的电子电路，其中所述电流控制电路包括：

一个第五晶体管，具有与该第一电源线相连接的源极、施加有所述基准电压的栅极、和漏极；

一个第六晶体管，具有与该第五晶体管的漏极相连接的漏极、施加有所述基准电压的栅极、以及源极；和

一个第七晶体管，具有与该第六晶体管的漏极相连接的漏极、与该第五晶体管的栅极相连接的栅极、以及与该第二电源线相连接的源极；

该第五和第六晶体管的漏极被连接至第三晶体管的栅极。

13、根据权利要求5的电子电路，其中所述电流控制电路包括：

一个监视电路，其监视在该可变电阻电路中流动的电流；以及

一个反馈控制电路，其控制第三晶体管的栅电压，使得由该监视电路所监视的电流保持于一个基本上恒定的值。

14、根据权利要求13的电子电路，其中所述监视电路包括：

一个电阻，其具有一与该第一电源线相连接的第一端，和一第二端；

分别由n沟道绝缘栅型场效应晶体管构成的第四和第五晶体管，分别具有其栅极宽度等于第一和第二晶体管各栅极宽度的1/m的栅极，其中m≥1，还具有与所述电阻的第二端相连接的漏极、相互连接的源极，基准电压施加于该第四和第五晶体管的栅极；以及

一个由一n沟道绝缘栅型场效应晶体管构成的第六晶体管，它具有其栅极宽度等于所述的1/m的栅极、与所述第四和第五晶体管的源极相连接的源极、以及与该第二电源线相连接的源极；

所述反馈控制电路包括一个差动放大器，后者还包括：

一个与所述第四和第五晶体管的漏极相连接的第一输入端；

一个施加有一预定电压的第二输入端；以及

一个输出端，经过该输出端提供一个与施加至所述第一输入端的电压相位的输出电压，所述反馈控制器的该输出端与所述第三晶体管的栅极相连接。

15、根据权利要求4的电子电路，其中所述可变电阻电路包括一个由一n沟道绝缘栅型场效应晶体管构成的第五晶体管，它具有与该第一和第二晶体管之源极相连接的漏极、与该第二电源线相连接的源极、以及由所述电流控制电路所控制的栅极；

其中所述监控电路包括：

一个由一p沟道绝缘型场效应晶体管构成的第六晶体管，它具有其栅极宽度等于该第三晶体管之栅极宽度的1/m的栅极，在比m≥1、与该第一电源线相连接的源极，以及漏极；

一个由一p沟道绝缘型场效应晶体管构成的第七晶体管，它具有其栅极宽度等于该第四晶体管之栅极宽度的1/m的栅极、与该第一电源线相连接的源极、和与该第七晶体管之栅极和该第六晶体管之栅极相连接的漏极；

一个由一n沟道绝缘栅型场效应晶体管构成的第八晶体管，它具有其栅极宽度等于该第一晶体管的栅极宽度的1/m的栅极、与该第六晶体管的漏极相连接的漏极，以及源极；和

一个由一n沟道绝缘栅型场效应晶体管构成的第九晶体管，它具有其栅极宽度等于该第二晶体管的栅极宽度的1/m的栅极；与该第七晶体管的漏极相连接的漏极、与该第八晶体管相连接的源极，该第九晶体管的栅极接收所述基准电压；以及

一个由一n沟道绝缘栅场效应晶体管构成的第十晶体管，它具有其栅极宽度等于该第九晶体管的1/m的栅极、与该第八和第九晶体管之源极相连接的漏极、以及与第二电源线相连接的源极；

所述反馈电路包括一差动放大器电路，它包括：

一个与该第六和第八晶体管的漏极相连接的第一输入端；

一个接收一恒定电压的第二输入端；和

一个输出一个与施加到该第一输入端的电压同相位的电压，差动放大器电路的所述输出端与该第五和第十晶体管的栅极相连接。

16、根据权利要求1的电子电路，其中：

该第一和第二晶体管是p沟道型的；以及

当基准电压相对高时，该电流控制电路降低该可变电阻电路的电阻值，当基准电压相对低时，该电流控制电路增大该可变电阻电路的电阻值。

17、根据权利要求16的电子电路，其中：

该第一负载包括一个由一p沟道绝缘栅型场效应晶体管构成的第三晶体管，它具有与该第二电源线相连接的源极、与该第一晶体管之漏极相连接的漏极，以及栅极；和

该第二负载包括一个由一p沟道绝缘栅构成的第四晶体管，它具有与该第二电源线相连接的源极、还具有栅极、与该第四晶体管之栅极和第三晶体管之栅极相连接的漏极。

18、根据权利要求3的电子电路，其中所述可变电阻电路包括一个由一p沟道绝缘栅型场效应晶体管构成的第三晶体管，它具有与该第一和第二晶体管的源极相连接的漏极、与该第一电源线相连接的源极、以及由所述电流控制电路所控制的栅极。

19、根据权利要求17的电子电路，其中所述可变电阻电路包括：

一个由一p沟道绝缘栅型晶体管构成的第三晶体管，它具有与该第一和第二晶体管之源极相连接的漏极、与该第一电源线相连接的源极、以及由所述电流控制电路所控制的栅极；以及

一个由一p沟道绝缘栅型晶体管构成的第四晶体管，它具有与该第一和第二晶体管的源极相连接的漏极、与该第一电源线相连接的源极、施加有所述基准电压的栅极。

20、根据权利要求18的电子电路，其中所述电流控制电路包括：

一个由一n沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有与该第二电源线相连接的源极、施加有所述基准电压的栅极、以及漏极；和

一个电阻元件，具有一个与该第四晶体管之漏极相连接的第一端，和一个与该第一电源线相连接的第二端；

与该第四晶体管的漏极相连接的所述电阻元件的第一端，被连接至该晶体管之栅极。

21、根据权利要求18的电子电路，其中所述控制电路包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有与该第一电源线相连接的源极、还具有栅极和与其所述栅极相连接的漏极；以及

一个由一n沟道绝缘栅型场效应晶体管构成的第五晶体管，它具有与该第四晶体管之漏极相连接的漏极、与该第二电源线相连接的源极、以及施加有该基准电压的栅极；

该第四和第五晶体管之漏极与该第三晶体管的栅极相连接。

22、根据权利要求18的电子电路，其中电流控制电路包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有与该第一电源线相连接的源极、还具有栅极和漏极；以及

一个由一p沟道绝缘栅型场效应晶体管构成的第五晶体管，它具有与该第四晶体管之漏极相连接的源极、施加有该基准电压的栅极、以及漏极；和

一个由一n沟道绝缘栅型场效应晶体管构成的第六晶体管，它具有与该第五晶体管之漏极和第四晶体管之栅极相连接的漏极、与该第二电源相连接的源极、施加有该基准电压的栅极；

该第五和第六晶体管的漏极被连接至该第三晶体管之栅极。

23、根据权利要求18的电子电路，其中所述电流控制电路包括：

一个监视电路，其监视在该可变电阻电路中流动的电流；以及

一个反馈控制电路，其控制该第三晶体管的栅极电压，使得由该监视电路所监视的电流保持在一个基本上恒定值。

24、根据权利要求23的电子电路，其中所述监视电路包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第四晶体管，它具有栅极宽度等于该第三晶体管的栅极宽度之1/m的栅极，其中m≥1，还具有与该第一电源线相连接的源极、以及漏极；

分别由p沟道绝缘栅型场效应晶体管构成的第五和第六晶体管，它们分别具有其栅极宽度等于该第二晶体管之栅极宽度的1/m的栅极、相互连接的漏极、和接收该基准电压的栅极；以及

一个电阻，具有一个与该第四和第五晶体管的漏极相连接的第一端，和一个与该第二电源线相连接的第二端；

所述反馈控制电路包括一差动放大器电路，它包括：

一个与该第四和第六晶体管的漏极相连接的第一输入端；

一个施加有一预定电压的第二输入端；

一个通过其提供与施加到所述第一输入端的电压同相位的输出电压的输出端，所述反馈控制电路的输出端与所述第三和第四晶体管的栅极相连接。

25、根据权利要求17的电子电路，其中所述可变电阻电路包括一个由一p沟道绝缘栅型场效应管构成的第五晶体管，它具有与该第一和第二晶体管的源极相连接的漏极、与该第一电源线相连接的源极、和由所述电流控制电路所控制的栅极；和

其中所述监视电路包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第六晶体管，它具有其栅极宽度等于该第三晶体管的栅极宽度的1/m的栅极，在此m≥1、与该第一电源线相连接的源极、以及漏极；

一个由一p沟道绝缘栅型场效应晶体管构成的第七晶体管，它具有其栅极宽度等于该第三晶体管栅极宽度的1/m的栅极、与该第六晶体管的漏极相连接的源极、以及漏极，该基准电压则提供至该第七晶体管之栅极；

一个由一p沟道绝缘栅型场效应晶体管构成的第八晶体管，它具有其栅极宽度等于该第三晶体管之栅极宽度的1/m的栅极、与该第六晶体管之漏极相连接的源极、以及漏极，该基准电压则提供至该第八晶体管的栅极；并且

一个由一n沟道绝缘栅型场效应晶体管构成的第九晶体管，具有其栅极宽度等于该第四晶体管之栅极宽度的1/m的栅极、与该第二电源线相连接的源极、与该第八晶体管的漏极相连接；

所述反馈电路包括一差动放大器电路，它包括：

一个与该第七和第九晶体管的漏极相连接的第一输入端；

一个接收一恒定电压的第二输入端；以及

一个输出与施加于该第一输入端的电压同相位的电压的输出端，所述差动放大器电路的所述输出端与该第五和第六晶体管的栅极相连接。

26、一种与一条经过其提供一第一电源电压的第一电源线相连接的电子电路，其包括：

一个由一p沟道绝缘栅型场效应晶体管构成的第一晶体管，它具有与一个经过其提供一等于或低于所述第一电源电压的第二电压的第二电源线相连接的源极、与所述电子电路的输出端相连接的漏极、施加有一个第一信号的栅极，所述第一信号可在对应于该第二电源电压的高电平和对应于地电压的低电平之间转换；

一个由一n沟道绝缘栅场效应晶体管构成的第二晶体管，它具有与该第二电源线相连接的漏极、与所述输出端相连接的源极、以及施加有一个第二信号的栅极，所述第二信号可在对应于所述第一电源电压的高电平和对应于地电压的低电平之间转换；和

一个由一n沟道绝缘栅场效应晶体管构成的第三晶体管，它具有与该输出端相连接的漏极、与地连接的源极、和施加有一个第三信号的栅极，所述第三信号可在对应于该第一电源电压的高电平和对应于地电压的第二电平之间转换。

27、根据权利要求26的电子电路，其中该第二电源电压具有084V的下限值。

28、根据权利要求27的电子电路，其中该第二电源电压在上限值等于该第一电源电压。

29、一种电子电路，包括：

一个输出控制电路，它具有与一个经过其提供一第一电源电压的第一电源线相连接的电源端，并输出第一和第二信号，各信号可在一对应于该第一电源电压的高电平和一对应于地电压的低电平之间转换；

一个第一反相器，它具有一个与经过其提供一等于或低于该第一电源电压的第二电源电压的的第二电源线相连接的电源端、施加有该第一信号的输入端、及用于输出一信号的输出端，该信号可在对应于该第二电源电压的高电平和对应于地电平的低电平之间转换；

一个第二反相器，它具有与该第一电源线相连接的电源端、施加有第二信号的输入端、及用于输出一信号的输出端，该信号可在对应于该第一电源电压的高电平和对应于地电平的低电压之间转换；

一个由一n沟道绝缘栅型场效应晶体管构成的第一晶体管构成的第一晶体管，它具有与第二电源线相连接的漏极、与该输出端相连接的源极、与该第一反相器的输出端相连接的栅极；

一个由n-沟道绝缘栅型场效应晶体管构成的第二晶体管，它具有与第二电源线相连接的漏极、与输出端相连接的源极、施加有第一信号的栅极；以及

一个由一n沟道绝缘栅型场效应晶体管构成的第三晶体管，它具有与输出端相连接的漏极、接地的源极、与第二反相器的输出端相连接的栅极。

30、根据权利要求29的电子电路，其中第二电源电压具有0.84V的下限值。

31、根据权利要求30的电子电路，其中第二电源电压具有等于第一电源电压的上限值。

Images