JP2010098590A - 差動出力バッファ - Google Patents
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Abstract
【解決手段】 ドレインが電源電圧VDDに接続されるとともにゲートに出力差動信号OUTP,OUTNの出力コモンモード(VOC)を規定する第1の基準信号VREF1が入力されるデプレッション型NMOSトランジスタ11と、ソース双方がデプレッション型NMOSトランジスタ11のソースに接続されるとともに各ゲートに各差動信号INN,INPが入力されるPMOSトランジスタ12,14と、各ゲートおよび各ドレインが各PMOSトランジスタ12,14の各ゲートおよび各ドレインにそれぞれ接続されるとともに各ゲートに各差動信号INN,INPが入力されるNMOSトランジスタ13,15と、NMOSトランジスタ13,15双方のドレインとグランドGNDとの間に接続されたNMOSトランジスタ16とを備えた。
【選択図】 図1
Description
ドレインが電源に接続されゲートに出力差動信号の中心電圧を規定する第1の基準信号が入力される第1のデプレッション型NMOSトランジスタと、
ソースが上記第1のデプレッション型NMOSトランジスタのソースに接続された第1のPMOSトランジスタと、
ゲートおよびドレインが上記第1のPMOSトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する一方の信号の入力を受けるとともに、ドレインが一対の出力端子の一方に接続された第1のNMOSトランジスタと、
ソースが上記第1のデプレッション型NMOSトランジスタのソースに接続された第2のPMOSトランジスタと、
ゲートおよびドレインが上記第2のPMOSトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する他方の信号の入力を受けるとともに、ドレインが上記一対の出力端子の他方に接続された第2のNMOSトランジスタと、
ドレインが上記一対のNMOSトランジスタ双方のソースに接続され、ソースがグランドに接続されて、ゲートに出力差動信号の振幅を規定する第2の基準信号が入力される第3のNMOSトランジスタとを備えたことを特徴とする。
ソースが上記第2のデプレッション型NMOSトランジスタに接続されゲートがグランドに接続された第3のPMOSトランジスタと、
ドレインが抵抗を介して上記第3のPMOSトランジスタのドレインに接続されゲートが電源に接続された第4のNMOSトランジスタと、
ドレインが上記第4のNMOSトランジスタのソースに接続されソースがグランドに接続されてゲートに上記第2の基準信号が入力される第5のNMOSトランジスタと、
2つの入力端子のうちの一方の入力端子に出力差動信号の中心電圧を決めるための原基準信号の入力を受けるとともに、他方の入力端子が上記第3のPMOSトランジスタのドレインに接続され該第3のPMOSトランジスタのドレインの電位が上記原基準信号の電位と同一となるように上記第1の基準信号を生成する差動増幅器とからなるレプリカ回路をさらに備えたことが好ましい。
1a,1b 出力端子
10a,12,14,20a,22,24,32,42 PMOSトランジスタ
10b,13,15,16,34,35 NMOSトランジスタ
10c 定電流源
11,31 デプレッション型NMOSトランジスタ
17 終端抵抗
30,40 レプリカ回路
33 抵抗
36 差動増幅器
Claims (4)
- 入力差動信号を入力し所望の中心電圧および所望の振幅の出力差動信号を生成して出力する差動出力バッファであって、
ドレインが電源に接続されゲートに出力差動信号の中心電圧を規定する第1の基準信号が入力される第1のデプレッション型NMOSトランジスタと、
ソースが前記第1のデプレッション型NMOSトランジスタのソースに接続された第1のPMOSトランジスタと、
ゲートおよびドレインが前記第1のPMOSトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する一方の信号の入力を受けるとともに、ドレインが一対の出力端子の一方に接続された第1のNMOSトランジスタと、
ソースが前記第1のデプレッション型NMOSトランジスタのソースに接続された第2のPMOSトランジスタと、
ゲートおよびドレインが前記第2のPMOSトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する他方の信号の入力を受けるとともに、ドレインが前記一対の出力端子の他方に接続された第2のNMOSトランジスタと、
ドレインが前記一対のNMOSトランジスタ双方のソースに接続され、ソースがグランドに接続されて、ゲートに出力差動信号の振幅を規定する第2の基準信号が入力される第3のNMOSトランジスタとを備えたことを特徴とする差動出力バッファ。 - 前記第1のPMOSトランジスタのバックゲートが該第1のPMOSトランジスタのソースに接続されるとともに、前記第2のPMOSトランジスタのバックゲートが該第2のPMOSトランジスタのソースに接続されていることを特徴とする請求項1記載の差動出力バッファ。
- ドレインが電源に接続されゲートに前記第1の基準信号が入力される第2のデプレッション型NMOSトランジスタと、
ソースが前記第2のデプレッション型NMOSトランジスタに接続されゲートがグランドに接続された第3のPMOSトランジスタと、
ドレインが抵抗を介して前記第3のPMOSトランジスタのドレインに接続されゲートが電源に接続された第4のNMOSトランジスタと、
ドレインが前記第4のNMOSトランジスタのソースに接続されソースがグランドに接続されてゲートに前記第2の基準信号が入力される第5のNMOSトランジスタと、
2つの入力端子のうちの一方の入力端子に出力差動信号の中心電圧を決めるための原基準信号の入力を受けるとともに、他方の入力端子が前記第3のPMOSトランジスタのドレインに接続され該第3のPMOSトランジスタのドレインの電位が前記原基準信号の電位と同一となるように前記第1の基準信号を生成する差動増幅器とからなるレプリカ回路をさらに備えたことを特徴とする請求項1記載の差動出力バッファ。 - 前記第1のPMOSトランジスタのバックゲートが該第1のPMOSトランジスタのソースに接続されるとともに、前記第2のPMOSトランジスタのバックゲートが該第2のPMOSトランジスタのソースに接続され、前記第3のPMOSトランジスタのバックゲートが該第3のPMOSトランジスタのソースに接続されていることを特徴とする請求項3記載の差動出力バッファ。
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