JP2010098590A5 - - Google Patents

Claims (3)

1. 入力差動信号を入力し所望の中心電圧および所望の振幅の出力差動信号を生成して出力する差動出力バッファであって、
   ドレインが電源に接続されゲートに出力差動信号の中心電圧を規定する第１の基準信号が入力される第１のデプレッション型ＮＭＯＳトランジスタと、
   ソースが前記第１のデプレッション型ＮＭＯＳトランジスタのソースに接続された第１のＰＭＯＳトランジスタと、
   ゲートおよびドレインが前記第１のＰＭＯＳトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する一方の信号の入力を受けるとともに、ドレインが一対の出力端子の一方に接続された第１のＮＭＯＳトランジスタと、
   ソースが前記第１のデプレッション型ＮＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、
   ゲートおよびドレインが前記第２のＰＭＯＳトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する他方の信号の入力を受けるとともに、ドレインが前記一対の出力端子の他方に接続された第２のＮＭＯＳトランジスタと、
   ドレインが前記一対のＮＭＯＳトランジスタ双方のソースに接続され、ソースがグランドに接続されて、ゲートに出力差動信号の振幅を規定する第２の基準信号が入力される第３のＮＭＯＳトランジスタとを備えたことを特徴とする差動出力バッファ。
2. ドレインが電源に接続されゲートに前記第１の基準信号が入力される第２のデプレッション型ＮＭＯＳトランジスタと、
   ソースが前記第２のデプレッション型ＮＭＯＳトランジスタに接続されゲートがグランドに接続された第３のＰＭＯＳトランジスタと、
   ドレインが抵抗を介して前記第３のＰＭＯＳトランジスタのドレインに接続されゲートが電源に接続された第４のＮＭＯＳトランジスタと、
   ドレインが前記第４のＮＭＯＳトランジスタのソースに接続されソースがグランドに接続されてゲートに前記第２の基準信号が入力される第５のＮＭＯＳトランジスタと、
   ２つの入力端子のうちの一方の入力端子に出力差動信号の中心電圧を決めるための原基準信号の入力を受けるとともに、他方の入力端子が前記第３のＰＭＯＳトランジスタのドレインに接続され該第３のＰＭＯＳトランジスタのドレインの電位が前記原基準信号の電位と同一となるように前記第１の基準信号を生成する差動増幅器とからなるレプリカ回路をさらに備えたことを特徴とする請求項１記載の差動出力バッファ。
3. 前記第１のＰＭＯＳトランジスタのバックゲートが該第１のＰＭＯＳトランジスタのソースに接続されるとともに、前記第２のＰＭＯＳトランジスタのバックゲートが該第２のＰＭＯＳトランジスタのソースに接続され、前記第３のＰＭＯＳトランジスタのバックゲートが該第３のＰＭＯＳトランジスタのソースに接続されていることを特徴とする請求項１または２記載の差動出力バッファ。