JP3644010B2 - 光送信回路 - Google Patents
光送信回路 Download PDFInfo
- Publication number
- JP3644010B2 JP3644010B2 JP08524999A JP8524999A JP3644010B2 JP 3644010 B2 JP3644010 B2 JP 3644010B2 JP 08524999 A JP08524999 A JP 08524999A JP 8524999 A JP8524999 A JP 8524999A JP 3644010 B2 JP3644010 B2 JP 3644010B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- duty
- control signal
- current
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/50—Transmitters
- H04B10/501—Structural aspects
- H04B10/503—Laser transmitters
- H04B10/504—Laser transmitters using direct modulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/50—Transmitters
- H04B10/564—Power control
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
- H01S5/0428—Electrical excitation ; Circuits therefor for applying pulses to the laser
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Lasers (AREA)
- Optical Communication System (AREA)
- Control Of Amplification And Gain Control (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、発光素子として半導体レーザを備え、所定のパルス幅で且つ所定の光出力パワーとなるように制御し、且つ小型且つ低価格化を図った光送信回路に関する。
【０００２】
【従来の技術】
交換網等に収容される加入者に対しても、マルチメディア通信に対応する為の光加入者線が敷設されることになり、それに伴って、加入者端末装置側には光信号の送受信回路が設けられることになる。この場合の加入者用の光送信回路は、消光比を大きくする為に、発光素子としての半導体レーザのバイアス電流を零として駆動する構成が一般的である。
【０００３】
その為、半導体レーザの発振遅れにより、所定の光パルス幅とならないことがある。この発振遅れＴｄは、一般には次式で表される。
Ｔｄ＝τｓ・log （Ｉｐ）／（Ｉｐ＋Ｉｂ−Ｉｔｈ） …（１）
なお、τｓはキャリア寿命時間、Ｉｐは変調電流、Ｉｂはバイアス電流、Ｉｔｈは閾値電流を示す。即ち、バイアス電流Ｉｂを大きくすると、発振遅れＴｄを小さくすることができるが、前述のように、加入者用の光送信回路では、低消費電力化の為と、消光比を大きくする為に、バイアス電流Ｉｂ＝０の状態で半導体レーザを駆動する構成が採用されているから、発振遅れＴｄが問題となる。
【０００４】
この発振遅れＴｄを補償する為に、半導体レーザを駆動する駆動回路に入力するデータのデューティを調整する構成が採用されている。図２５は従来例の説明図であり、２０１は半導体レーザ、２０２は駆動回路、２０３は前述の発振遅れＴｄを調整するデューティ可変回路、２０４はデューティ調整回路、２０５はＡＰＣ（Ａutomatic Ｐower Ｃontrol）回路、２０６はモニタ用のフォトダイオード、２０７はモニタ調整回路を示す。
【０００５】
入力データＤＡＴＡをデューティ可変回路２０３に入力し、デューティ調整回路２０４に於ける初期設定による制御信号によって、入力データＤＡＴＡのデューティを、半導体レーザ２０１の発振遅れＴｄを補償できるように制御して、駆動回路２０２に入力する。駆動回路２０２は、デューティが制御されたデータを基に半導体レーザ２０１に駆動電流を供給する。
【０００６】
又フォトダイオード２０６は、半導体レーザ２０１の光出力をモニタし、ＡＰＣ回路２０５に入力する。即ち、半導体レーザ２０１の光出力が大きくなると、フォトダイオード２０６に流れる電流が大きくなり、モニタ調整回路２０７により変換された電圧が高くなる。これをＡＰＣ回路２０５で識別して、光出力パワー制御信号を駆動回路２０２に入力し、半導体サーザ２０１の駆動電流を低減する。その場合に、モニタ調整回路２０７の初期設定によって、半導体レーザ２０１の光出力の設定を行うことができる。
【０００７】
又ＡＰＣ回路２０５を省略した構成も知られており、そのような構成の光送信回路に於いても、駆動回路２０２から半導体レーザ２０１に供給する駆動電流の大きさに従った光出力となるから、この光出力を初期設定する為の調整回路を設け、設定された値の光出力パワー制御信号を駆動回路２０２に入力することになる。又半導体レーザ２０１の光出力の初期設定を行うと共に、駆動回路２０２に入力するデータのデューティをデューティ調整回路２０４に調整する構成が用いられる。
【０００８】
【発明が解決しようとする課題】
前述のように、消光比を大きくする為に、光送信回路の半導体レーザ２０１に常時供給するバイアス電流を小さく、更には零とするもので、それによる発振遅れによって光信号としてのパルス幅が縮小される。そこで、デューティ可変回路２０３を設けて入力データＤＡＴＡのデューティを調整可能となるものである。従って、従来例の光送信回路は、少なくとも、デューティ可変回路２０３を制御するデューティ調整回路２０４と、ＡＰＣ回路２０５への入力を調整するモニタ調整回路２０７との２箇所の調整回路を必要とするものであった。
【０００９】
そして、モニタ調整回路２０７により例えば光出力を大きくするように調整すると、半導体レーザ２０１の駆動電流を大きくするように駆動回路２０２が動作し、それにより半導体レーザ２０１の発振遅れが小さくなる。それを補償するように、デューティ調整回路２０４によりデューティ可変回路２０３に加える制御信号を、デューティが小さくなるように調整する必要がある。即ち、調整箇所が少なくとも２箇所あって、関連した調整が必要であるから、調整作業が煩雑である問題があった。又外部からの調整を可能とする為に、小型化を図ることが困難であった。
本発明は、デューティ調整と光出力調整とを連動させて１箇所の調整で済むように構成し、小型化並びに低価格化を図ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明の光送信回路は、（１）半導体レーザ１と、この半導体レーザ１に駆動電流を供給する駆動回路２と、この駆動回路２に入力するデータのデューティを制御するデューティ可変回路３とを含む光送信回路であって、初期設定を行う調整回路５と、この調整回路５により光半導体レーザ１の光出力の初期設定を行うと共に、光出力と逆方向の特性でデューティの初期設定を行う為の変換回路４とを備えている。即ち、１個の調整回路５により、半導体レーザ１の光出力調整と、デューティ可変回路３のデューティ調整とを同時に行うことができる。
【００１１】
又（２）変換回路４は、調整回路５により設定して駆動回路２に入力した光出力パワー制御信号を、光出力を大とした時にデューティを小とするように、デューティ制御用の制御信号に変換してデューティ可変回路３に入力する構成を備えている。
【００１２】
又（３）変換回路４は、光出力パワー制御信号をディジタル信号に変換してアドレス信号とするＡＤ変換器と、このＡＤ変換器からのアドレス信号によりアクセスされ、このアドレス信号と対応付けてデューティ制御用の制御信号を格納したメモリと、このメモリから読出されたディジタル信号のデューティ制御用の制御信号を、アナログ信号のデューティ制御用の制御信号に変換してデューティ可変回路３に入力するＤＡ変換器とにより構成することができる。
【００１３】
又（４）半導体レーザ１の温度特性を補償する温度補償回路を、調整回路と駆動回路との間に設けることができる。更に、デューティ可変回路の温度特性も補償するように、調整回路とデューティ可変回路との間に温度補償回路を設けることもできる。
【００１４】
又（５）温度補償回路は、温度検出素子と、この温度検出素子による検出信号をディジタル信号に変換してアドレス信号とするＡＤ変換器と、このＡＤ変換器からのアドレス信号によりアクセスされて、温度データを読出すメモリとを含み、調整回路からの光出力パワー制御信号をディジタル信号に変換してメモリから読出した温度データと乗算する乗算器と、この乗算器の出力信号をアナログ信号に変換して駆動回路に入力する光出力パワー制御信号とするＤＡ変換器とを備えることができる。
【００１５】
又（６）半導体レーザの光出力をモニタするフォトダイオードと、このフォトダイオードに流れる電流を検出して駆動回路にフィードバックするＡＰＣ回路と、フォトダイオードに流れる電流の初期設定を行う調整回路と、ＡＰＣ回路の出力信号をデューティ可変回路にデューティ制御用の制御信号に変換して入力する変換回路とを備えている。この１個の調整回路により、半導体レーザの特性のばらつきを補正するように初期値を設定し、それに対応してデューティも同時に調整する。
【００１６】
又（７）変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、前記初期値設定部からの初期設定値に従った値に対して前記電流−電圧変換部からの出力電圧に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えることができる。
【００１７】
又（８）変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、電源電圧変動を検出して前記電流−電圧変換部の出力電圧を補正する電源変動補償部と、この電源変動補償部の出力電圧を電流に変換する電圧−電流変換部と、前記初期値設定部からの初期設定値に従った値に対して前記電圧−電流変換部からの電流に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えることができる。
【００１８】
又（９）変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、この電流−電圧変換部の出力電圧に対応して抵抗値制御信号に変換する抵抗値制御部と、前記初期値設定部からの初期設定値に従った値に対して前記抵抗値制御部からの抵抗値制御信号に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えることができる。
【００１９】
又（１０）デューティ可変回路を、データとクロック信号とを入力して、前記変換回路からの前記デューティ制御用の制御信号に従って前記駆動回路に入力するデータのデューティを調整するクロックリファレンス型デューティ可変回路とすることができる。
【００２０】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は半導体レーザ、２は駆動回路、３はデューティ可変回路、４は変換回路、５は調整回路を示す。入力データＤＡＴＡはデューティ可変回路３を介して駆動回路２に入力され、駆動回路２から半導体レーザ１に駆動電流が供給される。
【００２１】
又調整回路５は、所望の光出力が半導体レーザ１から出力されるように、光出力パワー制御信号の初期値を設定して駆動回路２に入力する。駆動回路２は光出力パワー制御信号に従った駆動電流を半導体レーザ１に供給する。その時の光出力パワー制御信号を変換回路４により変換した制御信号をデューティ可変回路３に入力し、入力データＤＡＴＡのデューティを制御する。即ち、光出力の調整とデューティの調整とを、１箇所の調整回路５により同時に行うものである。
【００２２】
図２は半導体レーザの特性説明図であり、縦軸を発振遅れＴｄ〔ｎｓ〕、横軸をバイアス電流Ｉｂ〔ｍＡ〕とし、閾値電流Ｉｔｈ＝１６．３ｍＡの半導体レーザに、駆動電流ＩLD＝３０ｍＡを流した時と、ＩLD＝５０ｍＡを流した時との発振遅れＴｄを測定した結果を示すものである。この駆動電流ＩLDは、バイアス電流Ｉｂと変調電流Ｉｐとの和に相当するものである。
【００２３】
半導体レーザの発振遅れＴｄは、変調電流Ｉｐ及びバイアス電流Ｉｂを大きくすることにより、小さくすることができる。この発振遅れＴｄは、（１）式に示すものであり、デューティ可変回路３の出力信号のデューティＷ〔％〕は、入力データの周期をＴｏとすると、例えば、光出力信号のデューティを１００％にするには、
Ｗ＝（Ｔｏ＋Ｔｄ）／Ｔｏ
としてデューティ可変回路３の初期調整を行えば良いことが判る。
【００２４】
又光出力パワーの調整に変調電流Ｉｐを使用する場合、バイアス電流Ｉｂは定数であり、又閾値電流Ｉｔｈの固体ばらつきが少ない場合、この閾値電流Ｉｔｈを定数と見做すことができる。従って、Ｉｂ，Ｉｔｈを定数とすることにより、（１）式の発振遅れＴｄは、変調電流Ｉｐの関数Ｔｄ（Ｉｐ）となる。即ち、Ｔｄ＝Ｔｄ（Ｉｐ）と表すことができる。この関数Ｔｄ（Ｉｐ）は常に負の傾きを持つものである。
【００２５】
一方、デューティＷは、
Ｗ＝１＋（１／Ｔｏ）Ｔｄ（Ｉｐ）
と表すことができる。従って、デューティの調整値は、変調電流Ｉｐに対して常に負の傾きを持つ関数となる。即ち、
Ｉｐ→大⇒Ｔｄ→小 …（２）
と表すことができる。
【００２６】
例えば、デューティ〔％〕と駆動電流ＩLD〔ｍＡ〕との関係は、図３に示すものとなる。駆動回路２から半導体レーザ１に供給する駆動電流ＩLDを大きくして光出力を増大した時は、例えば、デューティを典型設定値より小さくし、反対に駆動電流ＩLDを小さくして光出力を低下させた時は、デューティを典型設定値より大きくする。このように負の傾斜を有する関係となるように、調整回路５から駆動回路２に加える光出力パワー制御信号と、デューティ可変回路３に加える制御信号との関係を、変換回路４によって変換する。
【００２７】
図４は駆動回路及び調整回路の要部説明図であり、Ｑ１〜Ｑ３はｎチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する）、Ｒ１は抵抗、ＩＮＶ１はインバータ、ＲＶ１は可変抵抗、ＣＩ１は定電流源を示す。調整回路５は、可変抵抗ＲＶ１に定電流源ＣＩ１を接続し、可変抵抗ＲＶ１の端子電圧を光出力パワー制御信号として、駆動回路２のトランジスタＱ３のゲートに入力するものである。この調整回路５の可変抵抗ＲＶ１により、光出力が所定値となるように初期設定するものである。
【００２８】
又駆動回路２は、トランジスタＱ１〜Ｑ３とインバータＩＮＶ１と抵抗Ｒ１とを含み、トランジスタＱ１，Ｑ２のソースを共通にトランジスタＱ３のドレインに接続し、このトランジスタＱ３のゲートに、調整回路５からの光出力パワー制御信号を入力し、又トランジスタＱ１，Ｑ２のゲートに入力信号が逆位相に入力されるように接続し、トランジスタＱ１のドレインに抵抗Ｒ１を介して電源電圧ＶDDを印加し、トランジスタＱ２のドレインに半導体レーザ１を接続し、この半導体レーザ１の駆動電流の大きさを、光出力パワー制御信号に従って制御するものである。この場合、光出力パワー制御信号を大きくすると、駆動電流が大きくなって光出力が増大することになる。
【００２９】
図５はデューティ可変回路と変換回路との説明図であり、Ｑ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１１はｐチャネル型ＭＯＳ ＦＥＴ、Ｑ６，Ｑ７，Ｑ１０はｎチャネル型ＭＯＳ ＦＥＴであり、以下トランジスタと略称する。又ＩＮＶ２，ＩＮＶ３はインバータ、Ｒ２〜Ｒ４は抵抗、Ａ１は比較器を構成する演算増幅器、Ａ２は所定の利得で増幅する演算増幅器、ＣＩ２は定電流源を示す。又Ｉ５はトランジスタＱ５を流れる電流、Ｖ１はインバータＩＮＶ２の入力電圧である。
【００３０】
変換回路４は、演算増幅器Ａ２と抵抗Ｒ３，Ｒ４とにより非反転増幅器を構成した場合を示し、調整回路５（図２参照）の可変抵抗ＲＶ１の調整に従った光出力パワー制御信号を、演算増幅器Ａ２により前述の関係の制御信号に変換して、デューティ可変回路３に入力するものである。
【００３１】
デューティ可変回路３は、カレントミラー回路を構成するトランジスタＱ４，Ｑ５の電流を制御するトランジスタＱ６と、このトランジスタＱ６のゲートに接続した比較器Ａ１と、入力データＤＡＴＡをゲートに入力するトランジスタＱ７，Ｑ８と、トランジスタＱ５，Ｑ７の接続点にゲートを接続したトランジスタＱ１０，Ｑ１２と、トランジスタＱ８と定電流源との接続点にゲートを接続したトランジスタＱ９，Ｑ１１と、トランジスタＱ１１，Ｑ１２の接続点に縦続接続したインバータＩＮＶ２，ＩＮＶ３とを含むものである。
【００３２】
例えば、調整回路５に於ける初期設定により、半導体レーザ１の光出力を大きくする光出力パワー制御信号が変換回路４に入力されたとすると、図３に示す関係からデューティを小さくするようにデューティ可変回路３を制御すれば良いことになる。このデューティ可変回路３は、比較器Ａ１に入力する信号レベルを大きくすると、抵抗Ｒ２の両端の電圧と比較してトランジスタＱ６のゲートに入力することから、トランジスタＱ６に流れる電流が大きくなる。
【００３３】
それによって、トランジスタＱ５に流れる電流Ｉ５が大きくなる。又入力データＤＡＴＡが“１”の時、トランジスタＱ７がオン、トランジスタＱ８がオフとなり、“０”の時、トランジスタＱ７がオフ、トランジスタＱ８がオンとなる。そして、トランジスタＱ７がオンの時、トランジスタＱ１２がオフ、トランジスタＱ１１がオンとなり、Ｖ１はハイレベルとなる。反対に、トランジスタＱ７がオフの時、トランジスタＱ１２がオン、トランジスタＱ１１がオフとなって、Ｖ１はローレベルとなる。
【００３４】
従って、右下に、入力（データＤＡＴＡ）と、Ｖ１と、出力（インバータＩＮＶ３の出力）とを示すように、矩形波のパルス入力に対して、トランジスタの動作遅れにより、立上り及び立下りが緩やかになる。その場合に、トランジスタＱ５に流れる電流Ｉ５を小さくすると、Ｖ１の立下りが矢印で示すように緩くなる方向に変化し、反対に、トランジスタＱ５に流れる電流Ｉ５を大きくすると、Ｖ１の立下りは急峻になる。この波形の変化をインバータＩＮＶ２，ＩＮＶ３の閾値によって矩形波に変換するから、出力のパルス幅は、電流Ｉ５を小さくするに従って、矢印で示すように狭くなる方向に変化する。又電流Ｉ５を大きくするように調整すると、出力パルス幅は、広くなる方向に変化する。
【００３５】
前述のように、調整回路５に於ける初期設定により、例えば、半導体レーザ１の光出力を低くする光出力パワー制御信号を駆動回路２に入力した時、変換回路４からデューティ可変回路３に入力される制御信号は、図３に関連してデューティを大きくするように変換される。従って、トランジスタＱ５に流れる電流Ｉ５は減少され、Ｖ１の波形の立下りが緩やかとなり、インバータＩＮＶ３の出力のパルス幅が広くなる。即ち、デューティが大きくなるように制御される。従って、調整回路５の可変抵抗ＲＶ１の調整によって、光出力とデューティとの初期設定を同時に行うことができる。
【００３６】
図６は本発明の第２の実施の形態の説明図であり、１１は半導体レーザ、１２は駆動回路、１３はデューティ可変回路、１４は変換回路、１５は調整回路、１６はフォトダイオード、１７はＡＰＣ回路を示す。この実施の形態は、半導体レーザ１１の光出力をフォトダイオード１６によりモニタする場合を示す。
【００３７】
半導体レーザ１１の閾値電流を無視すると、フォトダイオード１６に流れる電流Ｉｍと、半導体レーザ１１の駆動電流ＩLDとは比例関係となる。即ち、
Ｉｍ→大⇒Ｔｄ→小 …（３）
の関係となる。従って、調整回路１５によるフォトダイオード１６に流れる電流Ｉｍの調整と連動するように変換回路１４により変換して、デューティ可変回路１３に入力する制御信号を形成する。それにより、調整回路１５の可変抵抗の初期設定により、ＡＰＣ回路１７を介して半導体レーザ１１の光出力の初期設定を行うと共に、駆動回路１２に入力するデータのデューティの初期設定が可能となる。
【００３８】
図７は駆動回路の説明図であり、Ｑ２１〜Ｑ２８はＭＯＳ ＦＥＴで、Ｑ２７，Ｑ２８はディプレション型ＦＥＴを示し、以下トランジスタと略称する。又Ａ３は相補出力のバッファ増幅器、Ｒ２１〜Ｒ２５は抵抗、ＣＩ３〜ＣＩ５は定電流源、ＶDD，ＶSSは電源電圧を示す。
【００３９】
又ＬＤは、図示を省略した半導体レーザを示し、トランジスタＱ２８を介してバイアス電流Ｉｂを供給し、トランジスタＱ２６を介して入力データに対応した変調電流Ｉｐを供給する場合を示す。なお、調整回路１５の初期設定による光出力パワー制御信号により、変調電流Ｉｐ及びバイアス電流Ｉｂを制御する場合を示すが、バイアス電流Ｉｂを零とする場合は、トランジスタＱ２７を省略し、又バイアス電流Ｉｂを一定とする場合は、ゲートに点線で示す抵抗Ｒ２５を接続することになる。
【００４０】
又トランジスタＱ２３，Ｑ２４は、ダイオードと定電流源ＣＩ４，ＣＩ５とにより、差動対のトランジスタＱ２１，Ｑ２２とトランジスタＱ２５，Ｑ２６との間のレベル変換を行う為のものであり、例えば、“１”のデータがバッファ増幅器Ａ３に入力されると、差動対の一方のトランジスタＱ２１はオフ、他方のトランジスタＱ２２はオンとなり、それによって、トランジスタＱ２４はオン、トランジスタＱ２６はオンとなって、トランジスタＱ２７を介して半導体レーザＬＤに変調電流Ｉｐが供給される。
【００４１】
この変調電流Ｉｐは、トランジスタＱ２７を制御することによって調整できるものであり、又半導体レーザＬＤの光出力は変調電流Ｉｐの大きさに従って調整できるから、調整回路１５からの光出力パワー制御信号（Ｉｐ制御）によって制御することができる。なお、この駆動回路１２は、図１に於ける駆動回路２にも適用可能である。
【００４２】
図８はデューティ可変回路及び変換回路の説明図であり、Ｑ３１〜Ｑ３３はｎチャネル・パイポーラ・トランジスタ（以下トランジスタと略称する）、Ｃ１，Ｃ２はコンデンサ、Ｒ２６〜Ｒ２９は抵抗、Ａ４は演算増幅器、ＣＩ６，ＣＩ７は定電流源を示す。
【００４３】
調整回路１４は、演算増幅器Ａ４と抵抗Ｒ２８，Ｒ２９とを含み、抵抗Ｒ２８，Ｒ２９により変換比を設定し、デューティ可変回路１３にデューティ制御用の制御信号を出力する。又デューティ可変回路１３は、コンデンサＣ１と抵抗Ｒ２６とをコレクタに接続したトランジスタＱ３１と、コンデンサＣ２と抵抗Ｒ２７とをコレクタに接続したトランジスタＱ３２とのエミッタに共通に定電流源ＣＩ６を接続し、差動対の一方のトランジスタＱ３１のベースにデータＤＡＴＡを入力し、他方のトランジスタＱ３２のベースに変換回路１４からの制御信号を入力し、このトランジスタＱ３２のコレクタにベースを接続したトランジスタＱ３３のエミッタからデューティを制御したデータを出力する。
【００４４】
入力データＤＡＴＡの立上り及び立下りに傾斜を有する図示のような台形波形の場合、例えば、調整回路１５からの制御信号のレベルを高くすると、変換回路１４からの制御信号のレベルも高くなり、従って、トランジスタＱ３１は入力データＤＡＴＡのデューティ１００％の台形波のピーク値近傍でオン，オフするから、トランジスタＱ３２のオン期間が長くなる。それにより、トランジスタＱ３３のオフ期間が長くなるから、デューティは１００％より小さくなる。即ち、光出力パワーを大きくするように光出力パワー制御信号を設定すると、入力データＤＡＴＡのデューティは小さくなるように、デューティ可変回路１３が動作することになる。なお、このデューティー可変回路１３及び変換回路１４は、図１に於けるデューティ可変回路３及び変換回路４に適用可能である。
【００４５】
図９は本発明の第３の実施の形態の説明図であり、２１は半導体レーザ、２２は駆動回路、２３はデューティ可変回路、２４は変換回路、２５は調整回路、２６は温度補償回路、Ａ５は演算増幅器、Ｒ３１〜Ｒ３３は抵抗、ＴＨ１はサーミスタ等の温度検出素子を示す。
【００４６】
半導体レーザ２１と駆動回路２２とデューティ可変回路２３と変換回路２４と調整回路２５とについては、図１に示す実施の形態と同様であるから重複した説明は省略する。又半導体レーザ２１は、一定の駆動電流の場合、温度が上昇すると、閾値が上昇し、又損失が増加して光出力が低下する傾向を有するものである。そこで、この実施の形態は、温度補償回路２６を設けて、半導体レーザ２１や駆動回路２２の温度特性を補償するものである。
【００４７】
この温度補償回路２６は、演算増幅器Ａ５と抵抗Ｒ３１〜Ｒ３３と温度検出素子ＴＨ１とを含み、温度検出素子ＴＨ１により、周囲温度或いは半導体レーザ２１の温度を検出して、例えば、温度が上昇した場合、温度検出素子ＴＨ１をサーミスタとした場合、その抵抗値が低くなる。それにより、調整回路２５からの光出力パワー制御信号のレベルが初期設定値より高くなり、駆動回路２２から半導体レーザ２１に供給する駆動電流を上昇させて、光出力が低下しないように制御することができる。従って、広範囲の温度変化環境に於いても安定な動作を行わせることができる。
【００４８】
図１０は本発明の第４の実施の形態の説明図であり、３１は半導体レーザ、３２は駆動回路、３３はデューティ可変回路、３４は変換回路、３５は調整回路、３６は温度補償回路、Ａ６は比較器、Ｑ３５，Ｑ３７はｐチャネル型ＭＯＳ ＦＥＴ、Ｑ３６，Ｑ３８はｎチャネル型ＭＯＳ ＦＥＴ（以下、トランジスタと略称する）、ＴＨ２は温度検出素子を示す。
【００４９】
この実施の形態は、図９に示す実施の形態と温度補償回路３６の構成が異なるだけで、他の構成は同一であるから重複した説明は省略する。この温度補償回路３６は、比較器Ａ６と、トランジスタＱ３５〜Ｑ３８と温度検出素子ＴＨ２とを含む構成を有し、調整回路３５の初期設定による光出力パワー制御信号と、温度検出素子ＴＨ２の端子電圧とを比較して、トランジスタＱ３６を制御し、カレントミラー回路を構成するトランジスタＱ３５に流れる電流を温度に対応して制御する。それによって、トランジスタＱ３８から駆動回路３２に入力される光出力パワー制御信号が温度に対応して制御される。
【００５０】
例えば、温度上昇により半導体レーザ３１の光出力が低下するようになると、調整回路３５の初期設定による光出力パワー制御信号は、温度調整回路３６の温度検出素子ＴＨ２の抵抗値が低下することにより、カレントミラー回路を構成するトランジスタＱ３５，Ｑ３６に流れる電流が上昇し、トランジスタＱ３８から駆動回路３２に、初期設定値より高くなる値の光出力パワー制御信号が入力されて、光出力の低下を補正することができる。
【００５１】
図１１は本発明の第５の実施の形態の説明図であり、４１は半導体レーザ、４２は駆動回路、４３はデューティ可変回路、４４は変換回路、４５は調整回路、４６は温度補償回路、４７，５０はＡＤ変換器（Ａ／Ｄ）、４８は乗算器、４９はＤＡ変換器（Ｄ／Ａ）、ＴＨ３は温度検出素子、Ｍ１はメモリを示す。
【００５２】
温度補償回路４６は、温度検出素子ＴＨ３によるアナログの温度検出信号をＡＤ変換器５０によりディジタル信号に変換し、メモリＭ１のアドレス信号として入力する。このメモリＭ１には、検出温度値に対応す温度補償値を格納しており、この温度補償値は、調整回路４５に於いて初期設定した値に対して、増加させるか又は減少させるかの補償比率を示すものである。
【００５３】
そして、メモリＭ１から読出した温度補償値を乗算器４８に入力する。又調整回路４８は、半導体レーザ４１の光出力を設定し、駆動回路４２に光出力パワー制御信号を入力するものであるが、ディジタル演算を行う為に、ＡＤ変換器４７によりディジタル信号に変換し、又温度補償回路４６からのディジタルの温度補償値とを乗算器４８により乗算し、ＤＡ変換器４９によりアナログの光出力パワー制御信号として、駆動回路４２に入力する。
【００５４】
例えば、温度が上昇すると、温度補償回路４６の温度検出素子ＴＨ３の抵抗値が低下し、ＡＤ変換器５０に入力する温度検出素子ＴＨ３の端子電圧が低下し、ＡＤ変換器５０により変換したディジタル値が小さくなる。このディジタル信号をメモリＭ１のアドレス信号としてアクセスし、格納されている温度補償値を読出して乗算器４８に入力する。この場合、温度補償値は、検出温度の上昇に対して光出力パワー制御信号を増加させる比率を示し、従って、乗算器４８の出力信号をＤＡ変換器４９により変換した光出力パワー制御信号のレベルは初期設定値に比較して大きくなり、駆動回路４２から半導体レーザ４１に供給される駆動電流が上昇し、光出力の低下を補正することができる。
【００５５】
図１２は本発明の第６の実施の形態の説明図であり、図８と同一符号は同一部分を示し、５１は温度補償回路、ＴＨ４は温度検出素子、Ｒ３４は抵抗を示す。この温度補償回路５１を変換回路１４とデューティ可変回路１３との間に接続し、温度変化に対応して初期設定値のデューティを調整可能としたものである。
【００５６】
半導体レーザは、温度上昇により閾値電流Ｉｔｈが上昇し、発振遅れＴｄが大きくなる傾向を有するものである。即ち、
Ｔｔｈ→大⇒Ｔｄ→大 …（４）
となる。そこで、温度上昇により発振遅れＴｄが大きくなることを補償する為に、デューティを大きくする。
【００５７】
例えば、温度が上昇すると、温度検出素子ＴＨ４の抵抗値が低下するから、変換回路１４を介した制御信号の初期値は低下する。従って、デューティ可変回路１３のトランジスタＱ３２のベースに入力される制御信号が低下するから、トランジスタＱ３２から出力されるデータのデューティは大きくなるように制御されて、発振遅れＴｄを補償することができる。
【００５８】
図１３は本発明の第７の実施の形態の説明図であり、図６と同一符号は同一部分を示し、重複した説明は省略する。なお、５２は温度補償回路である。即ち、この実施の形態は、ＡＰＣ回路１７と駆動回路１２との間に温度補償回路５２を接続したもので、温度変化が発生しても、ＡＰＣループを介して駆動回路１２に入力される光出力パワー制御信号を、温度補償回路５２により補償して、調整回路１５により初期設定した光出力を維持できるように制御するものである。なお、温度補償回路５２は、前述の各実施の形態の温度補償回路を適用することができるものである。
【００５９】
図１４は本発明の第８の実施の形態の変換回路及び調整回路の説明図であり、（Ａ）は変換回路、（Ｂ）は調整回路を示す。同図の（Ａ）の変換回路は、ＡＤ変換器（Ａ／Ｄ）とメモリＭ２とＤＡ変換器（Ｄ／Ａ）とから構成されている。又メモリＭ２は、例えば、リードオンリメモリ（ＲＯＭ）や、電気的に消去，書込が可能のリードオンリメモリ（ＥＥＰＲＯＭ）等を適用することができ、駆動回路に入力する光出力パワー制御信号に対応するデューティ制御用の制御信号を格納するものである。
【００６０】
従って、調整回路又はＡＰＣ回路を介した光出力パワー制御信号を、変換回路のＡＤ変換器（Ａ／Ｄ）によりディジタル信号に変換してメモリＭ２のアクセス信号とし、デューティ制御用の制御信号を読出し、ＤＡ変換器（Ｄ／Ａ）によりアナログの制御信号に変換してデューティ可変回路に入力することになる。この変換回路は、演算増幅器等を用いる必要がないから、小型化が可能で且つ安定な動作が可能となる利点があり、前述の各実施の形態に於ける変換回路に適用することができる。
【００６１】
又図１４の（Ｂ）の調整回路は、メモリＭ３とＤＡ変換器（Ｄ／Ａ）とにより構成されている。メモリＭ３は、リードオンリメモリ（ＲＯＭ）や電気的に消去，書込みが可能のリードオンリメモリ（ＥＥＰＲＯＭ）等を適用することができる。そして、複数の光出力パワー制御信号を格納して、手動設定或いは上位装置のプロセッサ等から初期設定値としての光出力パワー制御信号を選択読出しする構成とする。そして、読出したディジタルの光出力パワー制御信号をＤＡ変換器（Ｄ／Ａ）によりアナログの光出力パワー制御信号に変換して、前述の変換回路及び半導体レーザの駆動回路に入力することになる。
【００６２】
この調整回路は、前述の各実施の形態の調整回路として適用することができる。又この調整回路を図１１の実施の形態に適用した場合は、図１１のＡＤ変換器４７を省略して、メモリＭ３から読出したディジタルの光出力パワー制御信号を乗算器４８に入力する構成とすることになる。
【００６３】
図１５は本発明の第９の実施の形態の説明図であり、６１は半導体レーザ、６２は駆動回路、６３はデューティ可変回路、６４は変換回路、６５は調整回路、６６はフォトダイオード、６７はＡＰＣ回路、６８は温度補償回路、６９は自動調整用のコンピュータ、Ｍ１はメモリ、ＳＥＬはセレクタを示す。
【００６４】
この実施の形態は、図１３に示す実施の形態と光送信回路の機能は同一であるから重複した説明は省略する。この実施の形態に於ける調整回路６５は、フォトダイオード６６に流れる電流の設定を可能とするように、抵抗分圧による複数の値の中の一つを選択出力するセレクタＳＥＬ１と、このセレクタＳＥＬ１を制御するメモリＭ４とにより構成して、このメモリＭ４に、コンピュータ６９からセレクタＳＥＬ１制御用のデータを書込む場合を示す。光送信回路として動作する場合は、メモリＭ４から読出された制御用データによりセレクタＳＥＬ１を制御して、初期設定された値を選択してＡＰＣ回路６７に入力することになる。
【００６５】
この場合、例えば、半導体レーザ６１の光出力パワー及びデューティを、図示を省略した測定装置により測定し、その測定値をコンピュータ４９に入力し、所定の光出力パワー及び光信号のデューティが得られるように、コンピュータ４９から調整回路６５のメモリＭ４にセレクタＳＥＬ１の制御用データを書込むことにより、初期設定の自動化を図ることができる。
【００６６】
このような調整回路６５は、前述の各実施の形態の調整回路として適用可能であり、多数の光送信回路を所定の光出力パワーとなるように調整する場合の作業が簡単化され、且つ高精度の初期設定が可能となる。
【００６７】
図１６は本発明の第１０の実施の形態の説明図であり、７１は半導体レーザ、７２は駆動回路、７３はデューティ可変回路、７４は変換回路、７５は光出力調整回路、７６はフォトダイオード、７７はＡＰＣ回路、７８は温度補償回路、７９は制御信号生成部、８０は基準電圧生成回路を示す。
【００６８】
この実施の形態は、図６，図１３又は図１５に示すＡＰＣ回路を含む光送信回路を示す。又温度補償回路７８は、サーミスタ等の温度検出素子ＴＨ５とｎチャネル型ＭＯＳ ＦＥＴＱ４０とを含み、ＡＰＣ回路７７と変換回路７４との間に接続し、デューティ可変回路７３に変換回路７４を介して加えるデューティ制御用の制御信号の温度補償を行うものである。
【００６９】
又ＡＰＣ回路７７は、光出力調整回路７５と、制御信号生成部７９と、基準電圧生成回路８０とを含むもので、光出力調整回路７５は、例えば、図１３に於ける初期設定用の可変抵抗等を含む調整回路１５に相当した構成とすることができる。又基準電圧生成回路８０は、入力データＤＡＴＡを基に、光出力を送出するデータを検出して制御信号生成部７９に基準電圧を入力するものである。
【００７０】
従って、データＤＡＴＡの入力時の半導体レーザ７１の光出力をフォトダイオード７６により検出し、光出力調整回路７５による初期設定に従った光検出信号と基準電圧生成回路８０からの基準電圧とを、制御信号生成部７９に於いて比較して、駆動回路７２に入力する光出力パワー制御信号の更新を行って、半導体レーザ７１の光出力の変動を抑制する。
【００７１】
又温度補償回路７８は、温度検出素子ＴＨ５とトランジスタＱ４０とを含み、光出力パワー制御信号をトランジスタＱ４０のゲートに入力し、そのトランジスタＱ４０のドレインに変換回路７４を接続している。この場合、温度検出素子ＴＨ５をサーミスタにより構成すると、温度上昇により抵抗値が低くなり、変換回路７４に入力する光出力パワー制御信号のレベルが高くなる。
【００７２】
これをそのままデューティ可変回路７３に入力する制御信号に変換すると、その制御信号のレベルも高くなり、前述の図５，図８又は図１２に示すデューティ可変回路の場合、デューティが小さくなるように制御される。即ち、温度補償が逆方向に作用することになる。そこで、変換回路７４又はデューティ可変回路７３は、温度補償回路７８を介した光出力パワー制御信号のレベルが高くなった時に、デューティを大きくするように、変換或いはデューティ可変を行う構成とすることになる。
【００７３】
図１７は本発明の第１１の実施の形態の説明図であり、８１は半導体レーザ、８２は駆動回路、８３はデューティ可変回路、８４は変換回路、８５は光出力調整回路、８６はフォトダイオード、８７はＡＰＣ回路、８８は温度補償回路、８９は制御信号生成部、９０は基準電圧生成回路を示す。
【００７４】
この実施の形態は、図１６のＡＰＣ回路７７と変換回路７４とを接続し、ＡＰＣ回路７７と駆動回路７２との間に温度補償回路７８を接続した構成に相当し、又温度補償回路８８は、比較器Ａ５と、温度検出素子ＴＨ６と、ｎチャネル型ＭＯＳ ＦＥＴＱ４１，Ｑ４４と、ｐチャネル型ＭＯＳ ＦＥＴＱ４２，Ｑ４３（以下トランジスタと略称する）とを含む構成を有するもので、変換回路７４が前述の各実施の形態と同様の場合、逆温度補償を行う構成に相当する。
【００７５】
従って、温度補償回路の構成と変換回路７４の構成とに対応し、通常の温度補償特性を得ることを可能である。何れの場合も、調整回路に於ける初期設定によって、光出力とデューティとを同時に調整することができる。
【００７６】
図１８は本発明の第１２の実施の形態のデューティ可変回路と変換回路との説明図であり、デューティ可変回路は、図５に示すデューティ可変回路３と同様の構成を有するものであるから、同一部分は同一符号を付加して示している。又比較器Ａ１は、基準電圧Ｖｒと抵抗Ｒ２の両端電圧とを比較して、トランジスタＱ６に流れる電流を一定化するものである。
【００７７】
又変換回路は、比較器Ａ６と、ｐチャネル型ＭＯＳ ＦＥＴＱ４５，Ｑ４７とｎチャネル型ＭＯＳ ＦＥＴＱ４６（以下Ｑ４５〜Ｑ４７をトランジスタと略称する）と、抵抗Ｒ４１とを含む構成を有し、トランジスタＱ４７のソースを、デューティ可変回路のトランジスタＱ５，Ｑ７の接続点に接続する。
【００７８】
従って、調整回路からの光出力パワー制御信号が、変換回路の比較器Ａ６に入力され、抵抗Ｒ４１の両端の電圧と比較されて、トランジスタＱ４６が制御されるから、その光出力パワー制御信号のレベルが大きい程、トランジスタＱ４７からの電流Ｉｄによる制御信号が大きくなる。この電流Ｉｄは、デューティ可変回路のトランジスタＱ５，Ｑ７の接続点に加えられ、トランジスタＱ６に流れる電流を大きくした場合に相当し、入力データＤＡＴＡのデューティーが小さくなる方向に制御されて、インバータＩＮＶ３から駆動回路へ入力される。即ち、変換回路からデューティ可変回路に対する制御信号を、電流Ｉｄとして伝達する場合を示すものである。
【００７９】
図１９は本発明の第１３の実施の形態のデューティ可変回路と変換回路との説明図であり、デューティ可変回路は、図５に示すデューティ可変回路３と及び図１８に示すデューティ可変回路と同様な構成を有する場合を示し、それぞれ同一部分は同一の符号を付加して示し、Ｑ１３，Ｑ４８〜Ｑ４９はｎチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する、Ａ７は比較器、Ｒ４２は抵抗、ＣＩ８，ＣＩ９は定電流源を示す。
【００８０】
デューティ可変回路は、図５及び図１８のデューティ可変回路の抵抗Ｒ２の代わりに、トランジスタＱ１３を接続し、このトランジスタＱ１３を変換回路からの制御信号によって制御する場合を示す。又変換回路は、比較器Ａ６，Ａ７と、トランジスタＱ４５〜Ｑ５０と、抵抗Ｒ４１，Ｒ４２と、定電流源ＣＩ８，ＣＩ９とを含む構成を有するものである。
【００８１】
即ち、トランジスタＱ４５，Ｑ４７によるカレントミラー回路のトランジスタＱ４５のソースに、トランジスタＱ４６のドレインを接続し、このトランジスタＱ４６のソースに抵抗Ｒ４１を接続し、この抵抗Ｒ４１の両端の電圧と調整回路からの制御信号とを比較する比較器Ａ６の出力端子をトランジスタＱ４６のゲートに接続する。
【００８２】
又トランジスタＱ４７のソースに、トランジスタＱ４８のゲートとドレインとを接続し、更にトランジスタＱ５０のゲートを接続し、定電流源ＣＩ８をドレインに接続したトランジスタＱ４９のゲートに比較器Ａ７の出力端子を接続し、又定電流源ＣＩ９と抵抗Ｒ４２との接続点に、トランジスタＱ５０のドレインを接続し、比較器Ａ７により、トランジスタＱ４９，Ｑ５０のドレイン電位を比較し、その比較出力を変換した制御信号として、デューティ可変回路のトランジスタＱ１３のゲートに入力する。
【００８３】
従って、調整回路からの制御信号は、抵抗Ｒ４１の両端の電圧と比較され、制御信号のレベルに対応してトランジスタＱ４６に流れ、それに対応してトランジスタＱ４７，Ｑ５０に電流が流れ、抵抗Ｒ４２の両端の電圧は、制御信号のレベルを高くすると、低くなる。従って、比較器Ａ７からの制御信号のレベルが高くなる。即ち、光出力パワー制御信号のレベルを高くして、光出力を大きくすると、デューティ可変回路により入力データＤＡＴＡのデューティは小さくなるように制御される。
【００８４】
図２０はクロックリファレンス型デューティ可変回路の説明図であり、９１はクロックリファレンス型デューティ制御回路、９２はフリップフロップ（Ｆ／Ｆ）、９３は分周回路、９４，９５は第１，第２のデューティ可変部（Ｄｕｔｙ１，Ｄｕｔｙ２）、９６は電圧・電流変換回路（Ｖ／Ｉ）、９７は比較器、Ｃ１１はコンデンサ、Ｒ５１は抵抗、Ｖｄは基準電圧を示す。
【００８５】
クロック信号ＣＬＫは、データＤＡＴＡの速度に従った速度であり、フリップフロップ９２に於いてデータＤＡＴＡをクロック信号ＣＬＫに同期させ、このフリップフロップ９２の出力信号を第１のデューティ可変部９４に入力する。又クロック信号ＣＬＫを分周回路９３に入力して２分周して、デューティ１００％の信号として、第２のデューティ可変部９５に入力する。
【００８６】
デューティ可変部９４，９５は同一の構成を有し、電圧・電流変換部９６からの信号によってデューティの制御が行われるものであり、第２のデューティ可変部９５からデューティが調整された信号が出力され、抵抗Ｒ５１とコンデンサＣ１１とによる平均化回路による平均値を比較器９７に入力し、基準電圧Ｖｄと比較する。この基準電圧Ｖｄは、光送信回路に適用した時に、半導体レーザの光出力の初期設定又は光出力検出による光出力パワー制御信号とするものである。
【００８７】
図２１はデューティ可変部と電圧・電流変換部との説明図であり、Ｑ５１，Ｑ５３〜Ｑ５６はｐチャネル型ＭＯＳ ＦＥＴ、Ｑ５２，Ｑ５７〜Ｑ５９はｎチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する）、Ｒ５２は抵抗、ＩＮＶ５，ＩＮＶ６はインバータ、ＣＩ１０は定電流源を示す。
【００８８】
電圧・電流変換回路９６は、比較器９７の出力信号をゲートに入力するトランジスタＱ５２と、このトランジスタＱ５２のドレインにソースとゲートとを接続したトランジスタＱ５１と、トランジスタＱ５２のソースに接続した抵抗Ｒ５２とを含み、デューティ可変部のトランジスタＱ５３と、電圧・電流変換回路９６のトランジスタＱ５１とによりカレントミラー回路を構成することになる。従って、例えば、図１８のデューティ可変回路のトランジスタＱ４，Ｑ６と抵抗Ｒ２とに相当する構成を示すことになる。
【００８９】
又フリップフロップ９２又は分周回路９３の出力信号は、デューティ可変部のトランジスタＱ５４，Ｑ５７のゲートに入力される。従って、電圧・電流変換回路９６のトランジスタＱ５２に流れる電流を大きくすると、デューティ可変部のトランジスタＱ５３に流れる電流が大きくなって、インバータＩＮＶ６から出力されるデータのデューティが小さくなる。反対に、トランジスタＱ５２に流れる電流を小さくすると、デューティ可変部のトランジスタＱ５３に流れる電流が小さくなって、出力データのデューティが大きくなる。
【００９０】
図２２は本発明の第１４の実施の形態の要部説明図であり、クロックリファレンス型デューティ可変回路１０３と変換回路１０４と調整回路１０５とを示し、クロックリファレンス型デューティ可変回路１０３は、データＤＡＴＡとクロック信号ＣＬＫとが入力され、図２０に示す構成を有するものであり、同一の符号を付して示している。
【００９１】
又変換回路１０４は、比較器Ａ１０，Ａ１１と、抵抗Ｒ６１〜Ｒ６５と、ｎチャネル型ＭＯＳ ＦＥＴＱ６４，Ｑ６６，Ｑ６７，Ｑ６９と、ｐチャネル型ＭＯＳ ＦＥＴＱ６３，Ｑ６５，Ｑ６８，Ｑ７０（以下トランジスタと略称する）とを含む構成を有する。又調整回路１０５は、ｐチャネル型ＭＯＳ ＦＥＴＱ６１，Ｑ６２と、定電流源ＣＩ１２と、可変抵抗ＲＶ２とを含む構成を有するものである。
【００９２】
比較器Ａ１１とトランジスタＱ６９，Ｑ７０と抵抗Ｒ６３〜Ｒ６５とを含む回路は、初期値生成部であり、又トランジスタＱ６７，Ｑ６８と抵抗Ｒ６２とを含む回路は、連動調整部である。又比較器Ａ１０とトランジスタＱ６３〜Ｑ６６と抵抗Ｒ６１とを含む回路は、電流量調整部である。初期値生成部のトランジスタＱ７０と連動調整部のトランジスタＱ６８のゲートが接続され、従って、初期値生成部により設定した値の電流がトランジスタＱ６８を流れることになる。
【００９３】
そして、調整回路１０５の可変抵抗ＲＶ２を調整して、変換回路１０４の比較器Ａ１０の＋端子に入力する信号レベルを高くすると、即ち、光出力パワー制御信号のレベルを高くして、半導体レーザの光出力を増加する場合、トランジスタＱ６４を流れる電流が増加し、従って、トランジスタＱ６６，Ｑ６７に流れる電流が増加する。それにより、抵抗Ｒ６２の端子電圧、即ち、クロックリファレンス型デューティ可変回路１０３の比較器９７の＋端子に入力する電圧（図２０に於ける基準値Ｖｄに相当する）が低くなる。
【００９４】
従って、入力データＤＡＴＡは、クロックリファレンス型デューティ可変回路１０３によって、デューティが小さくなる方向に制御される。即ち、調整回路１０５により、例えば、半導体レーザの光出力を増加する方向に調整すると、これに連動して、デューティは小さくなる方向に制御される。即ち、調整箇所を１箇所として、光出力に関連したデューティの調整が可能となる。
【００９５】
図２３は本発明の第１５の実施の形態の要部説明図であり、図２２に示す構成と同様に、クロックリファレンス型デューティ可変回路１１３と変換回路１１４と調整回路１１５とを示し、駆動回路等は図示を省略している。クロックリファレンス型デューティ可変回路１１３は、第２のデューティ可変部（Ｄｕｔｙ２）と抵抗Ｒ５１とコンデンサＣ１１と比較器９７とのみを示し、他の構成は図示を省略している。
【００９６】
又調整回路１１５は、定電流源ＣＩ１３と可変抵抗ＲＶ３とから構成された場合を示し、変換回路１１４は、比較器Ａ１２と抵抗Ｒ７１とトランジスタＱ７１，Ｑ７２トランジスタからなる電圧−電流変換部１１７と、比較器Ａ１３と抵抗Ｒ７２，Ｒ７３と定電流源ＣＩ１４とトランジスタＱ７３〜Ｑ７５とからなる電源変動補償部１１８と、比較器Ａ１４とトランジスタＱ７６〜Ｑ７９と抵抗Ｒ７４とかならる電圧−電流変換部１１９と、比較器Ａ１５と抵抗Ｒ７５〜Ｒ７７とトランジスタＱ８０，Ｑ８１とからなる初期値設定部１１６と、トランジスタＱ８２，Ｑ８３と抵抗Ｒ７８とからなる連動調整部１２０とを含むものである。なお、トランジスタは、ｎチャネル型ＭＯＳ ＦＥＴとｐチャネル型ＭＯＳ ＦＥＴとを含むものであるが、それぞれ略称する。
【００９７】
調整回路１１５の可変抵抗ＲＶ３の調整により、図示を省略した半導体レーザの光出力を増大する方向の光出力パワー制御信号を出力したとすると、電圧−電流変換部１１７の比較器Ａ１２により、トランジスタＱ７１に流れる電流が増加する。即ち、比較器Ａ１２に入力される電圧値を電流値として出力し、電源変動補償部１１８のトランジスタＱ７５に流れる電流を増加させる。この電源変動補償部１１８は、抵抗Ｒ７２，Ｒ７３により電源電圧を分圧して比較器Ａ１３の−端子に入力し、電源電圧が低下した時は、トランジスタＱ７４に流れる電流を増加させ、反対に電源電圧が上昇した時は、トランジスタＱ７４に流れる電流を減少させることによって、各部の電源電圧の変動による信号レベルの変動を補償するものである。
【００９８】
又電圧−電流変換部１１９の比較器Ａ１４には、調整回路１１４からの光出力パワー制御信号に対応し、且つ電源電圧の変動を補償したレベルの信号が＋端子に入力され、トランジスタＱ７９と連動調整部１２０のトランジスタＱ８３とがカレントミラー構成の接続であるから、電源変動補償部１１８から入力された信号を、電流値として連動調整部１２０に伝達し、抵抗Ｒ７８の両端の電圧を、クロックリファレンス型デューティ可変回路１１３の比較器９７の＋端子に入力する。
【００９９】
この時、光出力パワー制御信号のレベルを大きくすることに伴って、クロックリファレンス型デューティ可変回路１１３の比較器９７の＋端子に入力されるレベルが低くなり、デューティは小さくなる方向に制御される。即ち、光出力増加の方向に調整すると、デューティは小さくなる方向に制御され、反対に、光出力を低下する方向に調整すると、デューティは大きくなる方向に制御されて、半導体レーザの発振遅れを補償した光信号を送信することができる。又電源電圧の変動に対しても高精度で光出力及びデューティの制御が可能となる。
【０１００】
図２４は本発明の第１６の実施の形態の要部説明図であり、図２２，図２３に示す構成と同様に、クロックリファレンス型デューティ可変回路１２３と変換回路１２４と調整回路１２５とを示し、駆動回路等は図示を省略している。又クロックリファレンス型デューティ可変回路１２３は、第２のデューティ可変部（Ｄｕｔｙ２）と抵抗Ｒ５１とコンデンサＣ１１と比較器９７とのみを示し、他の構成は図示を省略している。
【０１０１】
又Ａ２１〜Ａ２３は比較器、ＣＩ１５〜ＣＩ１７は定電流源、ＲＶ４は可変抵抗、Ｒ８１〜Ｒ８６は抵抗、Ｑ８５，Ｑ８８，Ｑ８９，Ｑ９０，Ｑ９１，Ｑ９３はｎチャネル型ＭＯＳ ＦＥＴ、Ｑ８６，Ｑ８７，Ｑ９２，Ｑ９４はｐチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する）を示す。
【０１０２】
又調整回路１２５は、図２３の調整回路１１５と同様に、定電流源ＣＩ５と可変抵抗ＲＶ４とから構成され、又変換回路１２４は、初期値設定部１２６と、電流−電圧変換部１２７と、抵抗値制御部１２８と、連動調整部１２９とから構成されている。初期値設定部１２６は、図２３に於ける初期値設定部１１６と同様の構成を有し、抵抗Ｒ７５〜Ｒ７７等によって初期値を設定し、その設定値を連像調整部１２９のトランジスタＱ９２のベースに入力する。
【０１０３】
又電圧−電流変換部１２７は、図２３の電圧−電流変換部１１７と同様の構成を有し、又抵抗値制御部１２８は、電流−電圧変換部１２７から入力された電圧値に対応して、連動調整部１２９のトランジスタＱ９１を制御し、抵抗Ｒ８３と直列に接続されたトランジスタＱ９１の等価抵抗値を制御することになる。
【０１０４】
例えば、調整回路１２５の可変抵抗ＲＶ４の調整により、半導体レーザの光出力を大きくするような光出力パワー制御信号を出力すると、電流−電圧変換部１２７のトランジスタＱ８５に流れる電流が増加し、トランジスタＱ８８のソース電位が高くなる。それによって、抵抗値制御部１２８のトランジスタＱ９０に流れる電流が増加し、比較器Ａ２２の出力信号のレベルは高くなる。
【０１０５】
従って、連動調整部１２９のトランジスタＱ９１の等価抵抗値は小さくなり、クロックリファレンス型デューティ可変回路１２３の比較器９７の＋端子に入力される信号レベルが低くなり、デューティは小さくなる方向に制御される。即ち、光出力を増加するように、調整回路１２５に於いて調整すると、デューティは小さくなる方向に制御されることになる。
【０１０６】
本発明は、前述の各実施の形態のみに限定されるものではなく、種々付加変更することが可能であり、各実施の形態の組合せも可能である。
【０１０７】
【発明の効果】
以上説明したように、本発明は、半導体レーザ１の光出力の初期設定と、光信号パルスのデューティの初期設定とを１個の調整回路５に於いて行うことができるから、初期設定が容易であり、且つ１個の調整回路５で済むから、小型化を図ることもできる利点がある。又温度補償回路を付加すれば、半導体レーザ１の温度特性を補償して、一定の光出力の送信を継続することができる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】半導体レーザの特性説明図である。
【図３】デューティと駆動電流との関係説明図である。
【図４】駆動回路及び調整回路の要部説明図である。
【図５】デューティ可変回路及び変換回路の説明図である。
【図６】本発明の第２の実施の形態の説明図である。
【図７】駆動回路の説明図である。
【図８】デューティ可変回路及び変換回路の説明図である。
【図９】本発明の第３の実施の形態の説明図である。
【図１０】本発明の第４の実施の形態の説明図である。
【図１１】本発明の第５の実施の形態の説明図である。
【図１２】本発明の第６の実施の形態の説明図である。
【図１３】本発明の第７の実施の形態の説明図である。
【図１４】本発明の第８の実施の形態の変換回路及び調整回路の説明図である。
【図１５】本発明の第９の実施の形態の説明図である。
【図１６】本発明の第１０の実施の形態の説明図である。
【図１７】本発明の第１１の実施の形態の説明図である。
【図１８】本発明の第１２の実施の形態のデューティ可変回路と変換回路との説明図である。
【図１９】本発明の第１３の実施の形態のデューティ可変回路と変換回路との説明図である。
【図２０】クロックリファレンス型デューティ可変回路の説明図である。
【図２１】デューティ可変部と電圧・電流変換回路との説明図である。
【図２２】本発明の第１４の実施の形態の要部説明図である。
【図２３】本発明の第１５の実施の形態の要部説明図である。
【図２４】本発明の第１６の実施の形態の要部説明図である。
【図２５】従来例の説明図である。
【符号の説明】
１ 半導体レーザ
２ 駆動回路
３ デューティ可変回路
４ 変換回路
５ 調整回路
【発明の属する技術分野】
本発明は、発光素子として半導体レーザを備え、所定のパルス幅で且つ所定の光出力パワーとなるように制御し、且つ小型且つ低価格化を図った光送信回路に関する。
【０００２】
【従来の技術】
交換網等に収容される加入者に対しても、マルチメディア通信に対応する為の光加入者線が敷設されることになり、それに伴って、加入者端末装置側には光信号の送受信回路が設けられることになる。この場合の加入者用の光送信回路は、消光比を大きくする為に、発光素子としての半導体レーザのバイアス電流を零として駆動する構成が一般的である。
【０００３】
その為、半導体レーザの発振遅れにより、所定の光パルス幅とならないことがある。この発振遅れＴｄは、一般には次式で表される。
Ｔｄ＝τｓ・log （Ｉｐ）／（Ｉｐ＋Ｉｂ−Ｉｔｈ） …（１）
なお、τｓはキャリア寿命時間、Ｉｐは変調電流、Ｉｂはバイアス電流、Ｉｔｈは閾値電流を示す。即ち、バイアス電流Ｉｂを大きくすると、発振遅れＴｄを小さくすることができるが、前述のように、加入者用の光送信回路では、低消費電力化の為と、消光比を大きくする為に、バイアス電流Ｉｂ＝０の状態で半導体レーザを駆動する構成が採用されているから、発振遅れＴｄが問題となる。
【０００４】
この発振遅れＴｄを補償する為に、半導体レーザを駆動する駆動回路に入力するデータのデューティを調整する構成が採用されている。図２５は従来例の説明図であり、２０１は半導体レーザ、２０２は駆動回路、２０３は前述の発振遅れＴｄを調整するデューティ可変回路、２０４はデューティ調整回路、２０５はＡＰＣ（Ａutomatic Ｐower Ｃontrol）回路、２０６はモニタ用のフォトダイオード、２０７はモニタ調整回路を示す。
【０００５】
入力データＤＡＴＡをデューティ可変回路２０３に入力し、デューティ調整回路２０４に於ける初期設定による制御信号によって、入力データＤＡＴＡのデューティを、半導体レーザ２０１の発振遅れＴｄを補償できるように制御して、駆動回路２０２に入力する。駆動回路２０２は、デューティが制御されたデータを基に半導体レーザ２０１に駆動電流を供給する。
【０００６】
又フォトダイオード２０６は、半導体レーザ２０１の光出力をモニタし、ＡＰＣ回路２０５に入力する。即ち、半導体レーザ２０１の光出力が大きくなると、フォトダイオード２０６に流れる電流が大きくなり、モニタ調整回路２０７により変換された電圧が高くなる。これをＡＰＣ回路２０５で識別して、光出力パワー制御信号を駆動回路２０２に入力し、半導体サーザ２０１の駆動電流を低減する。その場合に、モニタ調整回路２０７の初期設定によって、半導体レーザ２０１の光出力の設定を行うことができる。
【０００７】
又ＡＰＣ回路２０５を省略した構成も知られており、そのような構成の光送信回路に於いても、駆動回路２０２から半導体レーザ２０１に供給する駆動電流の大きさに従った光出力となるから、この光出力を初期設定する為の調整回路を設け、設定された値の光出力パワー制御信号を駆動回路２０２に入力することになる。又半導体レーザ２０１の光出力の初期設定を行うと共に、駆動回路２０２に入力するデータのデューティをデューティ調整回路２０４に調整する構成が用いられる。
【０００８】
【発明が解決しようとする課題】
前述のように、消光比を大きくする為に、光送信回路の半導体レーザ２０１に常時供給するバイアス電流を小さく、更には零とするもので、それによる発振遅れによって光信号としてのパルス幅が縮小される。そこで、デューティ可変回路２０３を設けて入力データＤＡＴＡのデューティを調整可能となるものである。従って、従来例の光送信回路は、少なくとも、デューティ可変回路２０３を制御するデューティ調整回路２０４と、ＡＰＣ回路２０５への入力を調整するモニタ調整回路２０７との２箇所の調整回路を必要とするものであった。
【０００９】
そして、モニタ調整回路２０７により例えば光出力を大きくするように調整すると、半導体レーザ２０１の駆動電流を大きくするように駆動回路２０２が動作し、それにより半導体レーザ２０１の発振遅れが小さくなる。それを補償するように、デューティ調整回路２０４によりデューティ可変回路２０３に加える制御信号を、デューティが小さくなるように調整する必要がある。即ち、調整箇所が少なくとも２箇所あって、関連した調整が必要であるから、調整作業が煩雑である問題があった。又外部からの調整を可能とする為に、小型化を図ることが困難であった。
本発明は、デューティ調整と光出力調整とを連動させて１箇所の調整で済むように構成し、小型化並びに低価格化を図ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明の光送信回路は、（１）半導体レーザ１と、この半導体レーザ１に駆動電流を供給する駆動回路２と、この駆動回路２に入力するデータのデューティを制御するデューティ可変回路３とを含む光送信回路であって、初期設定を行う調整回路５と、この調整回路５により光半導体レーザ１の光出力の初期設定を行うと共に、光出力と逆方向の特性でデューティの初期設定を行う為の変換回路４とを備えている。即ち、１個の調整回路５により、半導体レーザ１の光出力調整と、デューティ可変回路３のデューティ調整とを同時に行うことができる。
【００１１】
又（２）変換回路４は、調整回路５により設定して駆動回路２に入力した光出力パワー制御信号を、光出力を大とした時にデューティを小とするように、デューティ制御用の制御信号に変換してデューティ可変回路３に入力する構成を備えている。
【００１２】
又（３）変換回路４は、光出力パワー制御信号をディジタル信号に変換してアドレス信号とするＡＤ変換器と、このＡＤ変換器からのアドレス信号によりアクセスされ、このアドレス信号と対応付けてデューティ制御用の制御信号を格納したメモリと、このメモリから読出されたディジタル信号のデューティ制御用の制御信号を、アナログ信号のデューティ制御用の制御信号に変換してデューティ可変回路３に入力するＤＡ変換器とにより構成することができる。
【００１３】
又（４）半導体レーザ１の温度特性を補償する温度補償回路を、調整回路と駆動回路との間に設けることができる。更に、デューティ可変回路の温度特性も補償するように、調整回路とデューティ可変回路との間に温度補償回路を設けることもできる。
【００１４】
又（５）温度補償回路は、温度検出素子と、この温度検出素子による検出信号をディジタル信号に変換してアドレス信号とするＡＤ変換器と、このＡＤ変換器からのアドレス信号によりアクセスされて、温度データを読出すメモリとを含み、調整回路からの光出力パワー制御信号をディジタル信号に変換してメモリから読出した温度データと乗算する乗算器と、この乗算器の出力信号をアナログ信号に変換して駆動回路に入力する光出力パワー制御信号とするＤＡ変換器とを備えることができる。
【００１５】
又（６）半導体レーザの光出力をモニタするフォトダイオードと、このフォトダイオードに流れる電流を検出して駆動回路にフィードバックするＡＰＣ回路と、フォトダイオードに流れる電流の初期設定を行う調整回路と、ＡＰＣ回路の出力信号をデューティ可変回路にデューティ制御用の制御信号に変換して入力する変換回路とを備えている。この１個の調整回路により、半導体レーザの特性のばらつきを補正するように初期値を設定し、それに対応してデューティも同時に調整する。
【００１６】
又（７）変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、前記初期値設定部からの初期設定値に従った値に対して前記電流−電圧変換部からの出力電圧に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えることができる。
【００１７】
又（８）変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、電源電圧変動を検出して前記電流−電圧変換部の出力電圧を補正する電源変動補償部と、この電源変動補償部の出力電圧を電流に変換する電圧−電流変換部と、前記初期値設定部からの初期設定値に従った値に対して前記電圧−電流変換部からの電流に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えることができる。
【００１８】
又（９）変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、この電流−電圧変換部の出力電圧に対応して抵抗値制御信号に変換する抵抗値制御部と、前記初期値設定部からの初期設定値に従った値に対して前記抵抗値制御部からの抵抗値制御信号に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えることができる。
【００１９】
又（１０）デューティ可変回路を、データとクロック信号とを入力して、前記変換回路からの前記デューティ制御用の制御信号に従って前記駆動回路に入力するデータのデューティを調整するクロックリファレンス型デューティ可変回路とすることができる。
【００２０】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は半導体レーザ、２は駆動回路、３はデューティ可変回路、４は変換回路、５は調整回路を示す。入力データＤＡＴＡはデューティ可変回路３を介して駆動回路２に入力され、駆動回路２から半導体レーザ１に駆動電流が供給される。
【００２１】
又調整回路５は、所望の光出力が半導体レーザ１から出力されるように、光出力パワー制御信号の初期値を設定して駆動回路２に入力する。駆動回路２は光出力パワー制御信号に従った駆動電流を半導体レーザ１に供給する。その時の光出力パワー制御信号を変換回路４により変換した制御信号をデューティ可変回路３に入力し、入力データＤＡＴＡのデューティを制御する。即ち、光出力の調整とデューティの調整とを、１箇所の調整回路５により同時に行うものである。
【００２２】
図２は半導体レーザの特性説明図であり、縦軸を発振遅れＴｄ〔ｎｓ〕、横軸をバイアス電流Ｉｂ〔ｍＡ〕とし、閾値電流Ｉｔｈ＝１６．３ｍＡの半導体レーザに、駆動電流ＩLD＝３０ｍＡを流した時と、ＩLD＝５０ｍＡを流した時との発振遅れＴｄを測定した結果を示すものである。この駆動電流ＩLDは、バイアス電流Ｉｂと変調電流Ｉｐとの和に相当するものである。
【００２３】
半導体レーザの発振遅れＴｄは、変調電流Ｉｐ及びバイアス電流Ｉｂを大きくすることにより、小さくすることができる。この発振遅れＴｄは、（１）式に示すものであり、デューティ可変回路３の出力信号のデューティＷ〔％〕は、入力データの周期をＴｏとすると、例えば、光出力信号のデューティを１００％にするには、
Ｗ＝（Ｔｏ＋Ｔｄ）／Ｔｏ
としてデューティ可変回路３の初期調整を行えば良いことが判る。
【００２４】
又光出力パワーの調整に変調電流Ｉｐを使用する場合、バイアス電流Ｉｂは定数であり、又閾値電流Ｉｔｈの固体ばらつきが少ない場合、この閾値電流Ｉｔｈを定数と見做すことができる。従って、Ｉｂ，Ｉｔｈを定数とすることにより、（１）式の発振遅れＴｄは、変調電流Ｉｐの関数Ｔｄ（Ｉｐ）となる。即ち、Ｔｄ＝Ｔｄ（Ｉｐ）と表すことができる。この関数Ｔｄ（Ｉｐ）は常に負の傾きを持つものである。
【００２５】
一方、デューティＷは、
Ｗ＝１＋（１／Ｔｏ）Ｔｄ（Ｉｐ）
と表すことができる。従って、デューティの調整値は、変調電流Ｉｐに対して常に負の傾きを持つ関数となる。即ち、
Ｉｐ→大⇒Ｔｄ→小 …（２）
と表すことができる。
【００２６】
例えば、デューティ〔％〕と駆動電流ＩLD〔ｍＡ〕との関係は、図３に示すものとなる。駆動回路２から半導体レーザ１に供給する駆動電流ＩLDを大きくして光出力を増大した時は、例えば、デューティを典型設定値より小さくし、反対に駆動電流ＩLDを小さくして光出力を低下させた時は、デューティを典型設定値より大きくする。このように負の傾斜を有する関係となるように、調整回路５から駆動回路２に加える光出力パワー制御信号と、デューティ可変回路３に加える制御信号との関係を、変換回路４によって変換する。
【００２７】
図４は駆動回路及び調整回路の要部説明図であり、Ｑ１〜Ｑ３はｎチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する）、Ｒ１は抵抗、ＩＮＶ１はインバータ、ＲＶ１は可変抵抗、ＣＩ１は定電流源を示す。調整回路５は、可変抵抗ＲＶ１に定電流源ＣＩ１を接続し、可変抵抗ＲＶ１の端子電圧を光出力パワー制御信号として、駆動回路２のトランジスタＱ３のゲートに入力するものである。この調整回路５の可変抵抗ＲＶ１により、光出力が所定値となるように初期設定するものである。
【００２８】
又駆動回路２は、トランジスタＱ１〜Ｑ３とインバータＩＮＶ１と抵抗Ｒ１とを含み、トランジスタＱ１，Ｑ２のソースを共通にトランジスタＱ３のドレインに接続し、このトランジスタＱ３のゲートに、調整回路５からの光出力パワー制御信号を入力し、又トランジスタＱ１，Ｑ２のゲートに入力信号が逆位相に入力されるように接続し、トランジスタＱ１のドレインに抵抗Ｒ１を介して電源電圧ＶDDを印加し、トランジスタＱ２のドレインに半導体レーザ１を接続し、この半導体レーザ１の駆動電流の大きさを、光出力パワー制御信号に従って制御するものである。この場合、光出力パワー制御信号を大きくすると、駆動電流が大きくなって光出力が増大することになる。
【００２９】
図５はデューティ可変回路と変換回路との説明図であり、Ｑ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１１はｐチャネル型ＭＯＳ ＦＥＴ、Ｑ６，Ｑ７，Ｑ１０はｎチャネル型ＭＯＳ ＦＥＴであり、以下トランジスタと略称する。又ＩＮＶ２，ＩＮＶ３はインバータ、Ｒ２〜Ｒ４は抵抗、Ａ１は比較器を構成する演算増幅器、Ａ２は所定の利得で増幅する演算増幅器、ＣＩ２は定電流源を示す。又Ｉ５はトランジスタＱ５を流れる電流、Ｖ１はインバータＩＮＶ２の入力電圧である。
【００３０】
変換回路４は、演算増幅器Ａ２と抵抗Ｒ３，Ｒ４とにより非反転増幅器を構成した場合を示し、調整回路５（図２参照）の可変抵抗ＲＶ１の調整に従った光出力パワー制御信号を、演算増幅器Ａ２により前述の関係の制御信号に変換して、デューティ可変回路３に入力するものである。
【００３１】
デューティ可変回路３は、カレントミラー回路を構成するトランジスタＱ４，Ｑ５の電流を制御するトランジスタＱ６と、このトランジスタＱ６のゲートに接続した比較器Ａ１と、入力データＤＡＴＡをゲートに入力するトランジスタＱ７，Ｑ８と、トランジスタＱ５，Ｑ７の接続点にゲートを接続したトランジスタＱ１０，Ｑ１２と、トランジスタＱ８と定電流源との接続点にゲートを接続したトランジスタＱ９，Ｑ１１と、トランジスタＱ１１，Ｑ１２の接続点に縦続接続したインバータＩＮＶ２，ＩＮＶ３とを含むものである。
【００３２】
例えば、調整回路５に於ける初期設定により、半導体レーザ１の光出力を大きくする光出力パワー制御信号が変換回路４に入力されたとすると、図３に示す関係からデューティを小さくするようにデューティ可変回路３を制御すれば良いことになる。このデューティ可変回路３は、比較器Ａ１に入力する信号レベルを大きくすると、抵抗Ｒ２の両端の電圧と比較してトランジスタＱ６のゲートに入力することから、トランジスタＱ６に流れる電流が大きくなる。
【００３３】
それによって、トランジスタＱ５に流れる電流Ｉ５が大きくなる。又入力データＤＡＴＡが“１”の時、トランジスタＱ７がオン、トランジスタＱ８がオフとなり、“０”の時、トランジスタＱ７がオフ、トランジスタＱ８がオンとなる。そして、トランジスタＱ７がオンの時、トランジスタＱ１２がオフ、トランジスタＱ１１がオンとなり、Ｖ１はハイレベルとなる。反対に、トランジスタＱ７がオフの時、トランジスタＱ１２がオン、トランジスタＱ１１がオフとなって、Ｖ１はローレベルとなる。
【００３４】
従って、右下に、入力（データＤＡＴＡ）と、Ｖ１と、出力（インバータＩＮＶ３の出力）とを示すように、矩形波のパルス入力に対して、トランジスタの動作遅れにより、立上り及び立下りが緩やかになる。その場合に、トランジスタＱ５に流れる電流Ｉ５を小さくすると、Ｖ１の立下りが矢印で示すように緩くなる方向に変化し、反対に、トランジスタＱ５に流れる電流Ｉ５を大きくすると、Ｖ１の立下りは急峻になる。この波形の変化をインバータＩＮＶ２，ＩＮＶ３の閾値によって矩形波に変換するから、出力のパルス幅は、電流Ｉ５を小さくするに従って、矢印で示すように狭くなる方向に変化する。又電流Ｉ５を大きくするように調整すると、出力パルス幅は、広くなる方向に変化する。
【００３５】
前述のように、調整回路５に於ける初期設定により、例えば、半導体レーザ１の光出力を低くする光出力パワー制御信号を駆動回路２に入力した時、変換回路４からデューティ可変回路３に入力される制御信号は、図３に関連してデューティを大きくするように変換される。従って、トランジスタＱ５に流れる電流Ｉ５は減少され、Ｖ１の波形の立下りが緩やかとなり、インバータＩＮＶ３の出力のパルス幅が広くなる。即ち、デューティが大きくなるように制御される。従って、調整回路５の可変抵抗ＲＶ１の調整によって、光出力とデューティとの初期設定を同時に行うことができる。
【００３６】
図６は本発明の第２の実施の形態の説明図であり、１１は半導体レーザ、１２は駆動回路、１３はデューティ可変回路、１４は変換回路、１５は調整回路、１６はフォトダイオード、１７はＡＰＣ回路を示す。この実施の形態は、半導体レーザ１１の光出力をフォトダイオード１６によりモニタする場合を示す。
【００３７】
半導体レーザ１１の閾値電流を無視すると、フォトダイオード１６に流れる電流Ｉｍと、半導体レーザ１１の駆動電流ＩLDとは比例関係となる。即ち、
Ｉｍ→大⇒Ｔｄ→小 …（３）
の関係となる。従って、調整回路１５によるフォトダイオード１６に流れる電流Ｉｍの調整と連動するように変換回路１４により変換して、デューティ可変回路１３に入力する制御信号を形成する。それにより、調整回路１５の可変抵抗の初期設定により、ＡＰＣ回路１７を介して半導体レーザ１１の光出力の初期設定を行うと共に、駆動回路１２に入力するデータのデューティの初期設定が可能となる。
【００３８】
図７は駆動回路の説明図であり、Ｑ２１〜Ｑ２８はＭＯＳ ＦＥＴで、Ｑ２７，Ｑ２８はディプレション型ＦＥＴを示し、以下トランジスタと略称する。又Ａ３は相補出力のバッファ増幅器、Ｒ２１〜Ｒ２５は抵抗、ＣＩ３〜ＣＩ５は定電流源、ＶDD，ＶSSは電源電圧を示す。
【００３９】
又ＬＤは、図示を省略した半導体レーザを示し、トランジスタＱ２８を介してバイアス電流Ｉｂを供給し、トランジスタＱ２６を介して入力データに対応した変調電流Ｉｐを供給する場合を示す。なお、調整回路１５の初期設定による光出力パワー制御信号により、変調電流Ｉｐ及びバイアス電流Ｉｂを制御する場合を示すが、バイアス電流Ｉｂを零とする場合は、トランジスタＱ２７を省略し、又バイアス電流Ｉｂを一定とする場合は、ゲートに点線で示す抵抗Ｒ２５を接続することになる。
【００４０】
又トランジスタＱ２３，Ｑ２４は、ダイオードと定電流源ＣＩ４，ＣＩ５とにより、差動対のトランジスタＱ２１，Ｑ２２とトランジスタＱ２５，Ｑ２６との間のレベル変換を行う為のものであり、例えば、“１”のデータがバッファ増幅器Ａ３に入力されると、差動対の一方のトランジスタＱ２１はオフ、他方のトランジスタＱ２２はオンとなり、それによって、トランジスタＱ２４はオン、トランジスタＱ２６はオンとなって、トランジスタＱ２７を介して半導体レーザＬＤに変調電流Ｉｐが供給される。
【００４１】
この変調電流Ｉｐは、トランジスタＱ２７を制御することによって調整できるものであり、又半導体レーザＬＤの光出力は変調電流Ｉｐの大きさに従って調整できるから、調整回路１５からの光出力パワー制御信号（Ｉｐ制御）によって制御することができる。なお、この駆動回路１２は、図１に於ける駆動回路２にも適用可能である。
【００４２】
図８はデューティ可変回路及び変換回路の説明図であり、Ｑ３１〜Ｑ３３はｎチャネル・パイポーラ・トランジスタ（以下トランジスタと略称する）、Ｃ１，Ｃ２はコンデンサ、Ｒ２６〜Ｒ２９は抵抗、Ａ４は演算増幅器、ＣＩ６，ＣＩ７は定電流源を示す。
【００４３】
調整回路１４は、演算増幅器Ａ４と抵抗Ｒ２８，Ｒ２９とを含み、抵抗Ｒ２８，Ｒ２９により変換比を設定し、デューティ可変回路１３にデューティ制御用の制御信号を出力する。又デューティ可変回路１３は、コンデンサＣ１と抵抗Ｒ２６とをコレクタに接続したトランジスタＱ３１と、コンデンサＣ２と抵抗Ｒ２７とをコレクタに接続したトランジスタＱ３２とのエミッタに共通に定電流源ＣＩ６を接続し、差動対の一方のトランジスタＱ３１のベースにデータＤＡＴＡを入力し、他方のトランジスタＱ３２のベースに変換回路１４からの制御信号を入力し、このトランジスタＱ３２のコレクタにベースを接続したトランジスタＱ３３のエミッタからデューティを制御したデータを出力する。
【００４４】
入力データＤＡＴＡの立上り及び立下りに傾斜を有する図示のような台形波形の場合、例えば、調整回路１５からの制御信号のレベルを高くすると、変換回路１４からの制御信号のレベルも高くなり、従って、トランジスタＱ３１は入力データＤＡＴＡのデューティ１００％の台形波のピーク値近傍でオン，オフするから、トランジスタＱ３２のオン期間が長くなる。それにより、トランジスタＱ３３のオフ期間が長くなるから、デューティは１００％より小さくなる。即ち、光出力パワーを大きくするように光出力パワー制御信号を設定すると、入力データＤＡＴＡのデューティは小さくなるように、デューティ可変回路１３が動作することになる。なお、このデューティー可変回路１３及び変換回路１４は、図１に於けるデューティ可変回路３及び変換回路４に適用可能である。
【００４５】
図９は本発明の第３の実施の形態の説明図であり、２１は半導体レーザ、２２は駆動回路、２３はデューティ可変回路、２４は変換回路、２５は調整回路、２６は温度補償回路、Ａ５は演算増幅器、Ｒ３１〜Ｒ３３は抵抗、ＴＨ１はサーミスタ等の温度検出素子を示す。
【００４６】
半導体レーザ２１と駆動回路２２とデューティ可変回路２３と変換回路２４と調整回路２５とについては、図１に示す実施の形態と同様であるから重複した説明は省略する。又半導体レーザ２１は、一定の駆動電流の場合、温度が上昇すると、閾値が上昇し、又損失が増加して光出力が低下する傾向を有するものである。そこで、この実施の形態は、温度補償回路２６を設けて、半導体レーザ２１や駆動回路２２の温度特性を補償するものである。
【００４７】
この温度補償回路２６は、演算増幅器Ａ５と抵抗Ｒ３１〜Ｒ３３と温度検出素子ＴＨ１とを含み、温度検出素子ＴＨ１により、周囲温度或いは半導体レーザ２１の温度を検出して、例えば、温度が上昇した場合、温度検出素子ＴＨ１をサーミスタとした場合、その抵抗値が低くなる。それにより、調整回路２５からの光出力パワー制御信号のレベルが初期設定値より高くなり、駆動回路２２から半導体レーザ２１に供給する駆動電流を上昇させて、光出力が低下しないように制御することができる。従って、広範囲の温度変化環境に於いても安定な動作を行わせることができる。
【００４８】
図１０は本発明の第４の実施の形態の説明図であり、３１は半導体レーザ、３２は駆動回路、３３はデューティ可変回路、３４は変換回路、３５は調整回路、３６は温度補償回路、Ａ６は比較器、Ｑ３５，Ｑ３７はｐチャネル型ＭＯＳ ＦＥＴ、Ｑ３６，Ｑ３８はｎチャネル型ＭＯＳ ＦＥＴ（以下、トランジスタと略称する）、ＴＨ２は温度検出素子を示す。
【００４９】
この実施の形態は、図９に示す実施の形態と温度補償回路３６の構成が異なるだけで、他の構成は同一であるから重複した説明は省略する。この温度補償回路３６は、比較器Ａ６と、トランジスタＱ３５〜Ｑ３８と温度検出素子ＴＨ２とを含む構成を有し、調整回路３５の初期設定による光出力パワー制御信号と、温度検出素子ＴＨ２の端子電圧とを比較して、トランジスタＱ３６を制御し、カレントミラー回路を構成するトランジスタＱ３５に流れる電流を温度に対応して制御する。それによって、トランジスタＱ３８から駆動回路３２に入力される光出力パワー制御信号が温度に対応して制御される。
【００５０】
例えば、温度上昇により半導体レーザ３１の光出力が低下するようになると、調整回路３５の初期設定による光出力パワー制御信号は、温度調整回路３６の温度検出素子ＴＨ２の抵抗値が低下することにより、カレントミラー回路を構成するトランジスタＱ３５，Ｑ３６に流れる電流が上昇し、トランジスタＱ３８から駆動回路３２に、初期設定値より高くなる値の光出力パワー制御信号が入力されて、光出力の低下を補正することができる。
【００５１】
図１１は本発明の第５の実施の形態の説明図であり、４１は半導体レーザ、４２は駆動回路、４３はデューティ可変回路、４４は変換回路、４５は調整回路、４６は温度補償回路、４７，５０はＡＤ変換器（Ａ／Ｄ）、４８は乗算器、４９はＤＡ変換器（Ｄ／Ａ）、ＴＨ３は温度検出素子、Ｍ１はメモリを示す。
【００５２】
温度補償回路４６は、温度検出素子ＴＨ３によるアナログの温度検出信号をＡＤ変換器５０によりディジタル信号に変換し、メモリＭ１のアドレス信号として入力する。このメモリＭ１には、検出温度値に対応す温度補償値を格納しており、この温度補償値は、調整回路４５に於いて初期設定した値に対して、増加させるか又は減少させるかの補償比率を示すものである。
【００５３】
そして、メモリＭ１から読出した温度補償値を乗算器４８に入力する。又調整回路４８は、半導体レーザ４１の光出力を設定し、駆動回路４２に光出力パワー制御信号を入力するものであるが、ディジタル演算を行う為に、ＡＤ変換器４７によりディジタル信号に変換し、又温度補償回路４６からのディジタルの温度補償値とを乗算器４８により乗算し、ＤＡ変換器４９によりアナログの光出力パワー制御信号として、駆動回路４２に入力する。
【００５４】
例えば、温度が上昇すると、温度補償回路４６の温度検出素子ＴＨ３の抵抗値が低下し、ＡＤ変換器５０に入力する温度検出素子ＴＨ３の端子電圧が低下し、ＡＤ変換器５０により変換したディジタル値が小さくなる。このディジタル信号をメモリＭ１のアドレス信号としてアクセスし、格納されている温度補償値を読出して乗算器４８に入力する。この場合、温度補償値は、検出温度の上昇に対して光出力パワー制御信号を増加させる比率を示し、従って、乗算器４８の出力信号をＤＡ変換器４９により変換した光出力パワー制御信号のレベルは初期設定値に比較して大きくなり、駆動回路４２から半導体レーザ４１に供給される駆動電流が上昇し、光出力の低下を補正することができる。
【００５５】
図１２は本発明の第６の実施の形態の説明図であり、図８と同一符号は同一部分を示し、５１は温度補償回路、ＴＨ４は温度検出素子、Ｒ３４は抵抗を示す。この温度補償回路５１を変換回路１４とデューティ可変回路１３との間に接続し、温度変化に対応して初期設定値のデューティを調整可能としたものである。
【００５６】
半導体レーザは、温度上昇により閾値電流Ｉｔｈが上昇し、発振遅れＴｄが大きくなる傾向を有するものである。即ち、
Ｔｔｈ→大⇒Ｔｄ→大 …（４）
となる。そこで、温度上昇により発振遅れＴｄが大きくなることを補償する為に、デューティを大きくする。
【００５７】
例えば、温度が上昇すると、温度検出素子ＴＨ４の抵抗値が低下するから、変換回路１４を介した制御信号の初期値は低下する。従って、デューティ可変回路１３のトランジスタＱ３２のベースに入力される制御信号が低下するから、トランジスタＱ３２から出力されるデータのデューティは大きくなるように制御されて、発振遅れＴｄを補償することができる。
【００５８】
図１３は本発明の第７の実施の形態の説明図であり、図６と同一符号は同一部分を示し、重複した説明は省略する。なお、５２は温度補償回路である。即ち、この実施の形態は、ＡＰＣ回路１７と駆動回路１２との間に温度補償回路５２を接続したもので、温度変化が発生しても、ＡＰＣループを介して駆動回路１２に入力される光出力パワー制御信号を、温度補償回路５２により補償して、調整回路１５により初期設定した光出力を維持できるように制御するものである。なお、温度補償回路５２は、前述の各実施の形態の温度補償回路を適用することができるものである。
【００５９】
図１４は本発明の第８の実施の形態の変換回路及び調整回路の説明図であり、（Ａ）は変換回路、（Ｂ）は調整回路を示す。同図の（Ａ）の変換回路は、ＡＤ変換器（Ａ／Ｄ）とメモリＭ２とＤＡ変換器（Ｄ／Ａ）とから構成されている。又メモリＭ２は、例えば、リードオンリメモリ（ＲＯＭ）や、電気的に消去，書込が可能のリードオンリメモリ（ＥＥＰＲＯＭ）等を適用することができ、駆動回路に入力する光出力パワー制御信号に対応するデューティ制御用の制御信号を格納するものである。
【００６０】
従って、調整回路又はＡＰＣ回路を介した光出力パワー制御信号を、変換回路のＡＤ変換器（Ａ／Ｄ）によりディジタル信号に変換してメモリＭ２のアクセス信号とし、デューティ制御用の制御信号を読出し、ＤＡ変換器（Ｄ／Ａ）によりアナログの制御信号に変換してデューティ可変回路に入力することになる。この変換回路は、演算増幅器等を用いる必要がないから、小型化が可能で且つ安定な動作が可能となる利点があり、前述の各実施の形態に於ける変換回路に適用することができる。
【００６１】
又図１４の（Ｂ）の調整回路は、メモリＭ３とＤＡ変換器（Ｄ／Ａ）とにより構成されている。メモリＭ３は、リードオンリメモリ（ＲＯＭ）や電気的に消去，書込みが可能のリードオンリメモリ（ＥＥＰＲＯＭ）等を適用することができる。そして、複数の光出力パワー制御信号を格納して、手動設定或いは上位装置のプロセッサ等から初期設定値としての光出力パワー制御信号を選択読出しする構成とする。そして、読出したディジタルの光出力パワー制御信号をＤＡ変換器（Ｄ／Ａ）によりアナログの光出力パワー制御信号に変換して、前述の変換回路及び半導体レーザの駆動回路に入力することになる。
【００６２】
この調整回路は、前述の各実施の形態の調整回路として適用することができる。又この調整回路を図１１の実施の形態に適用した場合は、図１１のＡＤ変換器４７を省略して、メモリＭ３から読出したディジタルの光出力パワー制御信号を乗算器４８に入力する構成とすることになる。
【００６３】
図１５は本発明の第９の実施の形態の説明図であり、６１は半導体レーザ、６２は駆動回路、６３はデューティ可変回路、６４は変換回路、６５は調整回路、６６はフォトダイオード、６７はＡＰＣ回路、６８は温度補償回路、６９は自動調整用のコンピュータ、Ｍ１はメモリ、ＳＥＬはセレクタを示す。
【００６４】
この実施の形態は、図１３に示す実施の形態と光送信回路の機能は同一であるから重複した説明は省略する。この実施の形態に於ける調整回路６５は、フォトダイオード６６に流れる電流の設定を可能とするように、抵抗分圧による複数の値の中の一つを選択出力するセレクタＳＥＬ１と、このセレクタＳＥＬ１を制御するメモリＭ４とにより構成して、このメモリＭ４に、コンピュータ６９からセレクタＳＥＬ１制御用のデータを書込む場合を示す。光送信回路として動作する場合は、メモリＭ４から読出された制御用データによりセレクタＳＥＬ１を制御して、初期設定された値を選択してＡＰＣ回路６７に入力することになる。
【００６５】
この場合、例えば、半導体レーザ６１の光出力パワー及びデューティを、図示を省略した測定装置により測定し、その測定値をコンピュータ４９に入力し、所定の光出力パワー及び光信号のデューティが得られるように、コンピュータ４９から調整回路６５のメモリＭ４にセレクタＳＥＬ１の制御用データを書込むことにより、初期設定の自動化を図ることができる。
【００６６】
このような調整回路６５は、前述の各実施の形態の調整回路として適用可能であり、多数の光送信回路を所定の光出力パワーとなるように調整する場合の作業が簡単化され、且つ高精度の初期設定が可能となる。
【００６７】
図１６は本発明の第１０の実施の形態の説明図であり、７１は半導体レーザ、７２は駆動回路、７３はデューティ可変回路、７４は変換回路、７５は光出力調整回路、７６はフォトダイオード、７７はＡＰＣ回路、７８は温度補償回路、７９は制御信号生成部、８０は基準電圧生成回路を示す。
【００６８】
この実施の形態は、図６，図１３又は図１５に示すＡＰＣ回路を含む光送信回路を示す。又温度補償回路７８は、サーミスタ等の温度検出素子ＴＨ５とｎチャネル型ＭＯＳ ＦＥＴＱ４０とを含み、ＡＰＣ回路７７と変換回路７４との間に接続し、デューティ可変回路７３に変換回路７４を介して加えるデューティ制御用の制御信号の温度補償を行うものである。
【００６９】
又ＡＰＣ回路７７は、光出力調整回路７５と、制御信号生成部７９と、基準電圧生成回路８０とを含むもので、光出力調整回路７５は、例えば、図１３に於ける初期設定用の可変抵抗等を含む調整回路１５に相当した構成とすることができる。又基準電圧生成回路８０は、入力データＤＡＴＡを基に、光出力を送出するデータを検出して制御信号生成部７９に基準電圧を入力するものである。
【００７０】
従って、データＤＡＴＡの入力時の半導体レーザ７１の光出力をフォトダイオード７６により検出し、光出力調整回路７５による初期設定に従った光検出信号と基準電圧生成回路８０からの基準電圧とを、制御信号生成部７９に於いて比較して、駆動回路７２に入力する光出力パワー制御信号の更新を行って、半導体レーザ７１の光出力の変動を抑制する。
【００７１】
又温度補償回路７８は、温度検出素子ＴＨ５とトランジスタＱ４０とを含み、光出力パワー制御信号をトランジスタＱ４０のゲートに入力し、そのトランジスタＱ４０のドレインに変換回路７４を接続している。この場合、温度検出素子ＴＨ５をサーミスタにより構成すると、温度上昇により抵抗値が低くなり、変換回路７４に入力する光出力パワー制御信号のレベルが高くなる。
【００７２】
これをそのままデューティ可変回路７３に入力する制御信号に変換すると、その制御信号のレベルも高くなり、前述の図５，図８又は図１２に示すデューティ可変回路の場合、デューティが小さくなるように制御される。即ち、温度補償が逆方向に作用することになる。そこで、変換回路７４又はデューティ可変回路７３は、温度補償回路７８を介した光出力パワー制御信号のレベルが高くなった時に、デューティを大きくするように、変換或いはデューティ可変を行う構成とすることになる。
【００７３】
図１７は本発明の第１１の実施の形態の説明図であり、８１は半導体レーザ、８２は駆動回路、８３はデューティ可変回路、８４は変換回路、８５は光出力調整回路、８６はフォトダイオード、８７はＡＰＣ回路、８８は温度補償回路、８９は制御信号生成部、９０は基準電圧生成回路を示す。
【００７４】
この実施の形態は、図１６のＡＰＣ回路７７と変換回路７４とを接続し、ＡＰＣ回路７７と駆動回路７２との間に温度補償回路７８を接続した構成に相当し、又温度補償回路８８は、比較器Ａ５と、温度検出素子ＴＨ６と、ｎチャネル型ＭＯＳ ＦＥＴＱ４１，Ｑ４４と、ｐチャネル型ＭＯＳ ＦＥＴＱ４２，Ｑ４３（以下トランジスタと略称する）とを含む構成を有するもので、変換回路７４が前述の各実施の形態と同様の場合、逆温度補償を行う構成に相当する。
【００７５】
従って、温度補償回路の構成と変換回路７４の構成とに対応し、通常の温度補償特性を得ることを可能である。何れの場合も、調整回路に於ける初期設定によって、光出力とデューティとを同時に調整することができる。
【００７６】
図１８は本発明の第１２の実施の形態のデューティ可変回路と変換回路との説明図であり、デューティ可変回路は、図５に示すデューティ可変回路３と同様の構成を有するものであるから、同一部分は同一符号を付加して示している。又比較器Ａ１は、基準電圧Ｖｒと抵抗Ｒ２の両端電圧とを比較して、トランジスタＱ６に流れる電流を一定化するものである。
【００７７】
又変換回路は、比較器Ａ６と、ｐチャネル型ＭＯＳ ＦＥＴＱ４５，Ｑ４７とｎチャネル型ＭＯＳ ＦＥＴＱ４６（以下Ｑ４５〜Ｑ４７をトランジスタと略称する）と、抵抗Ｒ４１とを含む構成を有し、トランジスタＱ４７のソースを、デューティ可変回路のトランジスタＱ５，Ｑ７の接続点に接続する。
【００７８】
従って、調整回路からの光出力パワー制御信号が、変換回路の比較器Ａ６に入力され、抵抗Ｒ４１の両端の電圧と比較されて、トランジスタＱ４６が制御されるから、その光出力パワー制御信号のレベルが大きい程、トランジスタＱ４７からの電流Ｉｄによる制御信号が大きくなる。この電流Ｉｄは、デューティ可変回路のトランジスタＱ５，Ｑ７の接続点に加えられ、トランジスタＱ６に流れる電流を大きくした場合に相当し、入力データＤＡＴＡのデューティーが小さくなる方向に制御されて、インバータＩＮＶ３から駆動回路へ入力される。即ち、変換回路からデューティ可変回路に対する制御信号を、電流Ｉｄとして伝達する場合を示すものである。
【００７９】
図１９は本発明の第１３の実施の形態のデューティ可変回路と変換回路との説明図であり、デューティ可変回路は、図５に示すデューティ可変回路３と及び図１８に示すデューティ可変回路と同様な構成を有する場合を示し、それぞれ同一部分は同一の符号を付加して示し、Ｑ１３，Ｑ４８〜Ｑ４９はｎチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する、Ａ７は比較器、Ｒ４２は抵抗、ＣＩ８，ＣＩ９は定電流源を示す。
【００８０】
デューティ可変回路は、図５及び図１８のデューティ可変回路の抵抗Ｒ２の代わりに、トランジスタＱ１３を接続し、このトランジスタＱ１３を変換回路からの制御信号によって制御する場合を示す。又変換回路は、比較器Ａ６，Ａ７と、トランジスタＱ４５〜Ｑ５０と、抵抗Ｒ４１，Ｒ４２と、定電流源ＣＩ８，ＣＩ９とを含む構成を有するものである。
【００８１】
即ち、トランジスタＱ４５，Ｑ４７によるカレントミラー回路のトランジスタＱ４５のソースに、トランジスタＱ４６のドレインを接続し、このトランジスタＱ４６のソースに抵抗Ｒ４１を接続し、この抵抗Ｒ４１の両端の電圧と調整回路からの制御信号とを比較する比較器Ａ６の出力端子をトランジスタＱ４６のゲートに接続する。
【００８２】
又トランジスタＱ４７のソースに、トランジスタＱ４８のゲートとドレインとを接続し、更にトランジスタＱ５０のゲートを接続し、定電流源ＣＩ８をドレインに接続したトランジスタＱ４９のゲートに比較器Ａ７の出力端子を接続し、又定電流源ＣＩ９と抵抗Ｒ４２との接続点に、トランジスタＱ５０のドレインを接続し、比較器Ａ７により、トランジスタＱ４９，Ｑ５０のドレイン電位を比較し、その比較出力を変換した制御信号として、デューティ可変回路のトランジスタＱ１３のゲートに入力する。
【００８３】
従って、調整回路からの制御信号は、抵抗Ｒ４１の両端の電圧と比較され、制御信号のレベルに対応してトランジスタＱ４６に流れ、それに対応してトランジスタＱ４７，Ｑ５０に電流が流れ、抵抗Ｒ４２の両端の電圧は、制御信号のレベルを高くすると、低くなる。従って、比較器Ａ７からの制御信号のレベルが高くなる。即ち、光出力パワー制御信号のレベルを高くして、光出力を大きくすると、デューティ可変回路により入力データＤＡＴＡのデューティは小さくなるように制御される。
【００８４】
図２０はクロックリファレンス型デューティ可変回路の説明図であり、９１はクロックリファレンス型デューティ制御回路、９２はフリップフロップ（Ｆ／Ｆ）、９３は分周回路、９４，９５は第１，第２のデューティ可変部（Ｄｕｔｙ１，Ｄｕｔｙ２）、９６は電圧・電流変換回路（Ｖ／Ｉ）、９７は比較器、Ｃ１１はコンデンサ、Ｒ５１は抵抗、Ｖｄは基準電圧を示す。
【００８５】
クロック信号ＣＬＫは、データＤＡＴＡの速度に従った速度であり、フリップフロップ９２に於いてデータＤＡＴＡをクロック信号ＣＬＫに同期させ、このフリップフロップ９２の出力信号を第１のデューティ可変部９４に入力する。又クロック信号ＣＬＫを分周回路９３に入力して２分周して、デューティ１００％の信号として、第２のデューティ可変部９５に入力する。
【００８６】
デューティ可変部９４，９５は同一の構成を有し、電圧・電流変換部９６からの信号によってデューティの制御が行われるものであり、第２のデューティ可変部９５からデューティが調整された信号が出力され、抵抗Ｒ５１とコンデンサＣ１１とによる平均化回路による平均値を比較器９７に入力し、基準電圧Ｖｄと比較する。この基準電圧Ｖｄは、光送信回路に適用した時に、半導体レーザの光出力の初期設定又は光出力検出による光出力パワー制御信号とするものである。
【００８７】
図２１はデューティ可変部と電圧・電流変換部との説明図であり、Ｑ５１，Ｑ５３〜Ｑ５６はｐチャネル型ＭＯＳ ＦＥＴ、Ｑ５２，Ｑ５７〜Ｑ５９はｎチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する）、Ｒ５２は抵抗、ＩＮＶ５，ＩＮＶ６はインバータ、ＣＩ１０は定電流源を示す。
【００８８】
電圧・電流変換回路９６は、比較器９７の出力信号をゲートに入力するトランジスタＱ５２と、このトランジスタＱ５２のドレインにソースとゲートとを接続したトランジスタＱ５１と、トランジスタＱ５２のソースに接続した抵抗Ｒ５２とを含み、デューティ可変部のトランジスタＱ５３と、電圧・電流変換回路９６のトランジスタＱ５１とによりカレントミラー回路を構成することになる。従って、例えば、図１８のデューティ可変回路のトランジスタＱ４，Ｑ６と抵抗Ｒ２とに相当する構成を示すことになる。
【００８９】
又フリップフロップ９２又は分周回路９３の出力信号は、デューティ可変部のトランジスタＱ５４，Ｑ５７のゲートに入力される。従って、電圧・電流変換回路９６のトランジスタＱ５２に流れる電流を大きくすると、デューティ可変部のトランジスタＱ５３に流れる電流が大きくなって、インバータＩＮＶ６から出力されるデータのデューティが小さくなる。反対に、トランジスタＱ５２に流れる電流を小さくすると、デューティ可変部のトランジスタＱ５３に流れる電流が小さくなって、出力データのデューティが大きくなる。
【００９０】
図２２は本発明の第１４の実施の形態の要部説明図であり、クロックリファレンス型デューティ可変回路１０３と変換回路１０４と調整回路１０５とを示し、クロックリファレンス型デューティ可変回路１０３は、データＤＡＴＡとクロック信号ＣＬＫとが入力され、図２０に示す構成を有するものであり、同一の符号を付して示している。
【００９１】
又変換回路１０４は、比較器Ａ１０，Ａ１１と、抵抗Ｒ６１〜Ｒ６５と、ｎチャネル型ＭＯＳ ＦＥＴＱ６４，Ｑ６６，Ｑ６７，Ｑ６９と、ｐチャネル型ＭＯＳ ＦＥＴＱ６３，Ｑ６５，Ｑ６８，Ｑ７０（以下トランジスタと略称する）とを含む構成を有する。又調整回路１０５は、ｐチャネル型ＭＯＳ ＦＥＴＱ６１，Ｑ６２と、定電流源ＣＩ１２と、可変抵抗ＲＶ２とを含む構成を有するものである。
【００９２】
比較器Ａ１１とトランジスタＱ６９，Ｑ７０と抵抗Ｒ６３〜Ｒ６５とを含む回路は、初期値生成部であり、又トランジスタＱ６７，Ｑ６８と抵抗Ｒ６２とを含む回路は、連動調整部である。又比較器Ａ１０とトランジスタＱ６３〜Ｑ６６と抵抗Ｒ６１とを含む回路は、電流量調整部である。初期値生成部のトランジスタＱ７０と連動調整部のトランジスタＱ６８のゲートが接続され、従って、初期値生成部により設定した値の電流がトランジスタＱ６８を流れることになる。
【００９３】
そして、調整回路１０５の可変抵抗ＲＶ２を調整して、変換回路１０４の比較器Ａ１０の＋端子に入力する信号レベルを高くすると、即ち、光出力パワー制御信号のレベルを高くして、半導体レーザの光出力を増加する場合、トランジスタＱ６４を流れる電流が増加し、従って、トランジスタＱ６６，Ｑ６７に流れる電流が増加する。それにより、抵抗Ｒ６２の端子電圧、即ち、クロックリファレンス型デューティ可変回路１０３の比較器９７の＋端子に入力する電圧（図２０に於ける基準値Ｖｄに相当する）が低くなる。
【００９４】
従って、入力データＤＡＴＡは、クロックリファレンス型デューティ可変回路１０３によって、デューティが小さくなる方向に制御される。即ち、調整回路１０５により、例えば、半導体レーザの光出力を増加する方向に調整すると、これに連動して、デューティは小さくなる方向に制御される。即ち、調整箇所を１箇所として、光出力に関連したデューティの調整が可能となる。
【００９５】
図２３は本発明の第１５の実施の形態の要部説明図であり、図２２に示す構成と同様に、クロックリファレンス型デューティ可変回路１１３と変換回路１１４と調整回路１１５とを示し、駆動回路等は図示を省略している。クロックリファレンス型デューティ可変回路１１３は、第２のデューティ可変部（Ｄｕｔｙ２）と抵抗Ｒ５１とコンデンサＣ１１と比較器９７とのみを示し、他の構成は図示を省略している。
【００９６】
又調整回路１１５は、定電流源ＣＩ１３と可変抵抗ＲＶ３とから構成された場合を示し、変換回路１１４は、比較器Ａ１２と抵抗Ｒ７１とトランジスタＱ７１，Ｑ７２トランジスタからなる電圧−電流変換部１１７と、比較器Ａ１３と抵抗Ｒ７２，Ｒ７３と定電流源ＣＩ１４とトランジスタＱ７３〜Ｑ７５とからなる電源変動補償部１１８と、比較器Ａ１４とトランジスタＱ７６〜Ｑ７９と抵抗Ｒ７４とかならる電圧−電流変換部１１９と、比較器Ａ１５と抵抗Ｒ７５〜Ｒ７７とトランジスタＱ８０，Ｑ８１とからなる初期値設定部１１６と、トランジスタＱ８２，Ｑ８３と抵抗Ｒ７８とからなる連動調整部１２０とを含むものである。なお、トランジスタは、ｎチャネル型ＭＯＳ ＦＥＴとｐチャネル型ＭＯＳ ＦＥＴとを含むものであるが、それぞれ略称する。
【００９７】
調整回路１１５の可変抵抗ＲＶ３の調整により、図示を省略した半導体レーザの光出力を増大する方向の光出力パワー制御信号を出力したとすると、電圧−電流変換部１１７の比較器Ａ１２により、トランジスタＱ７１に流れる電流が増加する。即ち、比較器Ａ１２に入力される電圧値を電流値として出力し、電源変動補償部１１８のトランジスタＱ７５に流れる電流を増加させる。この電源変動補償部１１８は、抵抗Ｒ７２，Ｒ７３により電源電圧を分圧して比較器Ａ１３の−端子に入力し、電源電圧が低下した時は、トランジスタＱ７４に流れる電流を増加させ、反対に電源電圧が上昇した時は、トランジスタＱ７４に流れる電流を減少させることによって、各部の電源電圧の変動による信号レベルの変動を補償するものである。
【００９８】
又電圧−電流変換部１１９の比較器Ａ１４には、調整回路１１４からの光出力パワー制御信号に対応し、且つ電源電圧の変動を補償したレベルの信号が＋端子に入力され、トランジスタＱ７９と連動調整部１２０のトランジスタＱ８３とがカレントミラー構成の接続であるから、電源変動補償部１１８から入力された信号を、電流値として連動調整部１２０に伝達し、抵抗Ｒ７８の両端の電圧を、クロックリファレンス型デューティ可変回路１１３の比較器９７の＋端子に入力する。
【００９９】
この時、光出力パワー制御信号のレベルを大きくすることに伴って、クロックリファレンス型デューティ可変回路１１３の比較器９７の＋端子に入力されるレベルが低くなり、デューティは小さくなる方向に制御される。即ち、光出力増加の方向に調整すると、デューティは小さくなる方向に制御され、反対に、光出力を低下する方向に調整すると、デューティは大きくなる方向に制御されて、半導体レーザの発振遅れを補償した光信号を送信することができる。又電源電圧の変動に対しても高精度で光出力及びデューティの制御が可能となる。
【０１００】
図２４は本発明の第１６の実施の形態の要部説明図であり、図２２，図２３に示す構成と同様に、クロックリファレンス型デューティ可変回路１２３と変換回路１２４と調整回路１２５とを示し、駆動回路等は図示を省略している。又クロックリファレンス型デューティ可変回路１２３は、第２のデューティ可変部（Ｄｕｔｙ２）と抵抗Ｒ５１とコンデンサＣ１１と比較器９７とのみを示し、他の構成は図示を省略している。
【０１０１】
又Ａ２１〜Ａ２３は比較器、ＣＩ１５〜ＣＩ１７は定電流源、ＲＶ４は可変抵抗、Ｒ８１〜Ｒ８６は抵抗、Ｑ８５，Ｑ８８，Ｑ８９，Ｑ９０，Ｑ９１，Ｑ９３はｎチャネル型ＭＯＳ ＦＥＴ、Ｑ８６，Ｑ８７，Ｑ９２，Ｑ９４はｐチャネル型ＭＯＳ ＦＥＴ（以下トランジスタと略称する）を示す。
【０１０２】
又調整回路１２５は、図２３の調整回路１１５と同様に、定電流源ＣＩ５と可変抵抗ＲＶ４とから構成され、又変換回路１２４は、初期値設定部１２６と、電流−電圧変換部１２７と、抵抗値制御部１２８と、連動調整部１２９とから構成されている。初期値設定部１２６は、図２３に於ける初期値設定部１１６と同様の構成を有し、抵抗Ｒ７５〜Ｒ７７等によって初期値を設定し、その設定値を連像調整部１２９のトランジスタＱ９２のベースに入力する。
【０１０３】
又電圧−電流変換部１２７は、図２３の電圧−電流変換部１１７と同様の構成を有し、又抵抗値制御部１２８は、電流−電圧変換部１２７から入力された電圧値に対応して、連動調整部１２９のトランジスタＱ９１を制御し、抵抗Ｒ８３と直列に接続されたトランジスタＱ９１の等価抵抗値を制御することになる。
【０１０４】
例えば、調整回路１２５の可変抵抗ＲＶ４の調整により、半導体レーザの光出力を大きくするような光出力パワー制御信号を出力すると、電流−電圧変換部１２７のトランジスタＱ８５に流れる電流が増加し、トランジスタＱ８８のソース電位が高くなる。それによって、抵抗値制御部１２８のトランジスタＱ９０に流れる電流が増加し、比較器Ａ２２の出力信号のレベルは高くなる。
【０１０５】
従って、連動調整部１２９のトランジスタＱ９１の等価抵抗値は小さくなり、クロックリファレンス型デューティ可変回路１２３の比較器９７の＋端子に入力される信号レベルが低くなり、デューティは小さくなる方向に制御される。即ち、光出力を増加するように、調整回路１２５に於いて調整すると、デューティは小さくなる方向に制御されることになる。
【０１０６】
本発明は、前述の各実施の形態のみに限定されるものではなく、種々付加変更することが可能であり、各実施の形態の組合せも可能である。
【０１０７】
【発明の効果】
以上説明したように、本発明は、半導体レーザ１の光出力の初期設定と、光信号パルスのデューティの初期設定とを１個の調整回路５に於いて行うことができるから、初期設定が容易であり、且つ１個の調整回路５で済むから、小型化を図ることもできる利点がある。又温度補償回路を付加すれば、半導体レーザ１の温度特性を補償して、一定の光出力の送信を継続することができる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】半導体レーザの特性説明図である。
【図３】デューティと駆動電流との関係説明図である。
【図４】駆動回路及び調整回路の要部説明図である。
【図５】デューティ可変回路及び変換回路の説明図である。
【図６】本発明の第２の実施の形態の説明図である。
【図７】駆動回路の説明図である。
【図８】デューティ可変回路及び変換回路の説明図である。
【図９】本発明の第３の実施の形態の説明図である。
【図１０】本発明の第４の実施の形態の説明図である。
【図１１】本発明の第５の実施の形態の説明図である。
【図１２】本発明の第６の実施の形態の説明図である。
【図１３】本発明の第７の実施の形態の説明図である。
【図１４】本発明の第８の実施の形態の変換回路及び調整回路の説明図である。
【図１５】本発明の第９の実施の形態の説明図である。
【図１６】本発明の第１０の実施の形態の説明図である。
【図１７】本発明の第１１の実施の形態の説明図である。
【図１８】本発明の第１２の実施の形態のデューティ可変回路と変換回路との説明図である。
【図１９】本発明の第１３の実施の形態のデューティ可変回路と変換回路との説明図である。
【図２０】クロックリファレンス型デューティ可変回路の説明図である。
【図２１】デューティ可変部と電圧・電流変換回路との説明図である。
【図２２】本発明の第１４の実施の形態の要部説明図である。
【図２３】本発明の第１５の実施の形態の要部説明図である。
【図２４】本発明の第１６の実施の形態の要部説明図である。
【図２５】従来例の説明図である。
【符号の説明】
１ 半導体レーザ
２ 駆動回路
３ デューティ可変回路
４ 変換回路
５ 調整回路
Claims (11)
- 半導体レーザと、該半導体レーザに駆動電流を供給する駆動回路と、該駆動回路に入力するデータのデューティを制御するデューティ可変回路とを含む光送信回路に於いて、
前記駆動回路に前記半導体レーザの光出力パワー制御信号を初期設定して入力する調整回路と、
該調整回路からの前記光出力パワー制御信号による前記半導体レーザの光出力特性と、前記駆動回路に入力するデータのデューティの特性とが逆特性となるように前記デューティ可変回路に制御信号を入力する変換回路と
を備えたことを特徴とする光送信回路。 - 前記変換回路は、前記調整回路により設定して前記駆動回路に入力した光出力パワー制御信号を、光出力を大とした時にデューティを小とするように、デューティ制御用の制御信号に変換して前記デューティ可変回路に入力する構成を備えたことを特徴とする請求項１記載の光送信回路。
- 前記変換回路は、前記光出力パワー制御信号をディジタル信号に変換してアドレス信号とするＡＤ変換器と、該ＡＤ変換器からのアドレス信号によりアクセスされて、該アドレス信号と対応付けて前記デューティ制御用の制御信号を格納したメモリと、該メモリから読出されたディジタル信号のデューティ制御用の制御信号を、アナログ信号の前記デューティ制御用の制御信号に変換して前記デューティ可変回路に入力するＤＡ変換器とにより構成されていることを特徴とする請求項１又は２記載の光送信回路。
- 前記半導体レーザの温度特性を補償する温度補償回路を、前記調整回路と前記駆動回路との間に設けたことを特徴とする請求項１又は２記載の光送信回路。
- 前記半導体レーザの温度特性並びに前記デューティ可変回路の温度特性を補償する温度補償回路を、前記調整回路と前記デューティ可変回路との間に設けたことを特徴とする請求項１又は２記載の光送信回路。
- 前記温度補償回路は、温度検出素子と、該温度検出素子による検出信号をディジタル信号に変換してアドレス信号とするＡＤ変換器と、該ＡＤ変換器からのアドレス信号によりアクセスされて、温度データを読出すメモリとを含み、前記調整回路からの光出力パワー制御信号をディジタル信号に変換して前記メモリから読出した温度データとを乗算する乗算器と、該乗算器の出力信号をアナログ信号に変換して前記駆動回路に入力する光出力パワー制御信号とするＤＡ変換器とを備えたことを特徴とする請求項１乃至５の何れか１項記載の光送信回路。
- 前記半導体レーザの光出力をモニタするフォトダイオードと、該フォトダイオードに流れる電流を検出して前記駆動回路にフィードバックするＡＰＣ回路と、前記フォトダイオードに流れる電流の初期設定を行う調整回路と、前記ＡＰＣ回路の出力信号をデューティ可変回路にデューティ制御用の制御信号に変換して入力する変換回路とを備えたことを特徴とする請求項１乃至５の何れか１項記載の光送信回路。
- 前記変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、前記初期値設定部からの初期設定値に従った値に対して前記電流−電圧変換部からの出力電圧に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えたことを特徴とする請求項１乃至７の何れか１項記載の光送信回路。
- 前記変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、電源電圧変動を検出して前記電流−電圧変換部の出力電圧を補正する電源変動補償部と、該電源変動補償部の出力電圧を電流に変換する電圧−電流変換部と、前記初期値設定部からの初期設定値に従った値に対して前記電圧−電流変換部からの電流に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えたことを特徴とする請求項１乃至７の何れか１項記載の光送信回路。
- 前記変換回路は、初期値設定部と、前記調整回路からの光出力パワー制御信号に従って流れる電流を電圧に変換する電流−電圧変換部と、該電流−電圧変換部の出力電圧に対応して抵抗値制御信号に変換する抵抗値制御部と、前記初期値設定部からの初期設定値に従った値に対して前記抵抗値制御部からの抵抗値制御信号に対応して前記デューティ制御用の制御信号を出力する連動調整部とを備えたことを特徴とする請求項１乃至７の何れか１項記載の光送信回路。
- 前記デューティ可変回路を、データとクロック信号とを入力して、前記変換回路からの前記デューティ制御用の制御信号に従って前記駆動回路に入力するデータのデューティを調整するクロックリファレンス型デューティ可変回路としたことを特徴とする請求項１乃至１１の何れか１項記載の光送信回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08524999A JP3644010B2 (ja) | 1999-03-29 | 1999-03-29 | 光送信回路 |
| US09/526,273 US6795656B1 (en) | 1999-03-29 | 2000-03-15 | Optical transmission circuit using a semiconductor laser |
| EP00105364A EP1041691A3 (en) | 1999-03-29 | 2000-03-17 | An optical transmission circuit using a semiconductor laser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08524999A JP3644010B2 (ja) | 1999-03-29 | 1999-03-29 | 光送信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000278221A JP2000278221A (ja) | 2000-10-06 |
| JP3644010B2 true JP3644010B2 (ja) | 2005-04-27 |
Family
ID=13853307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08524999A Expired - Fee Related JP3644010B2 (ja) | 1999-03-29 | 1999-03-29 | 光送信回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6795656B1 (ja) |
| EP (1) | EP1041691A3 (ja) |
| JP (1) | JP3644010B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020027690A1 (en) * | 2000-09-05 | 2002-03-07 | Meir Bartur | Fiber optic transceiver employing analog dual loop compensation |
| WO2002035740A1 (fr) * | 2000-10-26 | 2002-05-02 | Fujitsu Limited | Circuit de commande de duree d'impulsion |
| JP4123791B2 (ja) * | 2001-03-05 | 2008-07-23 | 富士ゼロックス株式会社 | 発光素子駆動装置および発光素子駆動システム |
| US6509994B2 (en) * | 2001-04-23 | 2003-01-21 | Scientific-Atlanta, Inc. | Burst-mode analog transmitter |
| JP4008748B2 (ja) * | 2002-05-07 | 2007-11-14 | 株式会社ルネサステクノロジ | パルス電流発生回路 |
| KR100857083B1 (ko) * | 2002-06-26 | 2008-09-05 | 주식회사 히타치엘지 데이터 스토리지 코리아 | 광디스크 장치에서의 기준 파워 설정방법 |
| KR100498452B1 (ko) * | 2002-10-29 | 2005-07-01 | 삼성전자주식회사 | 레이저 다이오드 구동 회로 |
| US20040264523A1 (en) * | 2003-06-30 | 2004-12-30 | Posamentier Joshua D | Temperature compensation circuit to maintain ratio of monitor photodiode current to fiber coupled light in a laser |
| US20050271100A1 (en) * | 2004-06-04 | 2005-12-08 | Keith Everett | System and method for controlling optical sources, such as laser diodes, and computer program product therefor |
| JP4810838B2 (ja) * | 2004-06-15 | 2011-11-09 | 日立電線株式会社 | 光トランシーバ |
| JP4170963B2 (ja) * | 2004-07-22 | 2008-10-22 | 浜松ホトニクス株式会社 | Ｌｅｄ駆動回路 |
| JP4975348B2 (ja) * | 2006-03-31 | 2012-07-11 | 住友電工デバイス・イノベーション株式会社 | レーザダイオード駆動回路、電子回路及びデューティ制御方法 |
| JP4214490B2 (ja) * | 2006-08-29 | 2009-01-28 | ブラザー工業株式会社 | レーザ光の出力制御装置、並びに画像形成装置 |
| JP5262581B2 (ja) * | 2007-11-16 | 2013-08-14 | 富士通セミコンダクター株式会社 | 差動出力回路 |
| JP4912283B2 (ja) * | 2007-11-30 | 2012-04-11 | 株式会社リコー | 半導体装置、その半導体装置を使用した半導体レーザ駆動装置及び画像形成装置 |
| JP5372464B2 (ja) * | 2008-10-17 | 2013-12-18 | 株式会社メガチップス | 差動出力バッファ |
| JP5529652B2 (ja) * | 2009-08-27 | 2014-06-25 | セイコーインスツル株式会社 | 充放電制御回路及び充電式電源装置 |
| US9300405B2 (en) * | 2011-12-02 | 2016-03-29 | Semtech Corporation | Closed loop optical modulation amplitude control |
| US8548336B2 (en) * | 2011-12-02 | 2013-10-01 | Semtech Corporation | Closed loop optical modulation amplitude control |
| JP2014225850A (ja) * | 2013-05-17 | 2014-12-04 | Ｎｅｃプラットフォームズ株式会社 | データ伝送装置、データ伝送システム、伝送制御値の算出方法、データ伝送方法、プログラムおよび記録媒体 |
| JP6263104B2 (ja) * | 2013-08-27 | 2018-01-17 | セムテック・コーポレーション | 閉ループ光変調振幅制御 |
| JP6378901B2 (ja) * | 2014-03-06 | 2018-08-22 | オリンパス株式会社 | 光源装置、内視鏡装置及び光源制御方法 |
| CN110463078B (zh) * | 2017-04-04 | 2024-07-19 | 慧与发展有限责任合伙企业 | 光发射器设备以及降低其供电电压的方法 |
| CN111579531B (zh) * | 2020-05-29 | 2024-03-22 | 湖北鑫英泰系统技术股份有限公司 | 一种光声池单元的激光器电路 |
| CN115021562B (zh) * | 2022-08-04 | 2022-11-04 | 深圳市微源半导体股份有限公司 | 驱动芯片及其控制方法、电子设备 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303775A (ja) | 1988-05-31 | 1989-12-07 | Canon Inc | 半導体レーザ駆動装置 |
| JPH04115583A (ja) | 1990-09-05 | 1992-04-16 | Mitsubishi Electric Corp | 半導体レーザ駆動装置 |
| JPH088831A (ja) * | 1994-06-22 | 1996-01-12 | Fujitsu Ltd | 光送信機 |
| JP3423115B2 (ja) | 1995-07-18 | 2003-07-07 | 富士通株式会社 | 光信号送信装置 |
| JP3260263B2 (ja) * | 1995-09-27 | 2002-02-25 | 富士通株式会社 | レーザー・ダイオード駆動装置 |
| JPH09246646A (ja) | 1996-03-04 | 1997-09-19 | Mitsubishi Electric Corp | 半導体レーザ制御装置 |
| JP3535310B2 (ja) | 1996-05-13 | 2004-06-07 | 富士通株式会社 | バースト伝送用光送信装置 |
| JPH10173600A (ja) | 1996-12-10 | 1998-06-26 | Fujitsu Ltd | 電気／光信号変換器の光出力デューティー調整回路 |
| JP3839577B2 (ja) * | 1998-03-11 | 2006-11-01 | 富士通株式会社 | 半導体レーザ駆動回路 |
-
1999
- 1999-03-29 JP JP08524999A patent/JP3644010B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-15 US US09/526,273 patent/US6795656B1/en not_active Expired - Fee Related
- 2000-03-17 EP EP00105364A patent/EP1041691A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP1041691A2 (en) | 2000-10-04 |
| US6795656B1 (en) | 2004-09-21 |
| EP1041691A3 (en) | 2001-01-17 |
| JP2000278221A (ja) | 2000-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3644010B2 (ja) | 光送信回路 | |
| US5914622A (en) | Pulse-width controller | |
| US7532823B2 (en) | Light emitting diode driving circuit and optical transmitter for use in optical fiber link | |
| US5563898A (en) | Semiconductor laser drive | |
| US4819241A (en) | Laser diode driving circuit | |
| US5761230A (en) | Laser-diode driving circuit with temperature compensation | |
| US7542684B2 (en) | Light emitting diode driving device and optical transmission device including the same | |
| JP3666383B2 (ja) | 電圧レギュレータ | |
| US20010043093A1 (en) | Led driving circuit and optical transmitting module | |
| JP4979476B2 (ja) | モータ速度制御回路 | |
| US7394215B2 (en) | Thermal control variable-speed circuit without switching noise | |
| US6690340B2 (en) | Light-emitting diode driving circuit and optical transmission module using the same | |
| US9130341B2 (en) | Semiconductor laser drive apparatus and image forming apparatus | |
| US7480320B2 (en) | Semiconductor laser driving device, semiconductor laser driving method, and image forming apparatus using semiconductor laser driving device | |
| US20200064661A1 (en) | Method And System For Electro-Absorption Modulator Drivers In CMOS | |
| JP3320900B2 (ja) | レーザダイオードの自動温度制御回路及びこれを用いた電気／光信号変換ユニット | |
| JP4170963B2 (ja) | Ｌｅｄ駆動回路 | |
| CN110196430B (zh) | 一种应用于单光子阵列传感器的温度补偿电路及方法 | |
| CN102386860B (zh) | 放大电路和电流-电压转换电路 | |
| US20080019678A1 (en) | Coil Load Driving Circuit and Optical Disc Device | |
| US6606177B1 (en) | Driver circuit and optical-transmission module | |
| CN113258435B (zh) | 窄脉宽高功率激光器恒流驱动电路及光模块 | |
| JP2003224326A (ja) | レーザダイオード制御用半導体集積回路および光送信モジュールならびに光出力設定方法 | |
| US6147533A (en) | Data communication receiving elements | |
| JP2868945B2 (ja) | 半導体レーザ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040902 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050111 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050120 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |