CN111756366A - 应用于高速adc前端的cmos输入信号缓冲器 - Google Patents
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Abstract
本发明属于集成电路技术领域，具体为一种应用于高速ADC前端的CMOS输入信号缓冲器。本发明电路结构包括两路差分源跟随结构的输入缓冲器、共模反馈电路模块以及偏置电路模块。本发明可确保源跟随器有稳定的共模输出；避免深亚微米CMOS工艺下的沟长调制效应；N型晶体管采用深N阱器件以消除衬偏调置效应。本发明还使用输出阻抗较大的共源共栅电流源为输入晶体管提供偏置电流以缓解由于输入信号变化导致的输出信号非线性。该缓冲器用于ADC电路中可以起到改善线性度，隔离输入信号和后级电路的作用，即便在较高频率的输入信号时也有很好的线性度，特别适合用在高速ADC的前端缓冲电路中。
Description
技术领域
本发明属于集成电路技术领域，具体地涉及一种应用于高速ADC前端的CMOS输入信号缓冲器。
背景技术
模数转换器（ADC）是连接模拟世界和数字世界的桥梁，自然界的物理信号诸如力、温度、光、声音等都是模拟信号，然而数字信号处理比模拟信号处理有更高的可靠性和更低的成本，因此需要先将模拟信号转换成数字信号。故而模数转换器是许多模数混合系统中的关键组成部分，成为制约整个系统性能的重要因素之一。随着第五代无线通讯技术的逐渐发展，万物互联、5G通信微基站等各种不同应用场景对高速高精度的模数转换器的设计带来了新的挑战。
对于传统的高速ADC前端，输入信号在采样阶段直接接入采样开关，当自举采样开关断开以后，由于自举采样开关MOS管的电荷注入效应，沟道中的电荷就注入到了输入信号和采样电容上。对于单通道的ADC，如果采用底极板采样，该电荷注入效应只影响到了采样电容的顶级板，注入到输入信号的电荷的影响在采样开关的保持阶段被消去。然而在时间交织的ADC中，其中一个通道进入保持阶段时，其他的通道仍然处在采样阶段，因此电荷注入对输入信号的干扰就影响了其采样精度进而影响ADC的性能。此外，芯片在实际应用时，输入信号通过绑定（bonding）线和芯片的焊盘（pad）相连，再通过金属线从pad连接到芯片内的输入端，然而bonding线并不是一个理想的导线模型，可等效为一个电感和电阻相串联，金属线也存在一定的寄生电阻和电容，如果输入信号直接接入采样开关和电容阵列进行采样，就会形成一个LRC谐振回路。当输入信号频率较高时，LRC回路就可能会发生振荡从而叠加在输入信号上造成失真。寄生电阻和电容形成的滤波网络还会严重衰减输入信号，因此需要在输入信号和后级采样电路之间插入隔离电路，即输入缓冲器电路。
常见的输入信号缓冲器采用开环的源极跟随器结构，开环结构的源跟随器可以获得较大的带宽、较高的线性度、低输出阻抗以及较大的信号驱动能力，然而由于温度和工艺角的变化，开环结构的源极跟随器输出共模电平会发生漂移，导致比较器的输入共模漂移，造成比较结果错误。因此，输出共模电压稳定的高线性度输入缓冲器的设计对于高速ADC的技术发展有着重要意义。
为了满足开环源跟随器的好处并稳定共模输出电平，可加入共模反馈电路来为主缓冲器电路提供稳定的共模电平。
发明内容
有鉴于此，本发明的目的在于提出一种应用于高速ADC前端的带共模反馈电路的输入信号缓冲器，使其同时满足高带宽、高线性度、大驱动能力以及稳定的输出共模电平。
本发明提供的应用于高速ADC前端的带共模反馈电路的输入信号缓冲器，其电路结构参见图1所示，包括如下模块：差分源跟随器型输入缓冲器模块101，共模电压检测及共模反馈模块102以及偏置电路模块103，其中：
所述差分源跟随器型输入缓冲器模块101包括：10个NMOS晶体管MNa1-MNa4，MNb1-MNb4，MNc1-MNc2，两个电阻Ra1、Ra2，以及4个电容Ca、Cb、Co1、Co2。分为完全对称的两路源跟随器电路，输入信号为差分信号。以单路为例，输入缓冲器的输入管MNa2作为单管组成源跟随器，其输出电阻值很小，有较强的驱动能力；输入电阻很大，可以隔绝后级的回踢噪声至输入端。输出电容Co1和Co2的值接近后端采样电容阵列的值。电容Ca、电阻Ra1和晶体管MNa1组成了另外一组源跟随器，解决高频输入时线性度不好的问题，通过Ca、Ra1和MNa1将输入信号耦合到MNa2的漏端，减小了沟长调制效应的影响，提高了线性度。所用的NMOS管均为高压管，可承受2.5V的电压，并且NMOS放在一个单独的深N阱中，即DNW NMOS晶体管，如图2所示。由于传统的NMOS晶体管直接做在P型衬底上，而其衬底是接地电位，源端电压随着输入端电压而变化，就会有显著的衬偏调制效应，导致输入NMOS晶体管MNa2的阈值电压变化较大，从而导致非线性效应。为了避免衬偏调制效应的影响，NMOS管采用DNW晶体管，这样NMOS就可以实现源极和衬底连接，从而消除衬偏调制效应。同时，输入管的偏置电流采用共源共栅结构的电流源，利用其大的输出阻抗来减小电流的变化。
所述深N阱NMOS晶体管（Deep n-well，DNW）如图2所示，DNW晶体管同样为四端口器件，做在有深N阱的p型衬底上，深N阱接高电位VDD，NMOS做在深N阱上方的p-well里，这样由于深N阱的隔离作用，每个NMOS的衬底就可以与其自身的源端相连接从而消除衬偏调制效应。
所述共模电压检测及共模反馈模块102包括：两个电阻Rc1、Rc2和一个运算放大器AMP，运算放大器AMP采用共源共栅结构，采用PMOS作为输入管；其中，两个电阻Rc1、Rc2的一端分别接VOP和VON，另一端均接运算放大器AMP的负输入端，运算放大器AMP的正输入端连接参考电压VREF，输出端连接晶体管MNc1和MNc2的栅端VCMFB；两个电阻作为共模检测电路其输出接在共模反馈放大器的一个输入端，且其取值较大以减小对主源跟随电路输出的影响。共模反馈放大器采用PMOS作为输入管，另一个输入端接参考电压VREF，其值与想要的输出共模电平相等，放大器采用共源共栅结构以提高整个环路的增益，其输出端连接在源跟随电路的偏置NMOS管的栅端。
所述偏置电路模块103由若干PMOS晶体管、NMOS晶体管，以及一个外灌电流源组成，为差分源跟随器型输入缓冲器模块101和共模电压检测及共模反馈模块102提供合适的偏置电压，电流源为外灌的10uA小偏置电流。
优选地，本发明中，所述电容均为金属-氧化物-金属（MOM）电容构成，所述电阻均为多晶硅电阻。
优选地，本发明中，所述晶体管均为MOSFET，即场效应晶体管；NMOS晶体管均为DNWNMOS，即深N阱NMOS晶体管。
优选地，本发明中，所述电路的差分源跟随器型输入缓冲器模块的版图（layout）完全对称。
本发明通过加入一个高增益的折叠式共源共栅运算放大器以及多晶硅电阻构成的共模检测电路来保证源跟随器有稳定的共模输出。同时为了满足线性度的要求，通过叠加源跟随器，加入电阻电容构成的高通滤波网络将输入信号耦合到源跟随器的漏端来避免深亚微米CMOS工艺下的沟长调制效应。N型晶体管采用深N阱器件以消除衬偏调置效应。本发明还使用了输出阻抗较大的共源共栅电流源为输入晶体管提供偏置电流以缓解由于输入信号变化导致的输出信号非线性。该输入信号缓冲器工作在2V正电源电压和-0.5V负电源电压下，产生0.6V的稳定输出共模电压，有较高的带宽和线性度。该缓冲器用于ADC电路中可以起到改善线性度，隔离输入信号和后级电路的作用，即便在较高频率的输入信号时也有很好的线性度，特别适合用在高速ADC的前端缓冲电路中。
本发明可用于高速模数转换器的前端，相比于传统的差分源跟随器，本发明提出的带共模反馈电路的输入信号缓冲器在-40度到80度之间，不同的工艺角下均能保证稳定的共模输出电压，解决了ADC输入缓冲器的输出共模在温度和工艺角变化后发生漂移的问题，同时在高频输入信号下，也能保证输出信号有高线性度和大的驱动能力。本发明采用65nm CMOS工艺，正电源电压为2V，负电源电压为-0.5V，源跟随器的带宽可达到5GHz。
附图说明
图1为带共模反馈电路的输入信号缓冲器电路示意图。
图2为深N阱NMOS晶体管剖面示意图。
图3为共模电压检测及共模反馈电路示意图。
图4为偏置电路示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1示出带共模反馈电路的输入信号缓冲器电路示意图。
如图1所示，输入信号缓冲器电路包括差分源跟随器型输入缓冲器模块101，共模电压检测及共模反馈模块102以及偏置电路模块103。
差分源跟随器型输入缓冲器模块101，包括10个NMOS晶体管MNa1-MNa4，MNb1-MNb4，MNc1-MNc2，两个电阻Ra1、Ra2，以及4个电容Ca、Cb、Co1、Co2；分为完全对称的两路源跟随器电路，输入信号为差分信号。其中，晶体管MNa1的漏端与电源电压相连，栅端与电阻Ra1和电容Ca的一端相连，源端与自身的衬底相连接；电阻Ra1的另一端接电源电压，电容Ca的另一端与晶体管MNa2的栅端均接输入信号VIP，MNa2的漏端接MNa1的源端，MNa2的源端与自身衬底连接并连接输出电容Co1的上极板，记为VOP；输出电容Co1的另一端接地；晶体管MNa3的漏端接输出节点VOP，栅端接偏置电路提供的偏压VB1N，源端连接晶体管MNa4和MNc1的漏端；晶体管MNa4的栅端接偏置电路提供的偏压VB0N，源端接地；晶体管MNc1的栅端接共模反馈放大器的输出VCMFB，源端接地；晶体管MNa3、MNa4和MNc1的衬底端均接地电位。晶体管MNb1的漏端与电源电压相连，栅端与电阻Rb1和电容Cb的一端相连，源端与自身的衬底相连接；电阻Rb1的另一端接电源电压，电容Cb的另一端与晶体管MNb2的栅端均接输入信号VIN，MNb2的漏端接MNb1的源端，MNb2的源端与自身衬底连接并连接输出电容Co2的上极板，记为VON；输出电容Co2的另一端接地；晶体管MNb3的漏端接输出节点VON，栅端接偏置电路提供的偏压VB1N，源端连接晶体管MNb4和MNb1的漏端；晶体管MNb4的栅端接偏置电路提供的偏压VB0N，源端接地；晶体管MNc2的栅端接共模反馈放大器的输出VCMFB，源端接地；晶体管MNb3、MNb4和MNc2的衬底端均接地电位。
图2示出深N阱NMOS晶体管剖面示意图。
如图2所示，DNW晶体管做在有深N阱的p型衬底上，深N阱接高电位VDD，NMOS做在深N阱上方的p-well里，NMOS的衬底就可以与其自身的源端相连接。
图3示出共模电压检测及共模反馈电路示意图。
如图3所示，共模电压检测及共模反馈模块102包括两个电阻Rc1、Rc2和一个运算放大器AMP，运算放大器AMP包括：7个PMOS晶体管Mp1- Mp7，4个NMOS晶体管Mn1- Mn4。其中，电阻Rc1的一端与源跟随器的输出VOP相连接，另一端接PMOS晶体管Mp2的栅端；电阻Rc2的一端与源跟随器的输出VON相连接，另一端接PMOS晶体管Mp2的栅端；Mp2的源端接Mp3的源端和Mp1的漏端，Mp2的漏端连接Mn3的漏端，Mp3的栅端接参考电压VREF，漏端接NMOSMn4的漏端；Mp1的源端接电源电压，栅端接偏置电压vbp1；NMOS晶体管Mn3与Mn4的栅端接偏置电压vbn0，源端接地电位；NMOS晶体管Mn1的栅端接偏置电压vbn1，源端接Mn3的漏端，漏端接PMOS晶体管Mp6的漏端，Mn2的栅端接偏置电压vbn1，源端接Mn4的漏端，漏端接PMOS晶体管Mp7的漏端；Mp6的源端接Mp4的漏端，栅端与漏端相连接且连接Mp7的栅端，Mp7的源端接Mp5的漏端，Mp7的漏端为放大器的输出，记为VCMFB；Mp4的栅端连接其漏端并与Mp5的栅端连接，Mp4和Mp5的源端与电源电压连接。此外，放大器中的NMOS晶体管的衬底均接地电位，PMOS晶体管的衬底均接电源电压。
图4示出偏置电路示意图。
如图4所示，偏置电路模块103包括：13个PMOS晶体管Mbp1- Mbp13，15个NMOS晶体管Mbn1- Mbn15，以及一个外灌电流源。电流源Idc的电流灌入NMOS晶体管Mbn1的漏端，Mbn1的漏端与栅端连接并且连接Mbn2和Mbn5的栅端，Mbn1的源端连接Mbn3的漏端，Mbn3的漏端与栅端连接并且连接Mbn4和Mbn6的栅端，Mbn3的源端接地电位；Mbn4的源端接地，漏端接Mbn2的源端，Mbn2的漏端接PMOS晶体管Mbp2的漏端；Mbp2的栅端和漏端连接，源端连接Mbp1的漏端，Mbp1的源端接电源，漏端接Mbp2、Mbp4、Mbp6、Mbp8和Mbp10的栅端；Mbp3的源端接电源电压，栅端接Mbp4的漏端和Mbp5、Mbp7、Mbp9的栅端，Mbp3的漏端接Mbp4的源端，Mbp4的漏端连接Mbn5的漏端，Mbn5的源端连接Mbn6的漏端，Mbn6的源端接地。PMOS晶体管Mbp5的源端接电源电压，漏端接Mbp6的源端，Mbp6的漏端接Mbn7的漏端，Mbn7的栅端和漏端连接，源端接Mbn8的漏端，Mbn8的栅端接Mbn7的栅端，源端接地。Mbp7的源端接电源电压，漏端接Mbp8的源端，Mbp8的漏端接Mbn9的漏端，Mbn9的栅端接Mbn7的栅端，源端接Mbn10的漏端，Mbn10的栅端接Mbn9的漏端，源端接地。Mbp9的源端接电源电压，漏端接Mbp10的源端，Mbp10的漏端接Mbn11的漏端，Mbn11的栅端与漏端连接，源端接地。Mbn12的栅端接Mbn11的栅端，源端接地，漏端接Mbp11的漏端，Mbp11的栅端与漏端连接，源端接电源。Mbp11的栅端与Mbp12、Mbp13的栅端连接，Mbp12的源端接电源，漏端接Mbn13的漏端，Mbn13的漏端与栅端连接，栅端接Mbn14的栅端，源端接地。Mbp13的源端接电源，漏端接Mbn15的漏端，Mbn15的源漏相连接，Mbn15的源端接Mbn14的漏端，Mbn14的源端接地。
特别地，给源跟随器电路提供偏置的晶体管Mbn13、Mbn14和Mbn15在版图上应做好匹配。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语"包括"、"包含"或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句"包括一个……"限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (7)
1.一种应用于高速ADC前端的CMOS输入信号缓冲器，其特征在于，电路结构包括如下模块：差分源跟随器型输入缓冲器模块101，共模电压检测及共模反馈模块102以及偏置电路模块103，其中：
所述差分源跟随器型输入缓冲器模块101包括：10个NMOS晶体管MNa1-MNa4，MNb1-MNb4，MNc1-MNc2，两个电阻Ra1、Ra2，以及4个电容Ca、Cb、Co1、Co2；分为完全对称的两路源跟随器电路，输入信号为差分信号；其中，晶体管MNa1的漏端与电源电压相连，栅端与电阻Ra1和电容Ca的一端相连，源端与自身的衬底相连接；电阻Ra1的另一端接电源电压，电容Ca的另一端与晶体管MNa2的栅端均接输入信号VIP，MNa2的漏端接MNa1的源端，MNa2的源端与自身衬底连接并连接输出电容Co1的上极板，记为VOP；输出电容Co1的另一端接地；晶体管MNa3的漏端接输出节点VOP，栅端接偏置电路提供的偏压VB1N，源端连接晶体管MNa4和MNc1的漏端；晶体管MNa4的栅端接偏置电路提供的偏压VB0N，源端接地；晶体管MNc1的栅端接共模反馈放大器的输出VCMFB，源端接地；晶体管MNa3、MNa4和MNc1的衬底端均接地电位；晶体管MNb1的漏端与电源电压相连，栅端与电阻Rb1和电容Cb的一端相连，源端与自身的衬底相连接；电阻Rb1的另一端接电源电压，电容Cb的另一端与晶体管MNb2的栅端均接输入信号VIN，MNb2的漏端接MNb1的源端，MNb2的源端与自身衬底连接并连接输出电容Co2的上极板，记为VON；输出电容Co2的另一端接地；晶体管MNb3的漏端接输出节点VON，栅端接偏置电路提供的偏压VB1N，源端连接晶体管MNb4和MNb1的漏端；晶体管MNb4的栅端接偏置电路提供的偏压VB0N，源端接地；晶体管MNc2的栅端接共模反馈放大器的输出VCMFB，源端接地；晶体管MNb3、MNb4和MNc2的衬底端均接地电位；
所述共模电压检测及共模反馈模块102包括：两个电阻Rc1、Rc2和一个运算放大器AMP；运算放大器AMP采用共源共栅结构，采用PMOS作为输入管；其中，两个电阻Rc1、Rc2的一端分别接VOP和VON，另一端均接运算放大器AMP的负输入端，运算放大器AMP的正输入端连接参考电压VREF，输出端连接晶体管MNc1和MNc2的栅端VCMFB；
所述偏置电路模块103，由若干PMOS晶体管、NMOS晶体管，以及一个外灌电流源组成，为所述差分源跟随器型输入缓冲器模块101和所述共模电压检测及共模反馈模块102提供偏置电压；外灌电流源为10uA的小偏置电流。
2.根据权利要求1所述的应用于高速ADC前端的CMOS输入信号缓冲器，其特征在于，所述共模电压检测及共模反馈模块102包括两个电阻Rc1、Rc2和一个运算放大器AMP，运算放大器AMP包括：7个PMOS晶体管Mp1- Mp7，4个NMOS晶体管Mn1- Mn4；其中，电阻Rc1的一端与源跟随器的输出VOP相连接，另一端接PMOS晶体管Mp2的栅端；电阻Rc2的一端与源跟随器的输出VON相连接，另一端接PMOS晶体管Mp2的栅端；Mp2的源端接Mp3的源端和Mp1的漏端，Mp2的漏端连接Mn3的漏端，Mp3的栅端接参考电压VREF，漏端接NMOSMn4的漏端；Mp1的源端接电源电压，栅端接偏置电压vbp1；NMOS晶体管Mn3与Mn4的栅端接偏置电压vbn0，源端接地电位；NMOS晶体管Mn1的栅端接偏置电压vbn1，源端接Mn3的漏端，漏端接PMOS晶体管Mp6的漏端，Mn2的栅端接偏置电压vbn1，源端接Mn4的漏端，漏端接PMOS晶体管Mp7的漏端；Mp6的源端接Mp4的漏端，栅端与漏端相连接且连接Mp7的栅端，Mp7的源端接Mp5的漏端，Mp7的漏端为放大器的输出，记为VCMFB；Mp4的栅端连接其漏端并与Mp5的栅端连接，Mp4和Mp5的源端与电源电压连接；运算放大器中的NMOS晶体管的衬底均接地电位，PMOS晶体管的衬底均接电源电压。
3. 根据权利要求1所述的应用于高速ADC前端的CMOS输入信号缓冲器，其特征在于，所述偏置电路模块103包括：13个PMOS晶体管Mbp1- Mbp13，15个NMOS晶体管Mbn1- Mbn15，以及一个外灌电流源Idc；电流源Idc的电流灌入NMOS晶体管Mbn1的漏端，Mbn1的漏端与栅端连接并且连接Mbn2和Mbn5的栅端，Mbn1的源端连接Mbn3的漏端，Mbn3的漏端与栅端连接并且连接Mbn4和Mbn6的栅端，Mbn3的源端接地电位；Mbn4的源端接地，漏端接Mbn2的源端，Mbn2的漏端接PMOS晶体管Mbp2的漏端；Mbp2的栅端和漏端连接，源端连接Mbp1的漏端，Mbp1的源端接电源，漏端接Mbp2、Mbp4、Mbp6、Mbp8和Mbp10的栅端；Mbp3的源端接电源电压，栅端接Mbp4的漏端和Mbp5、Mbp7、Mbp9的栅端，Mbp3的漏端接Mbp4的源端，Mbp4的漏端连接Mbn5的漏端，Mbn5的源端连接Mbn6的漏端，Mbn6的源端接地；PMOS晶体管Mbp5的源端接电源电压，漏端接Mbp6的源端，Mbp6的漏端接Mbn7的漏端，Mbn7的栅端和漏端连接，源端接Mbn8的漏端，Mbn8的栅端接Mbn7的栅端，源端接地；Mbp7的源端接电源电压，漏端接Mbp8的源端，Mbp8的漏端接Mbn9的漏端，Mbn9的栅端接Mbn7的栅端，源端接Mbn10的漏端，Mbn10的栅端接Mbn9的漏端，源端接地；Mbp9的源端接电源电压，漏端接Mbp10的源端，Mbp10的漏端接Mbn11的漏端，Mbn11的栅端与漏端连接，源端接地；Mbn12的栅端接Mbn11的栅端，源端接地，漏端接Mbp11的漏端，Mbp11的栅端与漏端连接，源端接电源；Mbp11的栅端与Mbp12、Mbp13的栅端连接，Mbp12的源端接电源，漏端接Mbn13的漏端，Mbn13的漏端与栅端连接，栅端接Mbn14的栅端，源端接地；Mbp13的源端接电源，漏端接Mbn15的漏端，Mbn15的源漏相连接，Mbn15的源端接Mbn14的漏端，Mbn14的源端接地。
4.根据权利要求1-3之一所述的应用于高速ADC前端的CMOS输入信号缓冲器，其特征在于，所述晶体管均为MOSFET，即场效应晶体管，特别地，其中NMOS晶体管均为深N阱晶体管。
5.根据权利要求1-3之一所述的应用于高速ADC前端的CMOS输入信号缓冲器，其特征在于，所述电容均为金属-氧化物-金属电容。
6.根据权利要求1-3之一所述的应用于高速ADC前端的CMOS输入信号缓冲器，其特征在于，所述电阻均为多晶硅电阻。
7.根据权利要求1-3之一所述的应用于高速ADC前端的CMOS输入信号缓冲器，其特征在于，输出端VOP和VON的共模电压与输入参考电压VREF的值相等。
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