JP2011223430A

JP2011223430A - 半導体装置

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Publication number: JP2011223430A
Application number: JP2010091942A
Authority: JP
Inventors: Yoshiyuki Ezumi; 善之江積; Gen Morishita; 玄森下
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-04-13
Filing date: 2010-04-13
Publication date: 2011-11-04
Also published as: CN102223492A; US20110248749A1; KR20110114470A; US8466718B2

Abstract

【課題】出力特性の自動調整が可能で、かつ低電力で動作できる高速デジタル出力ドライバを有する半導体装置を提供する。
【解決手段】出力用ドライバ３は、参照電流Ｉｒｅｆ２の大きさに応じて、出力特性の調整が可能なスケーラブル低電圧信号方式のドライバである。出力用ドライバレプリカ４は、出力用ドライバを複製したものであり、自身の出力と基準電圧との差に基づいて、参照電流Ｉｒｅｆ２の大きさを調整して出力用ドライバ３へ出力する。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、出力ドライバを有する半導体装置に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの半導体装置には、外部に高速にデータを出力できるＬＶＤＳ（Low Voltage Differential Signaling）のような差動インタフェースが設けられている。

たとえば、特許文献１（特開２０１０−１１４３２号公報）に記載されているＬＶＤＳインタフェースは、定電流ｉ１，ｉ２（ｉ１＞ｉ２）を切り換える電流値切り換え回路と、デジタル信号を差動出力信号として外部装置である画像処理の回路ブロックへ伝送する転送回路と、動作モードが変化しても、差動出力信号のオフセット電圧を一定に保つオフセット電圧保持回路とを備えている。

特開２０１０−１１４３２号公報

しかしながら、特許文献１のＬＶＤＳインタフェースは、特性調整部を備えているが、特性判定と制御部分を内蔵していない為、外部装置を含めての特性調整シーケンスを構築しなければならない制約がある。

また、特許文献１のＬＶＤＳインタフェースは、温度などの周辺環境の変動または製造時のウエハプロセスのばらつきに起因する出力の特性変動を調整するために、差動出力信号のオフセット電圧を一定に保つオフセット電圧保持回路を設けている。そのため、電源とグランドとの間に多数の素子が接続されて、縦積み段数が多くなる。その結果、低電力化のために電源電圧のレベルを下げることが困難となる。

それゆえに、本発明の目的は、出力特性の自動調整が可能で、かつ低電力で動作できるドライバを有する半導体装置を提供することである。

本発明の一実施形態は、第１の参照電流の大きさに応じて、出力特性の自動調整が可能なスケーラブル低電圧信号方式の出力用ドライバと、出力用ドライバを複製したドライバレプリカとを備え、ドライバレプリカは、自身の出力と基準電圧との差に基づいて、第１の参照電流の大きさを調整して出力用ドライバへ出力する。

本発明の一実施形態の半導体装置のドライバによれば、出力特性の自動調整が可能で、かつ低電力で動作できる。

本発明の実施形態の半導体装置の構成を表わす図である。第１の実施形態のドライバ部の構成を表わす図である。図２のドライバ回路と、そのドライバ回路に接続されるレシーバ回路の構成を表わす図である。図３の各構成要素の詳細な構成を表わす図である。第２の実施形態のドライバ部の構成を表わす図である。第３の実施形態のドライバ部の構成を表わす図である。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態の半導体装置の構成を表わす図である。

図１を参照して、この半導体装置１００は、ＣＭＯＳイメージセンサであって、光を電気信号に変換する画素（ＣＭＯＳセンサ）が行列状に配置された画素アレイ７３と、列ごとに設けられ、画素アレイ７３から出力されるアナログ信号をデジタル信号に変換するコラムＡＤＣ７２とを備える。また、この半導体装置１００は、画素アレイ７３の行を選択する垂直走査駆動回路７１と、コラムＡＤＣ７２からのデジタルデータを受けて外部の画像処理用の回路へ出力するドライバ部７５とを有する。

［第１の実施形態］
図２は、第１の実施形態のドライバ部の構成を表わす図である。

図１を参照して、ドライバ部７５は、複数個のドライバ回路２ａ〜２ｎを備える。複数個のドライバ回路２ａ〜２ｎの各々は、出力用ドライバ３と、出力用ドライバレプリカ４とを備える。

出力用ドライバ３は、参照電流Ｉｒｅｆ２の大きさに応じて、出力特性の自動調整が可能なスケーラブル低電圧信号方式のドライバである。

出力用ドライバレプリカ４は、出力用ドライバ３を複製したレプリカである。出力用ドライバレプリカ４は、自身の出力と基準電圧との差に基づいて、参照電流Ｉｒｅｆ２の大きさを調整して出力用ドライバ３へ出力する。

図３は、図２のドライバ回路と、そのドライバ回路に接続されるレシーバ回路の構成を表わす図である。

図３を参照して、ドライバ回路２は、プリドライバ５およびＳＬＶＳ（Scalable Low-Voltage Signaling）出力ドライバ７とからなる出力用ドライバ３を有する。ＳＬＶＳ出力ドライバ７として、たとえば、ＪＥＤＥＣ（Joint Electron Device Engineering Council）規格のＳＬＶＳ−４００を用いることができる。

ＳＬＶＳ出力ドライバ７は、簡易な基本構成であるため、従来のＬＶＤＳドライバのように、内部で直接、出力変動を調整することができない。そのため、ドライバ回路２は、さらに、ＳＬＶＳ出力ドライバ７の出力変動を調整するために、プリドライバレプリカ６およびＳＬＶＳ出力ドライバレプリカ８とからなる出力用ドライバレプリカ４を備える。

ＳＬＶＳ出力ドライバ７およびＳＬＶＳ出力ドライバレプリカ８は、ＬＶＤＳドライバのような差動共通電流源を有さず、低電圧（０．８Ｖ）の電源電圧で駆動されるため、消費電力を抑えることができる。

レシーバ回路９０は、ＳＬＶＳレシーバ９５を備える。差動伝送路９３，９４の終端にインピーダンスＲｚ（５０Ω）の終端抵抗９１，９２が設けられる。また、差動伝送路９３，９４は、インピーダンスＲｚ（５０Ω）の特性インピーダンスを有する。

ＳＬＶＳ出力ドライバレプリカ８は、ＳＬＶＳ出力ドライバ７を模擬するように、内部に、Ｒｚ（５０Ω）のインピーダンスを有する。

プリドライバレプリカ６は、ＳＬＶＳ出力ドライバレプリカ８に参照電流Ｉｒｅｆ１を与え、プリドライバ５に参照電流Ｉｒｅｆ２を与える。

ＳＬＶＳ出力ドライバレプリカ８の出力は、プリドライバレプリカ６にフィードバックされ、参照電流Ｉｒｅｆ１および参照電流Ｉｒｅｆ２の値が調整される。

図４は、図３の各構成要素の詳細な構成を表わす図である。
（プリドライバレプリカ）
プリドライバレプリカ６は、比較器１１と、ＮチャネルＭＯＳトランジスタ１５と、ＰチャネルＭＯＳトランジスタ１２と、ＰチャネルＭＯＳトランジスタ１３と、ＰチャネルＭＯＳトランジスタ１４と、ＰチャネルＭＯＳトランジスタ１６と、インピーダンスＲｐの抵抗１７と、ダイオード１８とを備えた、シングルエンドの増幅回路である。シングルエンドの増幅器とすることで、半導体装置の面積を低減することができる。

ＰチャネルＭＯＳトランジスタ１２と、ＰチャネルＭＯＳトランジスタ１３と、ＰチャネルＭＯＳトランジスタ１４とは、ＶＣＣ電源（２．５Ｖ）に接続され、カレントミラーを構成する。

ＰチャネルＭＯＳトランジスタ１２には、参照電流Ｉｒｅｆ０が流れる。ＰチャネルＭＯＳトランジスタ１３には、参照電流Ｉｒｅｆ１が流れる。ＰチャネルＭＯＳトランジスタ１４には、参照電流Ｉｒｅｆ２が流れる。

ＰチャネルＭＯＳトランジスタ１２のゲートの幅をＷ０、ゲートの長さをＬ０、ＰチャネルＭＯＳトランジスタ１３のゲートの幅をＷ１、ゲートの長さをＬ０、ＰチャネルＭＯＳトランジスタ１４のゲートの幅をＷ２、ゲートの長さをＬ２としたときに、Ｉｒｅｆ０：Ｉｒｅｆ１：Ｉｒｅｆ２＝（Ｗ０／Ｌ０）：（Ｗ１／Ｌ１）：（Ｗ２／Ｌ２）の関係がある。

比較器１１は、基準電圧Ｖｒｅｆと、ノードＮ７との電圧を受ける。ＮチャネルＭＯＳトランジスタ１５は、比較器１１の出力を受ける。

基準電圧ＶｒｅｆがノードＮ７の電圧よりも大きいときには、比較器１１の出力電圧は大きくなる。その結果、ＮチャネルＭＯＳトランジスタ１５を流れる参照電流Ｉｒｅｆ０の値が大きくなる。

基準電圧ＶｒｅｆがノードＮ７の電圧よりも小さいときには、比較器１１の出力電圧は小さくなる。その結果、ＮチャネルＭＯＳトランジスタ１５を流れる参照電流Ｉｒｅｆ０の値が小さくなる。

ＰチャネルＭＯＳトランジスタ１６は、ＰチャネルＭＯＳトランジスタ１３の一端と、ノードＮ６の間に設けられる。ＰチャネルＭＯＳトランジスタ１６には、参照電流Ｉｒｅｆ１が流れる。ＰチャネルＭＯＳトランジスタ１６のゲートは、グランドに接続される。

抵抗１７とダイオード１８は、ノードＮ６とグランドとの間に設けられる。
（ＳＬＶＳ出力ドライバレプリカ）
ＳＬＶＳ出力ドライバレプリカ８は、ＮチャネルＭＯＳトランジスタ１９と、インピーダンスＲｚ（５０Ω）の抵抗２０とを備えた、シングルエンドの増幅回路である。シングルエンドの増幅器とすることで、半導体装置の面積を低減することができる。

ＮチャネルＭＯＳトランジスタ１９は、ＶＤＤ電源（８００ｍＶ電源）とノードＮ７との間に設けられる。ＮチャネルＭＯＳトランジスタ１９のゲートは、プリドライバレプリカ６のノードＮ６と接続する。ＮチャネルＭＯＳトランジスタ１９には、出力電流Ｉｏｕｔ１が流れる。

インピーダンスＲｚの抵抗２０は、ノードＮ７とグランドとの間に設けられる。
（プリドライバ）
プリドライバ５は、ＰチャネルＭＯＳトランジスタ２１と、ＰチャネルＭＯＳトランジスタ２２と、インピーダンスＲｐの抵抗２３と、インピーダンスＲｐの抵抗２４と、ダイオード２５とを備えた、差動増幅回路である。

ＰチャネルＭＯＳトランジスタ２１は、ノードＮ１１とノードＮ１との間に設けられる。ＰチャネルＭＯＳトランジスタ２２は、ノードＮ１１とノードＮ２との間に設けられる。抵抗２３は、ノードＮ１とノードＮ１２との間に設けられる。抵抗２４は、ノードＮ２とノードＮ１２との間に設けられる。ダイオード２５は、ノードＮ１２とグランドとの間に設けられる。

ノードＮ１１は、プリドライバレプリカ６から出力される参照電流Ｉｒｅｆ２を受ける。ＰチャネルＭＯＳトランジスタ２１のゲートには、差動入力信号の一方の信号ＩＮ１が入力される。ＰチャネルＭＯＳトランジスタ２２のゲートには、差動入力信号の他方の信号ＩＮ２が入力される。ノードＮ１およびノードＮ２は、ＳＬＶＳ出力ドライバ７と接続する。

（ＳＬＶＳ出力ドライバ）
ＳＬＶＳ出力ドライバ７は、ＮチャネルＭＯＳトランジスタ２６、ＮチャネルＭＯＳトランジスタ２７と、ＮチャネルＭＯＳトランジスタ２８と、ＮチャネルＭＯＳトランジスタ２９とを備えた、差動増幅回路である。

ＮチャネルＭＯＳトランジスタ２６は、ＶＤＤ電源（８００ｍＶ電源）とノードＮ３との間に設けられる。ＮチャネルＭＯＳトランジスタ２６のゲートは、ノードＮ２と接続する。ＮチャネルＭＯＳトランジスタ２６には、出力電流Ｉｏｕｔ２が流れる。ここで、ＶＤＤ電源は、外部から供給されるため、ＬＤＶＳのような２．５Ｖ系の電源ドライバに対して大幅な電力削減効果となる。

ＮチャネルＭＯＳトランジスタ２７は、ＶＤＤ電源とノードＮ４との間に設けられる。ＮチャネルＭＯＳトランジスタ２７のゲートは、ノードＮ１と接続する。ＮチャネルＭＯＳトランジスタ２７には、出力電流Ｉｏｕｔ３が流れる。

ＮチャネルＭＯＳトランジスタ２８は、ノードＮ３とグランドとの間に設けられる。ＮチャネルＭＯＳトランジスタ２８のゲートは、ノードＮ１と接続する。

ＮチャネルＭＯＳトランジスタ２９は、ノードＮ４とグランドとの間に設けられる。ＮチャネルＭＯＳトランジスタ２９のゲートは、ノードＮ２と接続する。

ノードＮ４は、差動伝送路の一方の伝送路９３と接続する。
ノードＮ３は、差動伝送路の他方の伝送路９４と接続する。

（調整動作）
プリドライバレプリカ６は、ＰチャネルＭＯＳトランジスタ１６のゲートをグランドに接続することによって、プリドライバレプリカ６への入力が「Ｌ」となる。これは、差動入力信号の一方の信号ＩＮ１が「Ｌ」の状態を模擬している。

差動入力信号の一方の信号ＩＮ１が「Ｌ」のときには、ＳＬＶＳ出力ドライバ７の出力ノードＮ４が「Ｈ」レベルとなる。したがって、比較器１１に与える基準電圧は、この状態を模擬するように、出力ノードＮ４が「Ｈ」レベルとなる電圧である０．４Ｖに設定されている。

ＳＬＶＳ出力ドライバレプリカ８のノードＮ７の出力電圧が基準電圧Ｖｒｅｆよりも大きいときには、比較器１１の出力電圧は小さくなる。その結果、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１５を流れる参照電流Ｉｒｅｆ０の値が小さくなり、ＰチャネルＭＯＳトランジスタ１３を流れる参照電流Ｉｒｅｆ１の値も小さくなる。その結果、ＮチャネルＭＯＳトランジスタ１９を流れる出力電流Ｉｏｕｔ１の大きさが小さくなり、ノードＮ７の出力電圧が減少する。

ＳＬＶＳ出力ドライバレプリカ８のノードＮ７の出力電圧が基準電圧Ｖｒｅｆよりも小さいときには、比較器１１の出力電圧は大きくなる。その結果、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１５を流れる参照電流Ｉｒｅｆ０の値が大きくなり、ＰチャネルＭＯＳトランジスタ１３を流れる参照電流Ｉｒｅｆ１の値も大きくなる。その結果、ＮチャネルＭＯＳトランジスタ１９を流れる出力電流Ｉｏｕｔ１の大きさが大きくなり、ノードＮ７の出力電圧が増加する。

以上のような、参照電流Ｉｒｅｆ０、Ｉｒｅｆ１の値の調整とともに、カレントミラーによって参照電流Ｉｒｅｆ２の値も、差動入力信号の一方の信号ＩＮ１が「Ｌ」のときに、ＳＬＶＳ出力ドライバ７の出力ノードＮ４が「Ｈ」レベルとなるように調整される。

（ＩＮ１が「Ｈ」レベル、ＩＮ２が「Ｌ」レベルのときの動作）
差動入力信号の一方の信号ＩＮ１が「Ｈ」レベルでは、ＰチャネルＭＯＳトランジスタ２１がオフ、ノードＮ１が「Ｌ」レベルとなり、その結果ＮチャネルＭＯＳトランジスタ２７がオフ、ＮチャネルＭＯＳトランジスタ２８がオフとなる。

差動入力信号の他方の信号ＩＮ２が「Ｌ」レベルでは、ＰチャネルＭＯＳトランジスタ２２がオン、ノードＮ２が「Ｈ」レベルとなり、その結果ＮチャネルＭＯＳトランジスタ２６がオン、ＮチャネルＭＯＳトランジスタ２９がオンとなる。

したがって、この場合には、ＶＤＤ電源、ＮチャネルＭＯＳトランジスタ２６、ノードＮ３、Ｒｚのインピーダンスを有する伝送路９４、Ｒｚのインピーダンスを有する終端抵抗９１、グランド、Ｒｚのインピーダンスを有する終端抵抗９２、Ｒｚのインピーダンスを有する伝送路９３、ノードＮ４、ＮチャネルＭＯＳトランジスタ２９、グランドの経路で電流が流れる。

このとき、ＳＬＶＳレシーバ９５は、ドライバ回路から出力される論理状態「０」を検出する。

（ＩＮ１が「Ｌ」レベル、ＩＮ２が「Ｈ」レベルのときの動作）
差動入力信号の一方の信号ＩＮ１が「Ｌ」レベルでは、ＰチャネルＭＯＳトランジスタ２１がオン、ノードＮ１が「Ｈ」レベルとなり、その結果ＮチャネルＭＯＳトランジスタ２７がオン、ＮチャネルＭＯＳトランジスタ２８がオンとなる。

差動入力信号の他方の信号ＩＮ２が「Ｈ」レベルでは、ＰチャネルＭＯＳトランジスタ２２がオフ、ノードＮ２が「Ｌ」レベルとなり、その結果ＮチャネルＭＯＳトランジスタ２６がオフ、ＮチャネルＭＯＳトランジスタ２９がオフとなる。

したがって、この場合には、ＶＤＤ電源、ＮチャネルＭＯＳトランジスタ２７、ノードＮ４、Ｒｚのインピーダンスを有する伝送路９３、Ｒｚのインピーダンスを有する終端抵抗９２、グランド、Ｒｚのインピーダンスを有する終端抵抗９１、Ｒｚのインピーダンスを有する伝送路９４、ノードＮ３、ＮチャネルＭＯＳトランジスタ２８、グランドの経路で電流が流れる。

このとき、ＳＬＶＳレシーバ９５は、ドライバ回路から出力される論理状態「１」を検出する。

以上のように、本実施の形態の半導体装置によれば、出力用ドライバレプリカによって出力ドライバに供給する参照電流の大きさを調整することによって、出力ドライバの出力の特性変動が調整可能で、かつ低電力で動作できる。プリドライバを模擬したプリドライバレプリカが、ＳＬＶＳ出力ドライバを模擬したＳＬＶＳ出力ドライバレプリカの出力電圧と基準電圧との差に応じて、ＳＬＶＳ出力ドライバレプリカおよびＳＬＶＳ出力ドライバへ供給する参照電流の大きさを調整することによって、ＳＬＶＳ出力ドライバの出力の変動を調整することができる。

［第１の実施形態の変形例］
ＳＬＶＳ出力ドライバレプリカ８に含まれるインピーダンスＲｚの抵抗２０は、伝送路９３、９４のインピーダンス、伝送路９３，９４の終端抵抗９１，９２を模擬したものである。

抵抗２０は、伝送路９３、９４、および、伝送路９３，９４の終端抵抗９１，９２と同一の温度などの環境に置かれることが望ましい。したがって、抵抗２０をチップの外部に配置し、ピンを介して内部のノードＮ７と接続されるものとしてもよい。

［第２の実施形態］
図５は、第２の実施形態のドライバ部の構成を表わす図である。

図５を参照して、このドライバ部は、複数の出力用ドライバ３と、複数の出力用ドライバレプリカ４とを備える。複数の出力用ドライバ３の構成は、すべて同じであり、図４に示す構成と同じである。複数の出力用ドライバレプリカ４の構成も、すべて同じであり、図４に示す構成と同じである。

複数個の出力用ドライバレプリカの各々は、２個の出力用ドライバ３に参照電流Ｉｒｅｆ２を出力する。

参照電流Ｉｒｅｆ２を出力する出力用ドライバレプリカ４と、出力用ドライバレプリカ４から出力される参照電流Ｉｒｅｆ２を受ける複数の出力用ドライバ３とは、近接して配置される。

以上のように、本実施の形態によれば、１個の出力用ドライバレプリカが、１個の出力用ドライバに参照電流Ｉｒｅｆ２を供給する場合と比べて、出力用ドライバレプリカの個数を低減することができ、その結果、半導体装置の面積を低減することができる。

［第２の実施形態の変形例］
第２の実施形態では、複数個の出力用ドライバレプリカの各々は、２個の出力用ドライバ３に参照電流Ｉｒｅｆ２を出力するものとしたが、２個以上の出力用ドライバ３に参照電流Ｉｒｅｆ２を出力するものとしてもよい。

［第３の実施形態］
図６は、第３の実施形態のドライバ部の構成を表わす図である。

図６を参照して、このドライバ部は、複数の出力用ドライバ３と、１つの出力用ドライバレプリカ４とを備える。複数の出力用ドライバ３の構成は、すべて同じであり、図４に示す構成と同じである。１つの出力用ドライバレプリカ４の構成は、図４に示す構成と同じである。

出力用ドライバレプリカ４は、複数個の出力用ドライバ３に参照電流Ｉｒｅｆ２を出力する。

出力用ドライバレプリカ４は、複数個の出力用ドライバ３が配置される領域の中央に配置される。

以上のように、本実施の形態によれば、出力用ドライバレプリカ４が１個でよいので、半導体装置の面積を低減することができる。また、出力用ドライバレプリカ４は、複数個の出力用ドライバ３が配置される領域の中央に配置されるので、出力用ドライバレプリカ４からの参照電流が効率よく出力用ドライバ３に送られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

２ａ〜２ｎ，２ドライバ回路、３出力用ドライバ、４出力用ドライバレプリカ、５プリドライバ、６プリドライバレプリカ、７ＳＬＶＳ出力ドライバ、８ＳＬＶＳ出力ドライバレプリカ、１１比較器、１２，１３，１４，１６，２１，２２ＰチャネルＭＯＳトランジスタ、１５，１９，２６，２７，２８，２９ＮチャネルＭＯＳトランジスタ、１７，２０，２３，２４抵抗、１８，２５ダイオード、７１垂直走査駆動回路、７２カラムＡＤＣ、７３画素アレイ、７５ドライバ部、９０レシーバ回路、９１，９２終端抵抗、９３，９４伝送路、９５ＳＬＶＳレシーバ、１００ＣＭＯＳイメージセンサ。

Claims

第１の参照電流の大きさに応じて、出力特性の自動調整が可能なスケーラブル低電圧信号方式の出力用ドライバと、
前記出力用ドライバを複製したドライバレプリカとを備え、
前記ドライバレプリカは、自身の出力と基準電圧との差に基づいて、前記第１の参照電流の大きさを調整して前記出力用ドライバへ出力する、半導体装置。
前記出力用ドライバは、
ＳＬＶＳ出力ドライバと、
前記ＳＬＶＳ出力ドライバの前段に設けられるプリドライバとを含み、
前記ドライバレプリカは、
前記ＳＬＶＳ出力ドライバを複製したＳＬＶＳ出力ドライバレプリカと、
前記ＳＬＶＳ出力ドライバレプリカの前段に設けられる、前記プリドライバを複製したプリドライバレプリカとを含み、
前記ＳＬＶＳ出力ドライバおよび前記プリドライバは、電流源を有せず、
前記ＳＬＶＳ出力ドライバレプリカは、前記ＳＬＶＳ出力ドライバが接続された伝送路のインピーダンス、および前記伝送路の終端に設けられた終端抵抗と同一のインピーダンスの抵抗を含み、
前記プリドライバレプリカは、
前記ＳＬＶＳ出力ドライバレプリカの出力と前記基準電圧との差を出力する比較回路と、
前記比較回路の出力に応じた大きさの前記ＳＬＶＳ出力ドライバレプリカへの第２の参照電流および前記プリドライバへの前記第１の参照電流を生成するカレントミラー回路とを備える、請求項１記載の半導体装置。
前記ＳＬＶＳドライバおよび前記プリドライバは、差動増幅回路であり、
前記ＳＬＶＳドライバレプリカおよび前記プリドライバレプリカは、シングルエンドの増幅回路である、請求項２記載の半導体装置。
前記半導体装置は、
複数個の前記出力用ドライバと、
複数個の前記ドライバレプリカとを備え、
前記複数個のドライバレプリカの各々は、２個以上の前記出力用ドライバに前記第１の参照電流を出力する、請求項１記載の半導体装置。
前記半導体装置は、
複数個の前記出力用ドライバと、
１つの前記ドライバレプリカとを備え、
前記ドライバレプリカは、前記複数個の出力用ドライバに前記第１の参照電流を出力し、
前記ドライバレプリカは、複数個の出力用ドライバが配置される領域の中央に配置される、請求項１記載の半導体装置。