JP2016010068A - ドライバ回路及びその制御方法 - Google Patents

Abstract

【課題】イコライジング機能を有する電圧モードドライバ回路の消費電力を低減する。
【解決手段】差動出力のそれぞれの出力端に対して、出力端と電源電圧の電源ノードとの間に直列に接続されたスイッチ及び抵抗と、出力端と基準電圧の電源ノードとの間に直列に接続されたスイッチ及び抵抗と、出力端と基準電圧の電源ノードとの間に直列に接続されたスイッチ及び電流源とを有し、入力データが遷移している場合、抵抗と直列接続されたスイッチを入力データに応じてオンにするとともに、電流源と直列接続されたスイッチをオフにし、入力データが連続している場合、抵抗と直列接続されたスイッチのうち電源側のパスのスイッチをオンにするとともに、電流源と直列接続されたスイッチの一方をオンにし、入力データが連続している場合に電流源から電流を供給することで流す電流を小さくし、消費電力を削減する。
【選択図】図１

Description

本発明は、ドライバ回路及びその制御方法に関する。

高速データ転送においては、データ伝送帯域の不足を補償するためにイコライジング回路が一般的に使用されている。従来のＦＩＲ（Finite Impulse Response）型イコライジング回路は、メインドライバ及びエンファシスドライバを含み、それぞれの出力端が共通に接続される。一般に、電圧駆動する電圧モードドライバは、電流駆動する電流モードドライバより消費電力が小さい。

ＳＳＴ（Source Serial Termination）ドライバは、終端付き電圧モードドライバであり、低電力動作に向いている。図８は、従来のＳＳＴドライバ（プリエンファシスなし）の構成を示す図である。ドライバ（送信側回路Ｔｘ）８１０は、トランジスタＴＲ８１、ＴＲ８２、ＴＲ８３，ＴＲ８４、及び抵抗Ｒ８１、Ｒ８２、Ｒ８３、Ｒ８４を有する。

差動構成におけるドライバ８１０の一方の出力端と電源電圧の電源ノードとの間に、Ｐチャネル型トランジスタＴＲ８１及び抵抗Ｒ８１が直列に接続され、ドライバ８１０の一方の出力端と基準電圧の電源ノードとの間に、Ｎチャネル型トランジスタＴＲ８２及び抵抗Ｒ８２が直列に接続される。トランジスタＴＲ８１、ＴＲ８２のゲートには、正極入力データ信号ＤＰが入力される。

また、差動構成におけるドライバ８１０の他方の出力端と電源電圧の電源ノードとの間に、Ｐチャネル型トランジスタＴＲ８３及び抵抗Ｒ８３が直列に接続され、ドライバ８１０の他方の出力端と基準電圧の電源ノードとの間に、Ｎチャネル型トランジスタＴＲ８４及び抵抗Ｒ８４が直列に接続される。トランジスタＴＲ８３、ＴＲ８４のゲートには、負極入力データ信号ＤＮが入力される。

ドライバ８１０の出力端は伝送路８２０Ｐ、８２０Ｎを介してレシーバ（受信側回路Ｒｘ）８３０に接続され、レシーバ８３０のフロントエンド部８３１が伝送路間の電圧Ｖ_Rを検出することでデータ伝送が実現される。ドライバ８１０の出力端（伝送路８２０Ｐ、８２０Ｎ）は、レシーバ８３０の入力において負荷抵抗（終端抵抗）Ｒ８５、Ｒ８６で終端されている。なお、図８に示した回路は、伝送に係る特性インピーダンスがそれぞれＺ₀となるように各回路部が構成されている。

図８に示したＳＳＴドライバは、正極入力データ信号ＤＰとして“０”（ローレベル）、負極入力データ信号ＤＮとして“１”（ハイレベル）が入力された場合、図９（Ａ）に示すようにトランジスタＴＲ８１、ＴＲ８４がオン（導通状態）になり、トランジスタＴＲ８２、ＴＲ８３がオフ（非導通状態）になる。このとき、伝送経路を流れる電流はＶ_DD／（４Ｚ₀）であり、消費電力はＶ_DD ²／（４Ｚ₀）となる。

また、正極入力データ信号ＤＰとして“１”、負極入力データ信号ＤＮとして“１”が入力された場合、図９（Ｂ）に示すようにトランジスタＴＲ８２、ＴＲ８３がオン（導通状態）になり、トランジスタＴＲ１、ＴＲ８４がオフ（非導通状態）になる。このとき、伝送経路を流れる電流はＶ_DD／（４Ｚ₀）であり、消費電力はＶ_DD ²／（４Ｚ₀）となる。

したがって、図８に示したＳＳＴドライバは、入力データに応じて電流の流れは異なるが、平均の消費電力はＶ_DD ²／（４Ｚ₀）となる。なお、図９においては、模式的に、トランジスタＴＲ８１〜ＴＲ８４はオン抵抗が小さいものとしてスイッチで示し、抵抗Ｒ８１〜Ｒ８４がそれぞれインピーダンスＺ₀を有するものとして示している。

図１０は、イコライジング機能を有する従来のＳＳＴドライバ（プリエンファシスあり）の構成を示す図である。ドライバ（送信側回路Ｔｘ）１０１０は、トランジスタＴＲ１１１、ＴＲ１１２、ＴＲ１１３、ＴＲ１１４、ＴＲ１１５、ＴＲ１１６、ＴＲ１１７、ＴＲ１１８、抵抗Ｒ１１１、Ｒ１１２、Ｒ１１３、Ｒ１１４、Ｒ１１５、Ｒ１１６、Ｒ１１７、Ｒ１１８、及びインバータ１０１１、１０１２を有する。

差動構成におけるドライバ１０１０の一方の出力端と電源電圧の電源ノードとの間に、メインドライバとしてのＰチャネル型トランジスタＴＲ１１１及び抵抗Ｒ１１１が直列に接続されるとともに、プリエンファシスドライバとしてのＰチャネル型トランジスタＴＲ１１３及び抵抗Ｒ１１３が直列に接続される。ドライバ１０１０の一方の出力端と基準電圧の電源ノードとの間に、メインドライバとしてのＮチャネル型トランジスタＴＲ１１２及び抵抗Ｒ１１２が直列に接続されるとともに、プリエンファシスドライバとしてのＮチャネル型トランジスタＴＲ１１４及び抵抗Ｒ１１４が直列に接続される。トランジスタＴＲ１１１、ＴＲ１１２のゲートには、正極入力データ信号ＤＰが入力され、トランジスタＴＲ１１３、ＴＲ１１４のゲートには、所定の遅延時間を有し信号を反転出力するインバータ１０１１を介して正極入力データ信号ＤＰが入力される。

また、差動構成におけるドライバ１０１０の他方の出力端と電源電圧の電源ノードとの間に、メインドライバとしてのＰチャネル型トランジスタＴＲ１１５及び抵抗Ｒ１１５が直列に接続されるとともに、プリエンファシスドライバとしてのＰチャネル型トランジスタＴＲ１１７及び抵抗Ｒ１１７が直列に接続される。ドライバ１０１０の他方の出力端と基準電圧の電源ノードとの間に、メインドライバとしてのＮチャネル型トランジスタＴＲ１１６及び抵抗Ｒ１１６が直列に接続されるとともに、プリエンファシスドライバとしてのＮチャネル型トランジスタＴＲ１１８及び抵抗Ｒ１１８が直列に接続される。トランジスタＴＲ１１５、ＴＲ１１６のゲートには、負極入力データ信号ＤＮが入力され、トランジスタＴＲ１１７、ＴＲ１１８のゲートには、所定の遅延時間を有し信号を反転出力するインバータ１０１２を介して負極入力データ信号ＤＮが入力される。

ドライバ１０１０の出力端は伝送路１０２０Ｐ、１０２０Ｎを介してレシーバ（受信側回路Ｒｘ）１０３０に接続され、レシーバ１０３０のフロントエンド部１０３１が伝送路間の電圧Ｖ_Rを検出することでデータ伝送が実現される。ドライバ１０１０の出力端（伝送路１０２０Ｐ、１０２０Ｎ）は、レシーバ１０３０の入力において負荷抵抗（終端抵抗）Ｒ１１９、Ｒ１２０で終端されている。なお、図１０に示した回路は、伝送に係る特性インピーダンスがそれぞれＺ₀となるように各回路部が構成されており、ドライバ１０１０においてはプリエンファシス係数ｈに応じてインピーダンスＺ_AとインピーダンスＺ_Bとの合成インピーダンスがＺ₀となるように制御されている。

図１０に示したＳＳＴドライバは、入力データが遷移するとき、例えば正極入力データ信号ＤＰが“１”から“０”に遷移し、負極入力データ信号ＤＮが“０”から“１”に遷移するとき、図１１（Ａ）に示すようにトランジスタＴＲ１１１、ＴＲ１１３、ＴＲ１１６、ＴＲ１１８がオン（導通状態）になり、トランジスタＴＲ１１２、Ｔ１１４、ＴＲ１１５、ＴＲ１１７がオフ（非導通状態）になる。このとき、並列しているインピーダンスＺ_AとインピーダンスＺ_Bとの合成インピーダンスはＺ₀であるため、伝送経路を流れる電流はＶ_DD／（４Ｚ₀）であり、消費電力はＶ_DD ²／（４Ｚ₀）となる。

また、入力データが連続しているとき、例えば正極入力データ信号ＤＰが“０”を維持し、負極入力データ信号ＤＮが“１”を維持するとき、図１１（Ｂ）に示すようにトランジスタＴＲ１１１、ＴＲ１１４、ＴＲ１１６、ＴＲ１１７がオン（導通状態）になり、トランジスタＴＲ１１２、Ｔ１１３、ＴＲ１１５、ＴＲ１１８がオフ（非導通状態）になる。このとき、負荷抵抗Ｒ１１９、Ｒ１２０にかかる電圧Ｖ_Rは、Ｖ_R＝Ｖ_DD×Ｚ₀（Ｚ_B−Ｚ_A）／（Ｚ₀（Ｚ_B＋Ｚ_A）＋Ｚ_BＺ_A）で表される。

例えば、プリエンファシス係数ｈが１である場合、すなわちインバータ１０１１、１０１２の遅延時間が１ＵＩ（ユニットインターバル、１ビットのデータの持続時間）である場合には、Ｚ_A＝Ｚ_B＝２Ｚ₀となるため、負荷抵抗Ｒ１１９、Ｒ１２０にかかる電圧Ｖ_Rは０となり、負荷抵抗Ｒ１１９、Ｒ１２０には電流が流れずに、電流は貫通パス（直列のインピーダンスＺ_AとインピーダンスＺ_Bとの経路）を流れて電力が消費される。したがって、入力データが連続しているとき、それぞれの貫通パスにＶ_DD／（４Ｚ₀）の電流が流れ、消費電力はＶ_DD ²／（２Ｚ₀）となる。

したがって、図１０に示したＳＳＴドライバは、入力データがランダムなパターンである（入力データが遷移するときと入力データが連続しているときとの頻度が同等である）場合、平均の消費電力は３Ｖ_DD ²／（８Ｚ₀）となる。なお、図１１においても、模式的に、トランジスタＴＲ１１１〜ＴＲ１１８はオン抵抗が小さいものとしてスイッチで示し、抵抗Ｒ１１１〜Ｒ１１８がそれぞれインピーダンスＺ₀を有するものとして示している。

電圧モードドライバと電流モードドライバとを有し、入力データが連続しているときには電圧モードドライバを動作させ、入力データが遷移するときには電流モードドライバを動作させることで、データ伝送の高速化を図る技術が提案されている（例えば、特許文献１参照）。

特開２０１１−１６６２６０号公報 特開２００４−３１２６１４号公報

図１０に示したＳＳＴドライバでイコライジング機能を実現しようとすると、ドライバの消費電力が、プリエンファシス係数ｈや入力データのデータパターンに依存する。伝送帯域が低ければ大きいプリエンファシス係数ｈが必要になり、入力データが連続しているときの消費電力はプリエンファシス係数ｈが大きくなるほど増大し、ドライバの平均消費電力も大きくなってしまう。本発明の目的は、イコライジング機能を有する電圧モードドライバ回路の消費電力を低減することである。

ドライバ回路の一態様は、差動出力の一方の出力端と電源電圧の電源ノードとの間に直列に接続された第１のスイッチ及び第１の抵抗と、一方の出力端と基準電圧の電源ノードとの間に直列に接続された第２のスイッチ及び第２の抵抗と、差動出力の他方の出力端と電源電圧の電源ノードとの間に直列に接続された第３のスイッチ及び第３の抵抗と、他方の出力端と基準電圧の電源ノードとの間に直列に接続された第４のスイッチ及び第４の抵抗と、一方の出力端と基準電圧の電源ノードとの間に直列に接続された第５のスイッチ及び第１の電流源と、他方の出力端と基準電圧の電源ノードとの間に直列に接続された第６のスイッチ及び第２の電流源と、制御回路とを有する。制御回路は、入力データが遷移している場合、第１〜第４のスイッチを入力データに応じてオンにするとともに、第５及び第６のスイッチをオフにし、入力データが連続している場合、第１及び第３のスイッチをオンにするとともに、第５及び第６のスイッチの一方をオンにする。

開示のドライバ回路は、入力データが連続している場合、差動回路の出力端に電流源を接続して電流を供給することで流す電流を小さくすることができ、消費電力を削減することができる。

本発明の実施形態におけるドライバ回路の構成例を示す図である。 本実施形態におけるエンコーダの構成例を示す図である。 本実施形態におけるドライバ回路の動作例を示すタイミングチャートである。 図１に示すドライバ回路の動作を説明するための図である。 本実施形態におけるデータ連続時の消費電力を示す図である。 本実施形態におけるドライバ回路の他の構成例を示す図である。 図６に示すドライバ回路の動作を説明するための図である。 従来のＳＳＴドライバ（プリエンファシスなし）の構成を示す図である。 図８に示すＳＳＴドライバの動作を説明するための図である。 従来のＳＳＴドライバ（プリエンファシスあり）の構成を示す図である。 図１０に示すＳＳＴドライバの動作を説明するための図である。

以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の実施形態におけるドライバ回路の構成例を示す図である。ドライバ回路（送信側回路Ｔｘ）１１０は、トランジスタＴＲ１１、ＴＲ１２、ＴＲ１３，ＴＲ１４、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、エンコーダ１１１Ａ、１１５Ａ、スイッチ１１２、１１６、電流源１１３、１１７、及びインバータ１１４、１１８を有する。

差動構成におけるドライバ回路１１０の差動出力の一方の出力端ＮＰＴＯと電源電圧の電源ノードとの間に、Ｐチャネル型トランジスタ（スイッチ）ＴＲ１１及び抵抗Ｒ１１が直列に接続される。Ｐチャネル型トランジスタ（スイッチ）ＴＲ１１は、ソースが電源電圧の電源ノードに接続され、ドレインが抵抗Ｒ１１の一端に接続され、ゲートにエンコーダ１１１Ａの出力ＮＰＭが供給される。抵抗Ｒ１１の他端は、ドライバ回路１１０の差動出力の一方の出力端ＮＰＴＯに接続される。

ドライバ回路１１０の差動出力の一方の出力端ＮＰＴＯと基準電圧の電源ノードとの間に、Ｎチャネル型トランジスタ（スイッチ）ＴＲ１２及び抵抗Ｒ１２が直列に接続される。Ｎチャネル型トランジスタ（スイッチ）ＴＲ１２は、ソースが基準電圧の電源ノードに接続され、ドレインが抵抗Ｒ１２の一端に接続され、ゲートにエンコーダ１１１Ａの出力ＮＰＭが供給される。抵抗Ｒ１２の他端は、ドライバ回路１１０の差動出力の一方の出力端ＮＰＴＯに接続される。

また、ドライバ回路１１０の差動出力の一方の出力端ＮＰＴＯと基準電圧の電源ノードとの間に、スイッチ１１２及び電流源１１３が直列に接続される。すなわち、スイッチ１１２及び電流源１１３が直列接続された回路と、トランジスタ（スイッチ）ＴＲ１２及び抵抗Ｒ１２が直列接続された回路とは、差動出力の一方の出力端ＮＰＴＯと基準電圧の電源ノードとの間に並列に接続されている。スイッチ１１２は、エンコーダ１１１Ａの出力ＮＰＣＬによりオン／オフ（導通状態／非導通状態）される。ここでは、スイッチ１１２は、エンコーダ１１１Ａの出力ＮＰＣＬが“１”のときにオンとなり、エンコーダ１１１Ａの出力ＮＰＣＬが“０”のときにオフとなるものとする。電流源１１３は、プリエンファシス係数ｈの大きさに応じた電流を流す。

また、差動構成におけるドライバ回路１１０の差動出力の他方の出力端ＮＮＴＯと電源電圧の電源ノードとの間に、Ｐチャネル型トランジスタ（スイッチ）ＴＲ１３及び抵抗Ｒ１３が直列に接続される。Ｐチャネル型トランジスタ（スイッチ）ＴＲ１３は、ソースが電源電圧の電源ノードに接続され、ドレインが抵抗Ｒ１３の一端に接続され、ゲートにエンコーダ１１５Ａの出力ＮＮＭが供給される。抵抗Ｒ１３の他端は、ドライバ回路１１０の差動出力の他方の出力端ＮＮＴＯに接続される。

ドライバ回路１１０の差動出力の他方の出力端ＮＮＴＯと基準電圧の電源ノードとの間に、Ｎチャネル型トランジスタ（スイッチ）ＴＲ１４及び抵抗Ｒ１４が直列に接続される。Ｎチャネル型トランジスタ（スイッチ）ＴＲ１４は、ソースが基準電圧の電源ノードに接続され、ドレインが抵抗Ｒ１４の一端に接続され、ゲートにエンコーダ１１５Ａの出力ＮＮＭが供給される。抵抗Ｒ１４の他端は、ドライバ回路１１０の差動出力の他方の出力端ＮＮＴＯに接続される。

また、ドライバ回路１１０の差動出力の他方の出力端ＮＮＴＯと基準電圧の電源ノードとの間に、スイッチ１１６及び電流源１１７が直列に接続される。すなわち、スイッチ１１６及び電流源１１７が直列接続された回路と、トランジスタ（スイッチ）ＴＲ１４及び抵抗Ｒ１４が直列接続された回路とは、差動出力の他方の出力端ＮＮＴＯと基準電圧の電源ノードとの間に並列に接続されている。スイッチ１１６は、エンコーダ１１５Ａの出力ＮＮＣＬによりオン／オフ（導通状態／非導通状態）される。ここでは、スイッチ１１６は、エンコーダ１１５Ａの出力ＮＮＣＬが“１”のときにオンとなり、エンコーダ１１５Ａの出力ＮＮＣＬが“０”のときにオフとなるものとする。電流源１１７は、プリエンファシス係数ｈの大きさに応じた電流を流す。

エンコーダ１１１Ａは、正極入力データ信号ＤＰ、及びインバータ１１４の出力ＮＰＤＬが入力される。インバータ１１４は、正極入力データ信号ＤＰが入力され、正極入力データ信号ＤＰをプリエンファシス係数ｈに応じた時間だけ遅延させるととともに反転して出力ＮＰＤＬとして出力する。エンコーダ１１１Ａは、正極入力データ信号ＤＰとインバータ１１４の出力ＮＰＤＬとを比較することで、入力データが遷移しているか、又は入力データが連続しているかを検出し、正極入力データ信号ＤＰ及びインバータ１１４の出力ＮＰＤＬに応じた出力ＮＰＭ、ＮＰＣＬを出力する。

エンコーダ１１１Ａは、例えば図２（Ａ）に示すように、排他的論理和演算回路（ＸＯＲ回路）２０１、論理積演算回路（ＡＮＤ回路）２０２、２０３、及びインバータ２０４を有する。ＸＯＲ回路２０１は、正極入力データ信号ＤＰ及びインバータ１１４の出力ＮＰＤＬが入力され、その演算結果を出力する。ＡＮＤ回路２０２は、正極入力データ信号ＤＰ及びＸＯＲ回路２０１の出力が入力され、その演算結果を出力ＮＰＭとして出力する。ＡＮＤ回路２０３は、正極入力データ信号ＤＰ及びインバータ２０４により反転したＸＯＲ回路２０１の出力が入力され、その演算結果を出力ＮＰＣＬとして出力する。

図２（Ａ）に示したエンコーダ１１１Ａは、正極入力データ信号ＤＰが遷移するとき（正極入力データ信号ＤＰとインバータ１１４の出力ＮＰＤＬとが異なるとき）、出力ＮＰＣＬを“０”にするとともに、遷移後の正極入力データ信号ＤＰが“１”であれば出力ＮＰＭを“１”にし、遷移後の正極入力データ信号ＤＰが“０”であれば出力ＮＰＭを“０”にする。また、データが連続しているとき（正極入力データ信号ＤＰとインバータ１１４の出力ＮＰＤＬとが同じであるとき）、出力ＮＰＭを“０”にするとともに、正極入力データ信号ＤＰが“１”であれば出力ＮＰＣＬを“１”にし、正極入力データ信号ＤＰが“０”であれば出力ＮＰＣＬを“０”にする。

エンコーダ１１５Ａは、負極入力データ信号ＤＮ、及びインバータ１１８の出力ＮＮＤＬが入力される。インバータ１１８は、負極入力データ信号ＤＮが入力され、負極入力データ信号ＤＮをプリエンファシス係数ｈに応じた時間だけ遅延させるととともに反転して出力ＮＮＤＬとして出力する。エンコーダ１１５Ａは、負極入力データ信号ＤＮとインバータ１１８の出力ＮＮＤＬとを比較することで、入力データが遷移しているか、又は入力データが連続しているかを検出し、負極入力データ信号ＤＮ及びとインバータ１１８の出力ＮＮＤＬに応じた出力ＮＮＭ、ＮＮＣＬを出力する。

エンコーダ１１５Ａは、例えば図２（Ｂ）に示すように、ＸＯＲ回路２１１、ＡＮＤ回路２１２、２１３、及びインバータ２１４を有する。ＸＯＲ回路２１１は、負極入力データ信号ＤＮ及びインバータ１１８の出力ＮＮＤＬが入力され、その演算結果を出力する。ＡＮＤ回路２１２は、負極入力データ信号ＤＮ及びＸＯＲ回路２１１の出力が入力され、その演算結果を出力ＮＮＭとして出力する。ＡＮＤ回路２１３は、負極入力データ信号ＤＮ及びインバータ２１４により反転したＸＯＲ回路２１１の出力が入力され、その演算結果を出力ＮＮＣＬとして出力する。

図２（Ｂ）に示したエンコーダ１１５Ａは、負極入力データ信号ＤＮが遷移するとき（負極入力データ信号ＤＮとインバータ１１８の出力ＮＮＤＬとが異なるとき）、出力ＮＮＣＬを“０”にするとともに、遷移後の負極入力データ信号ＤＮが“１”であれば出力ＮＮＭを“１”にし、遷移後の負極入力データ信号ＤＮが“０”であれば出力ＮＮＭを“０”にする。また、データが連続しているとき（負極入力データ信号ＤＮとインバータ１１８の出力ＮＮＤＬとが同じであるとき）、出力ＮＮＭを“０”にするとともに、負極入力データ信号ＤＮが“１”であれば出力ＮＮＣＬを“１”にし、負極入力データ信号ＤＮが“０”であれば出力ＮＮＣＬを“０”にする。

ドライバ回路１１０の出力端ＮＰＴＯ、ＮＮＴＯは伝送路１２０Ｐ、１２０Ｎを介してレシーバ（受信側回路Ｒｘ）１３０に接続され、レシーバ１３０のフロントエンド部１３１が伝送路間のイコライジングされた受信側差動電圧Ｖ_Rを検出することでデータ伝送が実現される。ドライバ回路１１０の出力端ＮＰＴＯ、ＮＮＴＯ（伝送路１２０Ｐ、１２０Ｎ）は、レシーバ１３０の入力において負荷抵抗（終端抵抗）Ｒ３１、Ｒ３２で終端されている。なお、図１に示した本実施形態におけるドライバ回路は、伝送に係る特性インピーダンスがそれぞれＺ₀となるように各回路部が構成されている。

図１に示したドライバ回路の動作について説明する。なお、以下では、プリエンファシス係数ｈを１とした場合、すなわちインバータ１１４、１１８の遅延時間が１ＵＩ（ユニットインターバル）である場合を例に説明する。

図１に示したドライバ回路において、入力データが遷移するとき、例えば図３に示す時刻Ｔ１１のように、正極入力データ信号ＤＰが“１”から“０”に遷移し、負極入力データ信号ＤＮが“０”から“１”に遷移するとき、デコーダ１１１Ａは、出力ＮＰＭを“０”とし、出力ＮＰＣＬを“０”とする。また、このとき、デコーダ１１５Ａは、出力ＮＮＭを“１”とし、出力ＮＮＣＬを“０”とする。したがって、図４（Ａ）に示すように、トランジスタ（スイッチ）ＴＲ１１、ＴＲ１４がオンになり、トランジスタ（スイッチ）ＴＲ１２、ＴＲ１３及びスイッチ１１２、１１６がオフになる。

また、例えば図３に示す時刻Ｔ１２のように、正極入力データ信号ＤＰが“０”から“１”に遷移し、負極入力データ信号ＤＮが“１”から“０”に遷移するとき、デコーダ１１１Ａは、出力ＮＰＭを“１”とし、出力ＮＰＣＬを“０”とする。また、このとき、デコーダ１１５Ａは、出力ＮＮＭを“０”とし、出力ＮＮＣＬを“０”とする。したがって、トランジスタ（スイッチ）ＴＲ１２、ＴＲ１３がオンになり、トランジスタ（スイッチ）ＴＲ１１、ＴＲ１４及びスイッチ１１２、１１６がオフになる。

したがって、入力データが遷移するとき、伝送経路を流れる電流はＶ_DD／（４Ｚ₀）であり、図１に示したドライバ回路の消費電力はＶ_DD ²／（４Ｚ₀）となる。すなわち、入力データが遷移するときの図１に示したドライバ回路の消費電力は、従来のドライバ回路と同様である。

また、図１に示したドライバ回路において、入力データが連続しているとき、例えば図３に示す時刻Ｔ１３のように、正極入力データ信号ＤＰが“０”を維持し、負極入力データ信号ＤＮが“１”を維持するとき、デコーダ１１１Ａは、出力ＮＰＭを“０”とし、出力ＮＰＣＬを“０”とする。また、このとき、デコーダ１１５Ａは、出力ＮＮＭを“０”とし、出力ＮＮＣＬを“１”とする。したがって、図４（Ｂ）に示すように、トランジスタ（スイッチ）ＴＲ１１、ＴＲ１３及びスイッチ１１６がオンになり、トランジスタ（スイッチ）ＴＲ１２、ＴＲ１４及びスイッチ１１２がオフになる。つまり、基準電圧の電源ノードに接続された電流源１１７に対応するスイッチ１１６をオンして出力端ＮＮＴＯに接続するとともに、電圧モードドライバの電源電圧側のパスをオンにし、電流モード方式での駆動となる。

また、例えば図３に示す時刻Ｔ１４のように、正極入力データ信号ＤＰが“１”を維持し、負極入力データ信号ＤＮが“０”を維持するとき、デコーダ１１１Ａは、出力ＮＰＭを“０”とし、出力ＮＰＣＬを“１”とする。また、このとき、デコーダ１１５Ａは、出力ＮＮＭを“０”とし、出力ＮＮＣＬを“０”とする。したがって、トランジスタ（スイッチ）ＴＲ１１、ＴＲ１３及びスイッチ１１２がオンになり、トランジスタ（スイッチ）ＴＲ１２、ＴＲ１４及びスイッチ１１６がオフになる。つまり、基準電圧の電源ノードに接続された電流源１１３に対応するスイッチ１１２をオンして出力端ＮＰＴＯに接続するとともに、電圧モードドライバの電源電圧側のパスをオンにし、電流モード方式での駆動となる。

ここで、電流源１１３、１１７が流す電流を４Ｉ（Ｉ＝Ｖ_R／（２Ｚ₀））とすると、入力データが連続しているとき、抵抗Ｒ３１、Ｒ３２に係る電圧Ｖ_Rは０となるので、伝送経路を流れる電流も０となり、図１に示したドライバ回路の消費電力は０となる。すなわち、入力データが連続しているときの図１に示したドライバ回路の消費電力は、従来のドライバ回路と比較して低減することができる。例えば、図１に示したドライバ回路は、プリエンファシス係数ｈを１とし、入力データがランダムなパターンである（入力データが遷移するときと入力データが連続しているときとの頻度が同等である）場合、平均の消費電力はＶ_DD ²／（８Ｚ₀）となり、例えば図１０に示したドライバと比較すると１／３になり、従来と比較して消費電力を削減できる。

なお、入力データが連続しているとき流す電流は、プリエンファシス係数ｈの値が大きいほど小さくすることができ、図５に示すようにドライバ回路の消費電力を低減することができる。図５は、本実施形態におけるドライバ回路でのデータ連続時の消費電力を示しており、横軸はプリエンファシス係数ｈであり、縦軸は消費電力である。図５においては、本実施形態におけるドライバ回路の消費電力をＰＷ１（黒丸●）で示し、比較参照のために図１０に示した従来のドライバ回路の消費電力をＰＷ２（白丸○）で示している。プリエンファシス係数ｈが０．４以上である場合には、本実施形態におけるドライバ回路の消費電力は、従来のドライバ回路の消費電力よりも小さくなる。

なお、前述した説明では、入力データが連続しているとき、正極入力データ信号ＤＰが“０”を維持し、負極入力データ信号ＤＮが“１”を維持する場合、スイッチ１１６をオンして電流源１１７を出力端ＮＮＴＯに接続し、正極入力データ信号ＤＰが“１”を維持し、負極入力データ信号ＤＮが“０”を維持する場合、スイッチ１１２をオンして電流源１１３を出力端ＮＰＴＯに接続するようにしている。しかし、これに限定されるものではなく、入力データが連続しているとき、電流源１１３、１１７のうちの一方が出力端に接続されれば良い。

また、図２（Ａ）に示したエンコーダ１１１Ａの構成及び図２（Ｂ）に示したエンコーダ１１５Ａの構成は、一例であり、これに限定されるものではない。エンコーダ１１１Ａ、１１５Ａは、入力データが遷移するとき、入力データに応じてトランジスタＴＲ１１〜ＴＲ１４をオンにするとともに電流源１１３、１１７に対応するスイッチ１１２、１１６をオフにし、入力データが連続しているとき、トランジスタＴＲ１１、ＴＲ１３をオンにするともにトランジスタＴＲ１２、ＴＲ１４をオフにし、電流源１１３、１１７のうちの一方を出力端に接続するようにスイッチ１１２、１１６の一方をオンにすれば良い。

図６は、本実施形態におけるドライバ回路の他の構成例を示す図である。図６において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。前述した図１に示したドライバ回路においては、ドライバ回路の差動出力の出力端と基準電圧の電源ノードとの間にスイッチ及び電流源を直列に接続するようにしているが、図６に示すように、ドライバ回路の差動出力の出力端と電源電圧の電源ノードとの間にスイッチ及び電流源を直列に接続するようにしても良い。

図６に示すドライバ回路１１０においては、ドライバ回路１１０の差動出力の一方の出力端ＮＰＴＯと電源電圧の電源ノードとの間に、スイッチ６０１及び電流源６０２が直列に接続される。スイッチ６０１は、エンコーダ１１１Ｂの出力ＮＰＣＬによりオン／オフ（導通状態／非導通状態）される。ここでは、スイッチ６０１は、エンコーダ１１１Ｂの出力ＮＰＣＬが“１”のときにオンとなり、エンコーダ１１１Ｂの出力ＮＰＣＬが“０”のときにオフとなるものとする。電流源６０２は、プリエンファシス係数ｈの大きさに応じた電流を流す。

また、ドライバ回路１１０の差動出力の他方の出力端ＮＮＴＯと電源電圧の電源ノードとの間に、スイッチ６０３及び電流源６０４が直列に接続される。スイッチ６０３は、エンコーダ１１５Ｂの出力ＮＮＣＬによりオン／オフ（導通状態／非導通状態）される。ここでは、スイッチ６０３は、エンコーダ１１５Ｂの出力ＮＮＣＬが“１”のときにオンとなり、エンコーダ１１１Ｂの出力ＮＮＣＬが“０”のときにオフとなるものとする。電流源６０４は、プリエンファシス係数ｈの大きさに応じた電流を流す。

エンコーダ１１１Ｂは、正極入力データ信号ＤＰが遷移するとき（正極入力データ信号ＤＰとインバータ１１４の出力ＮＰＤＬとが異なるとき）、出力ＮＰＣＬを“０”にするとともに、遷移後の正極入力データ信号ＤＰが“１”であれば出力ＮＰＭを“１”にし、遷移後の正極入力データ信号ＤＰが“０”であれば出力ＮＰＭを“０”にする。また、データが連続しているとき（正極入力データ信号ＤＰとインバータ１１４の出力ＮＰＤＬとが同じであるとき）、出力ＮＰＭを“１”にするとともに、正極入力データ信号ＤＰが“１”であれば出力ＮＰＣＬを“１”にし、正極入力データ信号ＤＰが“０”であれば出力ＮＰＣＬを“０”にする。

また、エンコーダ１１５Ｂは、負極入力データ信号ＤＮが遷移するとき（負極入力データ信号ＤＮとインバータ１１８の出力ＮＮＤＬとが異なるとき）、出力ＮＮＣＬを“０”にするとともに、遷移後の負極入力データ信号ＤＮが“１”であれば出力ＮＮＭを“１”にし、遷移後の負極入力データ信号ＤＮが“０”であれば出力ＮＮＭを“０”にする。また、データが連続しているとき（負極入力データ信号ＤＮとインバータ１１８の出力ＮＮＤＬとが同じであるとき）、出力ＮＮＭを“１”にするとともに、負極入力データ信号ＤＮが“１”であれば出力ＮＮＣＬを“１”にし、負極入力データ信号ＤＮが“０”であれば出力ＮＮＣＬを“０”にする。

図６に示したドライバ回路において、入力データが遷移するとき、例えば正極入力データ信号ＤＰが“１”から“０”に遷移し、負極入力データ信号ＤＮが“０”から“１”に遷移するとき、図７（Ａ）に示すように、トランジスタ（スイッチ）ＴＲ１１、ＴＲ１４がオンになり、トランジスタ（スイッチ）ＴＲ１２、ＴＲ１３及びスイッチ６０１、６０３がオフになる。したがって、入力データが遷移するとき、伝送経路を流れる電流はＶ_DD／（４Ｚ₀）であり、図６に示したドライバ回路の消費電力はＶ_DD ²／（４Ｚ₀）となる。

また、図６に示したドライバ回路において、入力データが連続しているとき、例えば正極入力データ信号ＤＰが“０”を維持し、負極入力データ信号ＤＮが“１”を維持するとき、図７（Ｂ）に示すように、トランジスタ（スイッチ）ＴＲ１２、ＴＲ１４及びスイッチ６０３がオンになり、トランジスタ（スイッチ）ＴＲ１１、ＴＲ１３及びスイッチ６０１がオフになる。つまり、電源電圧の電源ノードに接続された電流源６０４に対応するスイッチ６０３をオンして出力端ＮＮＴＯに接続するとともに、電圧モードドライバの基準電圧側のパスをオンにし、電流モード方式での駆動となる。したがって、入力データが連続しているときの図６に示したドライバ回路の消費電力は、図１に示したドライバ回路と同様に、従来のドライバ回路と比較して低減することができる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１０ ドライバ回路
１２０Ｐ、１２０Ｎ 伝送路
１３０ レシーバ回路
１１１Ａ、１１５Ａ エンコーダ
１１２、１１６、６０１、６０３ スイッチ
１１３、１１７、６０２、６０４ 電流源
１１４、１１８ インバータ
ＴＲ１１、ＴＲ１２、ＴＲ１３、ＴＲ１４ トランジスタ（スイッチ）
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４ 抵抗

Claims (5)

1. 差動出力の一方の出力端と電源電圧の電源ノードとの間に直列に接続された第１のスイッチ及び第１の抵抗と、
   前記一方の出力端と基準電圧の電源ノードとの間に直列に接続された第２のスイッチ及び第２の抵抗と、
   前記一方の出力端と終端抵抗を介して接続される差動出力の他方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第３のスイッチ及び第３の抵抗と、
   前記他方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第４のスイッチ及び第４の抵抗と、
   前記一方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第５のスイッチ及び第１の電流源と、
   前記他方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第６のスイッチ及び第２の電流源と、
   入力データが遷移している場合、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチを入力データに応じてオンにするとともに、前記第５のスイッチ及び前記第６のスイッチをオフにし、前記入力データが連続している場合、前記第１のスイッチ及び前記第３のスイッチをオンにするとともに、前記第５のスイッチ及び前記第６のスイッチの一方をオンにする制御回路とを有することを特徴とするドライバ回路。
2. 差動出力の一方の出力端と電源電圧の電源ノードとの間に直列に接続された第１のスイッチ及び第１の抵抗と、
   前記一方の出力端と基準電圧の電源ノードとの間に直列に接続された第２のスイッチ及び第２の抵抗と、
   前記一方の出力端と終端抵抗を介して接続される差動出力の他方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第３のスイッチ及び第３の抵抗と、
   前記他方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第４のスイッチ及び第４の抵抗と、
   前記一方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第５のスイッチ及び第１の電流源と、
   前記他方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第６のスイッチ及び第２の電流源と、
   入力データが遷移している場合、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチを入力データに応じてオンにするとともに、前記第５のスイッチ及び前記第６のスイッチをオフにし、前記入力データが連続している場合、前記第２のスイッチ及び前記第４のスイッチをオンにするとともに、前記第５のスイッチ及び前記第６のスイッチの一方をオンにする制御回路とを有することを特徴とするドライバ回路。
3. 前記制御回路は、前記入力データと遅延された前記入力データを比較して、前記入力データが遷移しているか、又は前記入力データが連続しているかを検出することを特徴とする請求項１又は２記載のドライバ回路。
4. 差動出力の一方の出力端と電源電圧の電源ノードとの間に直列に接続された第１のスイッチ及び第１の抵抗と、前記一方の出力端と基準電圧の電源ノードとの間に直列に接続された第２のスイッチ及び第２の抵抗と、前記一方の出力端と終端抵抗を介して接続される差動出力の他方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第３のスイッチ及び第３の抵抗と、前記他方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第４のスイッチ及び第４の抵抗と、前記一方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第５のスイッチ及び第１の電流源と、前記他方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第６のスイッチ及び第２の電流源とを有するドライバ回路の制御方法であって、
   入力データが遷移している場合、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチを入力データに応じてオンにするとともに、前記第５のスイッチ及び前記第６のスイッチをオフにし、
   前記入力データが連続している場合、前記第１のスイッチ及び前記第３のスイッチをオンにするとともに、前記第５のスイッチ及び前記第６のスイッチの一方をオンにすることを特徴とするドライバ回路の制御方法。
5. 差動出力の一方の出力端と電源電圧の電源ノードとの間に直列に接続された第１のスイッチ及び第１の抵抗と、前記一方の出力端と基準電圧の電源ノードとの間に直列に接続された第２のスイッチ及び第２の抵抗と、前記一方の出力端と終端抵抗を介して接続される差動出力の他方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第３のスイッチ及び第３の抵抗と、前記他方の出力端と前記基準電圧の電源ノードとの間に直列に接続された第４のスイッチ及び第４の抵抗と、前記一方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第５のスイッチ及び第１の電流源と、前記他方の出力端と前記電源電圧の電源ノードとの間に直列に接続された第６のスイッチ及び第２の電流源とを有するドライバ回路の制御方法であって、
   入力データが遷移している場合、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチを入力データに応じてオンにするとともに、前記第５のスイッチ及び前記第６のスイッチをオフにし、
   前記入力データが連続している場合、前記第２のスイッチ及び前記第４のスイッチをオンにするとともに、前記第５のスイッチ及び前記第６のスイッチの一方をオンにすることを特徴とするドライバ回路の制御方法。

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