JPWO2007125963A1 - 多重差動伝送システム - Google Patents

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Abstract

信号送信機と信号受信機とが第１乃至第３の信号線にてなる伝送路とを含む多重差動伝送システムの信号送信機において、第１乃至第３の差動ドライバはそれぞれビット情報信号に応答して第１乃至第３出力信号とその反転第１乃至第３出力信号とを送信し、上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第３出力信号とを合成して第１の信号線に送信する。上記信号受信機の第１乃至第３の差動ドライバはそれぞれ各隣接する信号線の間に接続された終端抵抗に発生する終端電圧の極性を検出してビット情報信号を出力する。

Description

本発明は、３ビットのビット情報信号を３本の信号線からなる信号伝送路を介して差動伝送する多重差動伝送システムに関する。
近年、液晶テレビやプラズマテレビに代表されるフラットパネルディスプレイにおいて、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）からＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）へと高画質となるに従い、画像情報を転送する信号速度は高速化が進んでいる。そこで、高速デジタル・データ伝送の方法として、低振幅の差動伝送方法が用いられるようになった。
この伝送方法は、１本の平衡ケーブルか、プリント基板上に形成された２本の信号線パターンを通じて、互いに逆相の信号を送る伝送方法である。特徴としては、低ノイズ、外来ノイズに対する強耐性、低電圧振幅、高速データ伝送などがあり、高速伝送の手法として、特にディスプレイの分野において導入が進んでいる。
特許第３５０７６８７号公報。 特開平４−２３０１４７号公報。
差動伝送方法は、通常のシングルエンド伝送方法に比べ、上述したような高速伝送における多くのメリットを有する。しかし、１つのデータビット伝送に信号線を２本必要とするため、多ビット伝送を実現するには、信号線の数が多くなる、プリント基板上の信号線領域が大きくなる、などの問題を有していた。このため、今後更なる高速伝送を実現していく上での大きな課題となっていた。
この課題に関して、例えば、特許文献１で示されている差動データ伝送方法では、３本線を用いて、１つの線を相補データ線として用いることで、２つのデータビット伝送を３本線（従来の差動伝送方法では４本必要）で実現し、データ信号線の削減を達成しているが、３本線を流れる信号の平衡がとれておらず、通常の差動伝送に比べて輻射ノイズが大きくなるなどの問題点があった。
また、特許文献２では３本の信号線を用いて３ビットのビット情報信号の差動伝送を行っているが、３つ全ての差動ドライバの出力信号が異ならなければならないといった制限や、３つ全てのビットが０及び１の状態を伝送することができず、３ビット（８状態）から３つ全てのビットが０及び１の状態を除いた６状態しか伝送できないため、実使用にあたっては大きな問題点があった。
本発明の第１の目的は以上の問題点を解決し、ノイズの発生を抑え、かつ更なるデータ信号線の削減を実現すべく、３ビットのビット情報信号の差動伝送を３本線の信号線で実現することができる多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機とを提供することにある。
また、本発明の第２の目的は以上の問題点を解決し、ノイズの発生を抑え、かつ更なるデータ信号線の削減を実現すべく、３ビットのビット情報信号の差動伝送を３本線の信号線で実現することができ、しかも３ビット全ての状態を伝送可能な多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機とを提供することにある。
第１の発明に係る信号送信機は、
信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、
第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する第１の差動ドライバと、
第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する第２の差動ドライバと、
第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する第３の差動ドライバとを備え、
上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第３出力信号とを合成して第１の信号線に送信することを特徴とする。
上記信号送信機において、上記第１出力信号と、上記反転第１出力信号と、上記第２出力信号と、上記反転第２出力信号と、上記第３出力信号と、上記反転第３出力信号とは、互いに同一の２値信号電圧を有することを特徴とする。
また、上記信号送信機において、上記第１出力信号と、上記反転第１出力信号と、上記第２出力信号と、上記反転第２出力信号とは、互いに同一の２値信号電圧を有し、かつ上記第３出力信号と上記反転第３出力信号とは異なる２値信号電圧を有することを特徴とする。
第２の発明に係る信号受信機は、信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、
上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する第１の差動レシーバと、
上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する第２の差動レシーバと、
上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する第３の差動レシーバとを備えたことを特徴とする。
上記信号受信機において、上記信号受信機は上記信号送信機からの各出力信号を受信することを特徴とする。
また、上記信号送信機からの各出力信号を受信する信号受信機において、上記第３の終端抵抗に発生する第３の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
上記第３の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第３の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第３の差動レシーバから出力される第３のビット情報信号を第１、第２及び第３のビット情報信号として出力する制御手段とをさらに備え、
上記第３出力信号の２値信号電圧の絶対値は上記第１出力信号の２値信号電圧の絶対値の半分よりも大きく設定され、かつ上記しきい値電圧は、上記第１出力信号と上記第３出力信号の２値信号電圧の差の絶対値よりも大きくなるように設定されたことを特徴とする。
さらに、上記信号送信機からの各出力信号を受信する上記信号受信機において、
上記第２の終端抵抗に発生する第２の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
上記第２の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第２の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第３の差動レシーバから出力される第３のビット情報信号を第１、第２及び第３のビット情報信号として出力する制御手段とをさらに備え、
上記第３出力信号の２値信号電圧の絶対値は上記第１出力信号の２値信号電圧の絶対値の半分よりも大きく設定されたことを特徴とする。
第３の発明に係る多重差動伝送システムは、上記信号送信機と上記信号受信機とを備えたことを特徴とする。
本発明に係る多重差動伝送システムによれば、３ビットのビット情報信号の差動伝送が３本の信号線で可能となり、ノイズの増加を抑えた状態で、かつ、従来技術以上に少ない信号線を用いて多ビットの差動伝送が可能となる。
本発明の第１の実施形態に係る多重差動伝送システムの構成を示すブロック図である。 図１の各差動ドライバ１１，１２，１３の出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図である。 図１の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。 図１の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路３０の各信号線３１，３２，３３の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３との関係を示す図である。 図１の信号線３１，３２，３３の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３を説明するための信号送信機１０と各信号線３１，３２，３３との等価回路を示す回路図である。 図１の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３の極性との関係を示す図である。 図１の信号受信機２０の各差動レシーバ２１，２２，２３によって実行されるビット情報判定処理を示すフローチャートである。 本発明の第２の実施形態に係る多重差動伝送システムの構成を示すブロック図である。 図８の各差動ドライバ１１，１２，１３Ａの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形を示す信号波形図である。 図８の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。 図８の多重差動伝送システムにおいて伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。 図８の多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第１の実施例を示すフローチャートである。 本発明の第２の実施形態の変形例に係る多重差動伝送システムの構成を示すブロック図である。 図１３の多重差動伝送システムにおいて信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第２の実施例を示すフローチャートである。 本発明の第３の実施形態に係る多重差動伝送システム（図８の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。 第３の実施形態に係る多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第３の実施例を示すフローチャートである。 本発明の第３の実施形態の変形例に係る多重差動伝送システム（図１３の構成を用いて設定条件のみ異なる。）において信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第４の実施例を示すフローチャートである。
符号の説明
１０，１０Ａ…信号送信機、
１１，１２，１３，１３Ａ…差動ドライバ、
２０，２０Ａ，２０Ｂ…信号受信機、
２１，２２，２３…差動レシーバ、
２４…クロック再生回路、
２５…比較器、
２６，２７…切替スイッチ、
２８…絶対値演算器、
３０…信号伝送路、
３１，３２，３３…信号線、
４１，４２，４３…終端抵抗、
４４…しきい値電圧源、
５０…復号処理器、
５０ａ…プログラムメモリ。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
第１の実施形態．
図１は本発明の第１の実施形態に係る多重差動伝送システムの構成を示すブロック図である。図１において、第１の実施形態に係る多重差動伝送システムは、信号送信機１０と信号受信機２０とが信号伝送路３０を介して接続されて構成される。信号送信機１は、
（ａ）ハイレベル又はローレベルを有するビット情報信号Ｂ１に応答して、第１出力信号Ｓ１１ａとその位相反転信号である反転第１出力信号Ｓ１１ｂを出力する差動ドライバ１１と、
（ｂ）ハイレベル又はローレベルを有するビット情報信号Ｂ２に応答して、第２出力信号Ｓ１２ａとその位相反転信号である反転第２出力信号Ｓ１２ｂを出力する差動ドライバ１２と、
（ｃ）ハイレベル又はローレベルを有するビット情報信号Ｂ３に応答して、第３出力信号Ｓ１３ａとその位相反転信号である反転第３出力信号Ｓ１３ｂを出力する差動ドライバ１３とを備える。それぞれ出力信号の２値電圧レベルは±１［Ｖ］で互いに等しく、差動ドライバ１１，１２，１３はクロックＣＬＫの立ち上がりタイミングで各出力信号を送信するように動作する。
信号伝送路３０は信号線３１，３２，３３により構成される。ここで、差動ドライバ１１からの第１出力信号Ｓ１１ａと、差動ドライバ１３からの反転第３出力信号Ｓ１３ｂとが合成された後、信号線３１に送出される。また、差動ドライバ１２からの第２出力信号Ｓ１２ａと、差動ドライバ１１からの反転第１出力信号Ｓ１１ｂとが合成された後、信号線３２に送出される。さらに、差動ドライバ１３からの第３出力信号Ｓ１３ａと、差動ドライバ１２からの反転第２出力信号Ｓ１２ｂとが合成された後、信号線３３に送出される。
信号受信機２０は、それぞれビット情報判定器（図７を参照して後述するように、終端電圧Ｖ１，Ｖ２，Ｖ３が負であるか否かを判断するコンパレータで構成される。）である３個の差動レシーバ２１，２２，２３と、クロック再生回路２４と、３個の終端抵抗４１，４２，４３とを備えて構成される。信号線３１と信号線３２の間に終端抵抗４１が接続され、当該終端抵抗４１に流れる電流の方法又は終端抵抗４１に発生する終端電圧Ｖ１の極性は差動レシーバ２１により検出される。また、信号線３２と信号線３３の間に終端抵抗４２が接続され、当該終端抵抗４２に流れる電流の方法又は終端抵抗４２に発生する終端電圧Ｖ２の極性は差動レシーバ２２により検出される。さらに、信号線３３と信号線３１の間に終端抵抗４３が接続され、当該終端抵抗４３に流れる電流の方法又は終端抵抗４３に発生する終端電圧Ｖ３の極性は差動レシーバ２３により検出される。クロック再生回路２４は、立ち上がり検出回路及びＰＬＬ回路を含み構成され、３本の信号線３１，３２，３３に伝送される伝送信号の立ち上がりエッジを検出することにより所定の周期を有するクロックＣＬＫを再生して各差動レシーバ２１，２２，２３に出力する。各差動レシーバ２１，２２，２３は、入力されるクロックＣＬＫの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号Ｂ１，Ｂ２，Ｂ３を出力する。
図２は図１の各差動ドライバ１１，１２，１３の出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図であり、図３は図１の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。各差動レシーバ２１，２２，２３は、入力されるビット情報信号に応じて、図２に示される出力信号を出力し、このとき、入力される３ビットのビット情報信号に応じて、信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３は図３に示すようになる。
図４は図１の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路３０の各信号線３１，３２，３３を伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３との関係を示す図であり、図５は図１の信号線３１，３２，３３の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３を説明するための信号送信機１０と各信号線３１，３２，３３との等価回路を示す回路図である。ここで、各信号線３１，３２，３３の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３について、図４及び図５を参照して説明する。
各信号線３１，３２，３３には２つの差動ドライバ（１１，１２；１２，１３；１３，１１）からの信号電圧Ｖｉ１，Ｖｉ２が重畳される。各差動ドライバ１１，１２，１３の内部抵抗をｒとし、信号受信機２０の終端抵抗４１，４２，４３のインピーダンスをＺとする（差動レシーバ２１，２２，２３の入力インピーダンスは無限大（理想値）とする。）と、各信号線３１，３２，３３に発生する信号電圧Ｖｓは、次式で表される。
Figure 2007125963
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
Figure 2007125963
図６は図１の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３の極性との関係を示す図である。
図６から明らかなように、３つの信号線３１，３２，３３に重畳したときに隣接する１対の信号線間に生じる電位差（終端抵抗４１，４２，４３の終端電圧）により、その電流の方向又はその終端電圧の極性を判定することで、全ビットが０及び全ビットが１の場合以外の６状態において各差動ドライバ１１，１２，１３が出力したビット情報信号を復号することが可能である。また、信号伝送路３０の各信号線３１，３２，３３に印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線３１，３２，３３から輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少ない伝送が可能である。
図７は図１の信号受信機２０の各差動レシーバ２１，２２，２３によって実行されるビット情報判定処理を示すフローチャートである。
図７において、まず、ステップＳ１において各差動レシーバ２１，２２，２３によって、各終端抵抗４１，４２，４３に流れる電流方向が負であるか否か、又は各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）が負であるか否かを判定する。ＹＥＳのときはステップＳ２に進み、ビット情報Ｂｉに０を設定する一方、ＮＯのときはステップＳ３に進みビット情報Ｂｉに１を設定する。そして、当該ビット情報判定処理を終了する。
第２の実施形態．
図８は本発明の第２の実施形態に係る多重差動伝送システムの構成を示すブロック図である。図８において、第２の実施形態に係る多重差動伝送システムは、信号送信機１０Ａと信号受信機２０Ａとが信号伝送路３０を介して接続されて構成される。信号送信機１０Ａは、第１の実施形態と同様に、３個の差動ドライバ１１，１２，１３Ａを備え、差動ドライバ１１，１２，１３Ａと信号線３１，３２，３３との接続方法は第１の実施形態と同様であり、差動ドライバ１１と差動ドライバ１２の出力信号の２値電圧レベルは±１［Ｖ］で等しいが、差動ドライバ１３の出力信号の２値電圧レベルは±１．５［Ｖ］であって、その絶対値は差動ドライバ１１，１２に比較して高く設定されている。
信号受信機２０Ａは、第１の実施形態に係る信号受信機２０に比較して、しきい値電圧源４４を有する比較器２５と、比較器２５からの出力信号により連動して切り替え制御される切替スイッチ２６，２７と、絶対値演算器２８とをさらに備えたことを特徴としている。第２の実施形態において、絶対値演算器２８は終端抵抗４３の終端電圧Ｖ３を検出した後、その絶対値｜Ｖ３｜を演算して、それを示す電圧信号を比較器２５の非反転入力端子に出力する。比較器２５は終端電圧Ｖ３の絶対値｜Ｖ３｜をしきい値電圧源４４からのしきい値電圧Ｖｔｈと比較して、｜Ｖ３｜＞｜Ｖｔｈ｜のときハイレベルの制御信号を切替スイッチ２６，２７に出力することにより、切替スイッチ２６，２７を接点ｂ側に切り替える一方、｜Ｖ３｜≦｜Ｖｔｈ｜のときローレベルの制御信号を切替スイッチ２６，２７に出力することにより、切替スイッチ２６，２７を接点ａ側に切り替える。各差動レシーバ２１，２２，２３は、入力されるクロックＣＬＫの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号Ｂ１，Ｂ２，Ｂ３を出力する。ここで、切替スイッチ２６，２７が接点ａ側に切り替えられているとき（図１１のステップＳ１１でＮＯのときでステップＳ２１−Ｓ２３の処理が実行される。）差動レシーバ２１からのビット情報信号Ｂ１は切替スイッチ２６の接点ａ側を介して出力され、差動レシーバ２２からのビット情報信号Ｂ２は切替スイッチ２７の接点ａ側を介して出力され、差動レシーバ２３からのビット情報信号Ｂ３はそのまま出力される。一方、切替スイッチ２６，２７が接点ｂ側に切り替えられているとき（図１１のステップＳ１１でＹＥＳのときでステップＳ１２−Ｓ１４の処理が実行される。）差動レシーバ２３からのビット情報信号Ｂ３の判定結果（０００又は１１１）を有するビット情報信号がビット情報信号Ｂ１，Ｂ２，Ｂ３として出力される。
差動ドライバ１１，１２，１３の各出力信号の２値信号電圧の絶対値をＶｄ１，Ｖｄ２，Ｖｄ３とすると、第２の実施形態に係る設定条件（Ｖｄ３＞Ｖｄ１（例えば、Ｖｄ１＝Ｖｄ２＝１．０［Ｖ］；Ｖｄ３＝１．５［Ｖ］のとき）においては、ビット情報信号０００、１１１とその他全部のビット情報信号を区別する方法であって、以下の条件のもとで実行できる。
（１）｜Ｖｄ１｜＝｜Ｖｄ２｜
（２）｜Ｖｄ３｜≠｜Ｖｄ１｜：Ｖｄ３＝Ｖｄ１のとき、ビット情報信号０００，１１１を送ると各信号線間電位差が０になり判定不可となるため。
（３）｜Ｖｄ３｜≠｜３Ｖｄ１｜：Ｖｄ３＝３Ｖｄ１のとき、ビット情報信号０１０〜１０１を送ると各信号線間電位差に０が発生し判定不可となるため。
（４）｜Ｖｄ３｜＞｜Ｖｄ１｜／２：しきい値｜Ｖｔｈ｜が０以下になり判定不可となるため。
（５）｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜：しきい値条件である。これにより、比較器２５及び絶対値演算器２８でのみ判断可能となる。
当該第１の設定例において、しきい値Ｖｔｈは０．５［Ｖ］＜Ｖｔｈ＜１．０［Ｖ］となるように設定され、例えば、Ｖｔｈ＝０．８［Ｖ］である。
図９は図８の各差動ドライバ１１，１２，１３Ａの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形を示す信号波形図である。また、図１０は図８の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。さらに、図１１は図８の多重差動伝送システムにおいて伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。
以上説明したように、１つの差動ドライバ１３のみの信号電圧レベルを他の差動ドライバ１１，１２の信号電圧レベルと異なる値とし、全ビット補償回路を形成する回路素子２５−２８を具備することで、全ビットが０及び全ビットが１の場合も含めた全８状態のビット情報信号を復号することが可能である。また、信号伝送路３０の各信号線３１，３２，３３に印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線３１，３２，３３から輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少ない伝送が可能である。
図１２は図８の多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第１の実施例を示すフローチャートである。
図１２において、まず、ステップＳ１１において比較器２５により終端抵抗４３の終端電圧Ｖ３の絶対値｜Ｖ３｜がしきい値Ｖｔｈを超えるか否かを判断する。なお、本実施形態では、｜Ｖ１−Ｖ３｜＜｜Ｖｔｈ｜は上述のしきい値条件（｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜）で予め設定されている。ステップＳ１１でＹＥＳのときはステップＳ１２に進み一方、ＮＯのときはステップＳ２１に進み、各差動レシーバ２１，２２，２３によって各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）の極性が負であるか否かが判断され、ＹＥＳのときはステップＳ２２に進みビット情報信号Ｂｉに０を設定する一方、ＮＯのときはステップＳ２３に進みビット情報信号Ｂｉに１を設定する。そして、当該ビット情報判定処理を終了する。ステップＳ１２において終端抵抗４３の終端電圧Ｖ３が負であるか否かが判断され、ＹＥＳのときはステップＳ１３に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に０を設定する一方、ＮＯのときはステップＳ１４に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に１を設定する。そして、当該ビット情報判定処理を終了する。
第２の実施形態の変形例．
図１３は本発明の第２の実施形態の変形例に係る多重差動伝送システムの構成を示すブロック図である。第２の実施形態の変形例は、図８の第２の実施形態に比較して、図１３に示すように、信号受信機２０Ａに代えて、信号受信機２０Ｂを備え、信号受信機２０Ｂにおいて、切替スイッチ２６，２７に代えて、プログラムメモリ５０ａを有して図１４のビット情報判定処理（プログラムメモリ５０ａに予め格納される。）を実行する復号処理器５０を備えたことを特徴としている。なお、絶対値計算器２８は、終端抵抗４２の終端電圧Ｖ２を検出してその絶対値｜Ｖ２｜＝｜Ｖ１＋Ｖ３｜を演算してその演算結果を示す信号を比較器２５の非反転入力端子に出力する。
第２の実施形態の変形例に係るにおいては、ビット情報信号０００及び１１０と、１１１及び０００とを区別する方法であって、以下の条件のもとで実行できる。
（１）｜Ｖｄ１｜＝｜Ｖｄ２｜
（２）｜Ｖｄ３｜≠｜Ｖｄ１｜：Ｖｄ３＝Ｖｄ１のとき、ビット情報０００，１１１を送ると各信号線間電位差が０になり判定不可となるため。
（３）｜Ｖｄ３｜≠｜３Ｖｄ１｜：Ｖｄ３＝３Ｖｄ１のとき、ビット情報０１０〜１０１を送ると各信号線間電位差に０が発生し判定不可となるため。
（４）｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜：しきい値条件である。これにより、比較器２５及び絶対値演算器２８でのみ判断可能となる。なお、図１３において、絶対値演算器２８は終端電圧Ｖ２の絶対値｜Ｖ２｜を演算して比較器２５に出力する。
図１３において、復号処理器５０は例えばＣＰＵ又はＤＳＰで構成され、クロック再生回路２４からのクロックに同期して、差動レシーバ２１，２２，２３及び比較器２５からの各信号に基づいて、プログラムメモリ５０ａに格納された図１４のビット情報判定処理を実行することにより、復号処理を実行してビット情報信号Ｂ１，Ｂ２，Ｂ３を発生して出力する。
図１４は図１３の多重差動伝送システムにおいて信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第２の実施例を示すフローチャートである。図１４において、ステップＳ２１−Ｓ２３は差動レシーバ２１，２２，２３により実行される処理であり、ステップＳ２４は復号処理器５０単独で実行される処理であり、ステップＳ１１−Ｓ１４は差動レシーバ２３及び比較器２５により実行される処理である。
図１４において、まず、各差動レシーバ２１，２２，２３によって各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）の極性が負であるか否かが判断され、ＹＥＳのときはステップＳ２２に進みビット情報信号Ｂｉに０を設定する一方、ＮＯのときはステップＳ２３に進みビット情報信号Ｂｉに１を設定した後、ステップＳ２４に進む。ステップＳ２４では、ビット情報信号Ｂ１，Ｂ２，Ｂ３が０００、００１、１１０又は１１１であるか否かが判断され、ＹＥＳのときはステップＳ１１に進む一方、ＮＯのときは当該ビット情報判定処理を終了する。ステップＳ１１において比較器２５により終端抵抗４３の終端電圧Ｖ２の絶対値｜Ｖ２｜＝｜Ｖ１＋Ｖ３｜がしきい値Ｖｔｈを超えるか否かを判断する。なお、本変形例では、｜Ｖ１−Ｖ３｜＜｜Ｖｔｈ｜は上述のしきい値条件（｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜）で予め設定されている。ステップＳ１１でＹＥＳのときはステップＳ１２に進み一方、ＮＯのときは当該ビット情報判定処理を終了する。ステップＳ１２において終端抵抗４３の終端電圧Ｖ３が負であるか否かが判断され、ＹＥＳのときはステップＳ１３に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に０を設定する一方、ＮＯのときはステップＳ１４に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に１を設定する。
第３の実施形態．
図１５は本発明の第３の実施形態に係る多重差動伝送システム（図８の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。第３の実施形態は、第２の実施形態に比較して設定条件のみが異なり、Ｖｄ３＞Ｖｄ１（例えば、Ｖｄ１＝Ｖｄ２＝１．０［Ｖ］；Ｖｄ３＝０．８［Ｖ］のとき）と設定されることを特徴としている。なお、装置構成は図８の多重差動伝送システムを用いる。
図１６は第３の実施形態に係る多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第３の実施例を示すフローチャートである。図１６のビット情報判定処理は、図１２のビット情報判定処理に比較して、ステップＳ１３の処理と、ステップＳ１４の処理が入れ替わるのみである。以上のように構成された第３の実施形態は第２の実施形態と同様の作用効果を有する。
第３の実施形態の変形例．
図１７は本発明の第３の実施形態の変形例に係る多重差動伝送システム（図１３の構成を用いて設定条件のみ異なる。）において信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第４の実施例を示すフローチャートである。ここで、装置構成は図１３の多重差動伝送システムを用いる。図１７のビット情報判定処理は、図１３のビット情報判定処理に比較して、ステップＳ１３の処理と、ステップＳ１４の処理が入れ替わるのみである。以上のように構成された第３の実施形態の変形例は第２の実施形態の変形例と同様の作用効果を有する。
以上詳述したように、本発明に係る多重差動伝送システムによれば、３ビットのビット情報信号の差動伝送が３本の信号線で可能となり、ノイズの増加を抑えた状態で、かつ、従来技術以上に少ない信号線を用いて多ビットの差動伝送が可能となる。特に、本発明の多重差動伝送システムは、従来以上の高画質を実現するためのディスプレイ用の多ビット伝送や、小型化が必要な機器における高速伝送方法として利用可能である。
本発明は、３ビットのビット情報信号を３本の信号線からなる信号伝送路を介して差動伝送する多重差動伝送システムに関する。
近年、液晶テレビやプラズマテレビに代表されるフラットパネルディスプレイにおいて、ＶＧＡ(Video Graphics Array)からＸＧＡ(eXtended Graphics Array)へと高画質となるに従い、画像情報を転送する信号速度は高速化が進んでいる。そこで、高速デジタル・データ伝送の方法として、低振幅の差動伝送方法が用いられるようになった。
この伝送方法は、１本の平衡ケーブルか、プリント基板上に形成された２本の信号線パターンを通じて、互いに逆相の信号を送る伝送方法である。特徴としては、低ノイズ、外来ノイズに対する強耐性、低電圧振幅、高速データ伝送などがあり、高速伝送の手法として、特にディスプレイの分野において導入が進んでいる。
特許第３５０７６８７号公報。 特開平４−２３０１４７号公報。
差動伝送方法は、通常のシングルエンド伝送方法に比べ、上述したような高速伝送における多くのメリットを有する。しかし、１つのデータビット伝送に信号線を２本必要とするため、多ビット伝送を実現するには、信号線の数が多くなる、プリント基板上の信号線領域が大きくなる、などの問題を有していた。このため、今後更なる高速伝送を実現していく上での大きな課題となっていた。
この課題に関して、例えば、特許文献１で示されている差動データ伝送方法では、３本線を用いて、１つの線を相補データ線として用いることで、２つのデータビット伝送を３本線（従来の差動伝送方法では４本必要）で実現し、データ信号線の削減を達成しているが、３本線を流れる信号の平衡がとれておらず、通常の差動伝送に比べて輻射ノイズが大きくなるなどの問題点があった。
また、特許文献２では３本の信号線を用いて３ビットのビット情報信号の差動伝送を行っているが、３つ全ての差動ドライバの出力信号が異ならなければならないといった制限や、３つ全てのビットが０及び１の状態を伝送することができず、３ビット（８状態）から３つ全てのビットが０及び１の状態を除いた６状態しか伝送できないため、実使用にあたっては大きな問題点があった。
本発明の第１の目的は以上の問題点を解決し、ノイズの発生を抑え、かつ更なるデータ信号線の削減を実現すべく、３ビットのビット情報信号の差動伝送を３本線の信号線で実現することができる多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機とを提供することにある。
また、本発明の第２の目的は以上の問題点を解決し、ノイズの発生を抑え、かつ更なるデータ信号線の削減を実現すべく、３ビットのビット情報信号の差動伝送を３本線の信号線で実現することができ、しかも３ビット全ての状態を伝送可能な多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機とを提供することにある。
第１の発明に係る信号送信機は、
信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、
第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する第１の差動ドライバと、
第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する第２の差動ドライバと、
第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する第３の差動ドライバとを備え、
上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第３出力信号とを合成して第１の信号線に送信することを特徴とする。
上記信号送信機において、上記第１出力信号と、上記反転第１出力信号と、上記第２出力信号と、上記反転第２出力信号と、上記第３出力信号と、上記反転第３出力信号とは、互いに同一の２値信号電圧を有することを特徴とする。
また、上記信号送信機において、上記第１出力信号と、上記反転第１出力信号と、上記第２出力信号と、上記反転第２出力信号とは、互いに同一の２値信号電圧を有し、かつ上記第３出力信号と上記反転第３出力信号とは異なる２値信号電圧を有することを特徴とする。
第２の発明に係る信号受信機は、信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、
上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する第１の差動レシーバと、
上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する第２の差動レシーバと、
上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する第３の差動レシーバとを備えたことを特徴とする。
上記信号受信機において、上記信号受信機は上記信号送信機からの各出力信号を受信することを特徴とする。
また、上記信号送信機からの各出力信号を受信する信号受信機において、上記第３の終端抵抗に発生する第３の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
上記第３の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第３の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第３の差動レシーバから出力される第３のビット情報信号を第１、第２及び第３のビット情報信号として出力する制御手段とをさらに備え、
上記第３出力信号の２値信号電圧の絶対値は上記第１出力信号の２値信号電圧の絶対値の半分よりも大きく設定され、かつ上記しきい値電圧は、上記第１出力信号と上記第３出力信号の２値信号電圧の差の絶対値よりも大きくなるように設定されたことを特徴とする。
さらに、上記信号送信機からの各出力信号を受信する上記信号受信機において、
上記第２の終端抵抗に発生する第２の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
上記第２の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第２の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第３の差動レシーバから出力される第３のビット情報信号を第１、第２及び第３のビット情報信号として出力する制御手段とをさらに備え、
上記第３出力信号の２値信号電圧の絶対値は上記第１出力信号の２値信号電圧の絶対値の半分よりも大きく設定されたことを特徴とする。
第３の発明に係る多重差動伝送システムは、上記信号送信機と上記信号受信機とを備えたことを特徴とする。
本発明に係る多重差動伝送システムによれば、３ビットのビット情報信号の差動伝送が３本の信号線で可能となり、ノイズの増加を抑えた状態で、かつ、従来技術以上に少ない信号線を用いて多ビットの差動伝送が可能となる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
第１の実施形態．
図１は本発明の第１の実施形態に係る多重差動伝送システムの構成を示すブロック図である。図１において、第１の実施形態に係る多重差動伝送システムは、信号送信機１０と信号受信機２０とが信号伝送路３０を介して接続されて構成される。信号送信機１は、
（ａ）ハイレベル又はローレベルを有するビット情報信号Ｂ１に応答して、第１出力信号Ｓ１１ａとその位相反転信号である反転第１出力信号Ｓ１１ｂを出力する差動ドライバ１１と、
（ｂ）ハイレベル又はローレベルを有するビット情報信号Ｂ２に応答して、第２出力信号Ｓ１２ａとその位相反転信号である反転第２出力信号Ｓ１２ｂを出力する差動ドライバ１２と、
（ｃ）ハイレベル又はローレベルを有するビット情報信号Ｂ３に応答して、第３出力信号Ｓ１３ａとその位相反転信号である反転第３出力信号Ｓ１３ｂを出力する差動ドライバ１３とを備える。それぞれ出力信号の２値電圧レベルは±１［Ｖ］で互いに等しく、差動ドライバ１１，１２，１３はクロックＣＬＫの立ち上がりタイミングで各出力信号を送信するように動作する。
信号伝送路３０は信号線３１，３２，３３により構成される。ここで、差動ドライバ１１からの第１出力信号Ｓ１１ａと、差動ドライバ１３からの反転第３出力信号Ｓ１３ｂとが合成された後、信号線３１に送出される。また、差動ドライバ１２からの第２出力信号Ｓ１２ａと、差動ドライバ１１からの反転第１出力信号Ｓ１１ｂとが合成された後、信号線３２に送出される。さらに、差動ドライバ１３からの第３出力信号Ｓ１３ａと、差動ドライバ１２からの反転第２出力信号Ｓ１２ｂとが合成された後、信号線３３に送出される。
信号受信機２０は、それぞれビット情報判定器（図７を参照して後述するように、終端電圧Ｖ１，Ｖ２，Ｖ３が負であるか否かを判断するコンパレータで構成される。）である３個の差動レシーバ２１，２２，２３と、クロック再生回路２４と、３個の終端抵抗４１，４２，４３とを備えて構成される。信号線３１と信号線３２の間に終端抵抗４１が接続され、当該終端抵抗４１に流れる電流の方法又は終端抵抗４１に発生する終端電圧Ｖ１の極性は差動レシーバ２１により検出される。また、信号線３２と信号線３３の間に終端抵抗４２が接続され、当該終端抵抗４２に流れる電流の方法又は終端抵抗４２に発生する終端電圧Ｖ２の極性は差動レシーバ２２により検出される。さらに、信号線３３と信号線３１の間に終端抵抗４３が接続され、当該終端抵抗４３に流れる電流の方法又は終端抵抗４３に発生する終端電圧Ｖ３の極性は差動レシーバ２３により検出される。クロック再生回路２４は、立ち上がり検出回路及びＰＬＬ回路を含み構成され、３本の信号線３１，３２，３３に伝送される伝送信号の立ち上がりエッジを検出することにより所定の周期を有するクロックＣＬＫを再生して各差動レシーバ２１，２２，２３に出力する。各差動レシーバ２１，２２，２３は、入力されるクロックＣＬＫの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号Ｂ１，Ｂ２，Ｂ３を出力する。
図２は図１の各差動ドライバ１１，１２，１３の出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図であり、図３は図１の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。各差動レシーバ２１，２２，２３は、入力されるビット情報信号に応じて、図２に示される出力信号を出力し、このとき、入力される３ビットのビット情報信号に応じて、信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３は図３に示すようになる。
図４は図１の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路３０の各信号線３１，３２，３３を伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３との関係を示す図であり、図５は図１の信号線３１，３２，３３の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３を説明するための信号送信機１０と各信号線３１，３２，３３との等価回路を示す回路図である。ここで、各信号線３１，３２，３３の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３について、図４及び図５を参照して説明する。
各信号線３１，３２，３３には２つの差動ドライバ（１１，１２；１２，１３；１３，１１）からの信号電圧Ｖｉ１，Ｖｉ２が重畳される。各差動ドライバ１１，１２，１３の内部抵抗をｒとし、信号受信機２０の終端抵抗４１，４２，４３のインピーダンスをＺとする（差動レシーバ２１，２２，２３の入力インピーダンスは無限大（理想値）とする。）と、各信号線３１，３２，３３に発生する信号電圧Ｖｓは、次式で表される。
Figure 2007125963
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
Figure 2007125963
図６は図１の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３の極性との関係を示す図である。
図６から明らかなように、３つの信号線３１，３２，３３に重畳したときに隣接する１対の信号線間に生じる電位差（終端抵抗４１，４２，４３の終端電圧）により、その電流の方向又はその終端電圧の極性を判定することで、全ビットが０及び全ビットが１の場合以外の６状態において各差動ドライバ１１，１２，１３が出力したビット情報信号を復号することが可能である。また、信号伝送路３０の各信号線３１，３２，３３に印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線３１，３２，３３から輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少ない伝送が可能である。
図７は図１の信号受信機２０の各差動レシーバ２１，２２，２３によって実行されるビット情報判定処理を示すフローチャートである。
図７において、まず、ステップＳ１において各差動レシーバ２１，２２，２３によって、各終端抵抗４１，４２，４３に流れる電流方向が負であるか否か、又は各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）が負であるか否かを判定する。ＹＥＳのときはステップＳ２に進み、ビット情報Ｂｉに０を設定する一方、ＮＯのときはステップＳ３に進みビット情報Ｂｉに１を設定する。そして、当該ビット情報判定処理を終了する。
第２の実施形態．
図８は本発明の第２の実施形態に係る多重差動伝送システムの構成を示すブロック図である。図８において、第２の実施形態に係る多重差動伝送システムは、信号送信機１０Ａと信号受信機２０Ａとが信号伝送路３０を介して接続されて構成される。信号送信機１０Ａは、第１の実施形態と同様に、３個の差動ドライバ１１，１２，１３Ａを備え、差動ドライバ１１，１２，１３Ａと信号線３１，３２，３３との接続方法は第１の実施形態と同様であり、差動ドライバ１１と差動ドライバ１２の出力信号の２値電圧レベルは±１［Ｖ］で等しいが、差動ドライバ１３の出力信号の２値電圧レベルは±１．５［Ｖ］であって、その絶対値は差動ドライバ１１，１２に比較して高く設定されている。
信号受信機２０Ａは、第１の実施形態に係る信号受信機２０に比較して、しきい値電圧源４４を有する比較器２５と、比較器２５からの出力信号により連動して切り替え制御される切替スイッチ２６，２７と、絶対値演算器２８とをさらに備えたことを特徴としている。第２の実施形態において、絶対値演算器２８は終端抵抗４３の終端電圧Ｖ３を検出した後、その絶対値｜Ｖ３｜を演算して、それを示す電圧信号を比較器２５の非反転入力端子に出力する。比較器２５は終端電圧Ｖ３の絶対値｜Ｖ３｜をしきい値電圧源４４からのしきい値電圧Ｖｔｈと比較して、｜Ｖ３｜＞｜Ｖｔｈ｜のときハイレベルの制御信号を切替スイッチ２６，２７に出力することにより、切替スイッチ２６，２７を接点ａ側に切り替える一方、｜Ｖ３｜≦｜Ｖｔｈ｜のときローレベルの制御信号を切替スイッチ２６，２７に出力することにより、切替スイッチ２６，２７を接点ｂ側に切り替える。各差動レシーバ２１，２２，２３は、入力されるクロックＣＬＫの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号Ｂ１，Ｂ２，Ｂ３を出力する。ここで、切替スイッチ２６，２７が接点ａ側に切り替えられているとき（図１２のステップＳ１１でＹＥＳのときでステップＳ２１−Ｓ２３の処理が実行される。）差動レシーバ２１からのビット情報信号Ｂ１は切替スイッチ２６の接点ａ側を介して出力され、差動レシーバ２２からのビット情報信号Ｂ２は切替スイッチ２７の接点ａ側を介して出力され、差動レシーバ２３からのビット情報信号Ｂ３はそのまま出力される。一方、切替スイッチ２６，２７が接点ｂ側に切り替えられているとき（図１２のステップＳ１１でＮＯのときでステップＳ１２−Ｓ１４の処理が実行される。）差動レシーバ２３からのビット情報信号Ｂ３の判定結果（０００又は１１１）を有するビット情報信号がビット情報信号Ｂ１，Ｂ２，Ｂ３として出力される。
差動ドライバ１１，１２，１３の各出力信号の２値信号電圧の絶対値をＶｄ１，Ｖｄ２，Ｖｄ３とすると、第２の実施形態に係る設定条件（Ｖｄ３＞Ｖｄ１（例えば、Ｖｄ１＝Ｖｄ２＝１．０［Ｖ］；Ｖｄ３＝１．５［Ｖ］のとき）においては、ビット情報信号０００、１１１とその他全部のビット情報信号を区別する方法であって、以下の条件のもとで実行できる。
（１）｜Ｖｄ１｜＝｜Ｖｄ２｜
（２）｜Ｖｄ３｜≠｜Ｖｄ１｜：Ｖｄ３＝Ｖｄ１のとき、ビット情報信号０００，１１１を送ると各信号線間電位差が０になり判定不可となるため。
（３）｜Ｖｄ３｜≠｜３Ｖｄ１｜：Ｖｄ３＝３Ｖｄ１のとき、ビット情報信号０１０〜１０１を送ると各信号線間電位差に０が発生し判定不可となるため。
（４）｜Ｖｄ３｜＞｜Ｖｄ１｜／２：しきい値｜Ｖｔｈ｜が０以下になり判定不可となるため。
（５）｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜：しきい値条件である。これにより、比較器２５及び絶対値演算器２８でのみ判断可能となる。
当該第１の設定例において、しきい値Ｖｔｈは０．５［Ｖ］＜Ｖｔｈ＜１．０［Ｖ］となるように設定され、例えば、Ｖｔｈ＝０．８［Ｖ］である。
図９は図８の各差動ドライバ１１，１２，１３Ａの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形を示す信号波形図である。また、図１０は図８の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。さらに、図１１は図８の多重差動伝送システムにおいて伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。
以上説明したように、１つの差動ドライバ１３のみの信号電圧レベルを他の差動ドライバ１１，１２の信号電圧レベルと異なる値とし、全ビット補償回路を形成する回路素子２５−２８を具備することで、全ビットが０及び全ビットが１の場合も含めた全８状態のビット情報信号を復号することが可能である。また、信号伝送路３０の各信号線３１，３２，３３に印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線３１，３２，３３から輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少ない伝送が可能である。
図１２は図８の多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第１の実施例を示すフローチャートである。
図１２において、まず、ステップＳ１１において比較器２５により終端抵抗４３の終端電圧Ｖ３の絶対値｜Ｖ３｜がしきい値Ｖｔｈを超えるか否かを判断する。なお、本実施形態では、｜Ｖ１−Ｖ３｜＜｜Ｖｔｈ｜は上述のしきい値条件（｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜）で予め設定されている。ステップＳ１１でＮＯのときはステップＳ１２に進み一方、ＹＥＳのときはステップＳ２１に進み、各差動レシーバ２１，２２，２３によって各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）の極性が負であるか否かが判断され、ＹＥＳのときはステップＳ２２に進みビット情報信号Ｂｉに０を設定する一方、ＮＯのときはステップＳ２３に進みビット情報信号Ｂｉに１を設定する。そして、当該ビット情報判定処理を終了する。ステップＳ１２において終端抵抗４３の終端電圧Ｖ３が負であるか否かが判断され、ＹＥＳのときはステップＳ１３に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に０を設定する一方、ＮＯのときはステップＳ１４に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に１を設定する。そして、当該ビット情報判定処理を終了する。
第２の実施形態の変形例．
図１３は本発明の第２の実施形態の変形例に係る多重差動伝送システムの構成を示すブロック図である。第２の実施形態の変形例は、図８の第２の実施形態に比較して、図１３に示すように、信号受信機２０Ａに代えて、信号受信機２０Ｂを備え、信号受信機２０Ｂにおいて、切替スイッチ２６，２７に代えて、プログラムメモリ５０ａを有して図１４のビット情報判定処理（プログラムメモリ５０ａに予め格納される。）を実行する復号処理器５０を備えたことを特徴としている。なお、絶対値計算器２８は、終端抵抗４２の終端電圧Ｖ２を検出してその絶対値｜Ｖ２｜＝｜Ｖ１＋Ｖ３｜を演算してその演算結果を示す信号を比較器２５の非反転入力端子に出力する。
第２の実施形態の変形例に係るにおいては、ビット情報信号０００及び１１０と、１１１及び０００とを区別する方法であって、以下の条件のもとで実行できる。
（１）｜Ｖｄ１｜＝｜Ｖｄ２｜
（２）｜Ｖｄ３｜≠｜Ｖｄ１｜：Ｖｄ３＝Ｖｄ１のとき、ビット情報０００，１１１を送ると各信号線間電位差が０になり判定不可となるため。
（３）｜Ｖｄ３｜≠｜３Ｖｄ１｜：Ｖｄ３＝３Ｖｄ１のとき、ビット情報０１０〜１０１を送ると各信号線間電位差に０が発生し判定不可となるため。
（４）｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜：しきい値条件である。これにより、比較器２５及び絶対値演算器２８でのみ判断可能となる。なお、図１３において、絶対値演算器２８は終端電圧Ｖ２の絶対値｜Ｖ２｜を演算して比較器２５に出力する。
図１３において、復号処理器５０は例えばＣＰＵ又はＤＳＰで構成され、クロック再生回路２４からのクロックに同期して、差動レシーバ２１，２２，２３及び比較器２５からの各信号に基づいて、プログラムメモリ５０ａに格納された図１４のビット情報判定処理を実行することにより、復号処理を実行してビット情報信号Ｂ１，Ｂ２，Ｂ３を発生して出力する。
図１４は図１３の多重差動伝送システムにおいて信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第２の実施例を示すフローチャートである。図１４において、ステップＳ２１−Ｓ２３は差動レシーバ２１，２２，２３により実行される処理であり、ステップＳ２４は復号処理器５０単独で実行される処理であり、ステップＳ１１−Ｓ１４は差動レシーバ２３及び比較器２５により実行される処理である。
図１４において、まず、各差動レシーバ２１，２２，２３によって各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）の極性が負であるか否かが判断され、ＹＥＳのときはステップＳ２２に進みビット情報信号Ｂｉに０を設定する一方、ＮＯのときはステップＳ２３に進みビット情報信号Ｂｉに１を設定した後、ステップＳ２４に進む。ステップＳ２４では、ビット情報信号Ｂ１，Ｂ２，Ｂ３が０００、００１、１１０又は１１１であるか否かが判断され、ＹＥＳのときはステップＳ１１に進む一方、ＮＯのときは当該ビット情報判定処理を終了する。ステップＳ１１において比較器２５により終端抵抗４３の終端電圧Ｖ２の絶対値｜Ｖ２｜＝｜Ｖ１＋Ｖ３｜がしきい値Ｖｔｈを超えるか否かを判断する。なお、本変形例では、｜Ｖ１−Ｖ３｜＜｜Ｖｔｈ｜は上述のしきい値条件（｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜）で予め設定されている。ステップＳ１１でＮＯのときはステップＳ１２に進み一方、ＹＥＳのときは当該ビット情報判定処理を終了する。ステップＳ１２において終端抵抗４３の終端電圧Ｖ３が負であるか否かが判断され、ＹＥＳのときはステップＳ１３に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に０を設定する一方、ＮＯのときはステップＳ１４に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に１を設定する。
第３の実施形態．
図１５は本発明の第３の実施形態に係る多重差動伝送システム（図８の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。第３の実施形態は、第２の実施形態に比較して設定条件のみが異なり、Ｖｄ３＞Ｖｄ１（例えば、Ｖｄ１＝Ｖｄ２＝１．０［Ｖ］；Ｖｄ３＝０．８［Ｖ］のとき）と設定されることを特徴としている。なお、装置構成は図８の多重差動伝送システムを用いる。
図１６は第３の実施形態に係る多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第３の実施例を示すフローチャートである。図１６のビット情報判定処理は、図１２のビット情報判定処理に比較して、ステップＳ１３の処理と、ステップＳ１４の処理が入れ替わるのみである。以上のように構成された第３の実施形態は第２の実施形態と同様の作用効果を有する。
第３の実施形態の変形例．
図１７は本発明の第３の実施形態の変形例に係る多重差動伝送システム（図１３の構成を用いて設定条件のみ異なる。）において信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第４の実施例を示すフローチャートである。ここで、装置構成は図１３の多重差動伝送システムを用いる。図１７のビット情報判定処理は、図１３のビット情報判定処理に比較して、ステップＳ１３の処理と、ステップＳ１４の処理が入れ替わるのみである。以上のように構成された第３の実施形態の変形例は第２の実施形態の変形例と同様の作用効果を有する。
以上詳述したように、本発明に係る多重差動伝送システムによれば、３ビットのビット情報信号の差動伝送が３本の信号線で可能となり、ノイズの増加を抑えた状態で、かつ、従来技術以上に少ない信号線を用いて多ビットの差動伝送が可能となる。特に、本発明の多重差動伝送システムは、従来以上の高画質を実現するためのディスプレイ用の多ビット伝送や、小型化が必要な機器における高速伝送方法として利用可能である。
本発明の第１の実施形態に係る多重差動伝送システムの構成を示すブロック図である。 図１の各差動ドライバ１１，１２，１３の出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図である。 図１の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。 図１の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路３０の各信号線３１，３２，３３の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３との関係を示す図である。 図１の信号線３１，３２，３３の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３を説明するための信号送信機１０と各信号線３１，３２，３３との等価回路を示す回路図である。 図１の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３の極性との関係を示す図である。 図１の信号受信機２０の各差動レシーバ２１，２２，２３によって実行されるビット情報判定処理を示すフローチャートである。 本発明の第２の実施形態に係る多重差動伝送システムの構成を示すブロック図である。 図８の各差動ドライバ１１，１２，１３Ａの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形を示す信号波形図である。 図８の信号伝送路３０の信号線３１，３２，３３を介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。 図８の多重差動伝送システムにおいて伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。 図８の多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第１の実施例を示すフローチャートである。 本発明の第２の実施形態の変形例に係る多重差動伝送システムの構成を示すブロック図である。 図１３の多重差動伝送システムにおいて信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第２の実施例を示すフローチャートである。 本発明の第３の実施形態に係る多重差動伝送システム（図８の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。 第３の実施形態に係る多重差動伝送システムにおいて信号受信機２０の各差動レシーバ２１，２２，２３及び比較器２５によって実行されるビット情報判定処理の第３の実施例を示すフローチャートである。 本発明の第３の実施形態の変形例に係る多重差動伝送システム（図１３の構成を用いて設定条件のみ異なる。）において信号受信機２０の復号処理器５０によって実行されるビット情報判定処理の第４の実施例を示すフローチャートである。
符号の説明
１０，１０Ａ…信号送信機、
１１，１２，１３，１３Ａ…差動ドライバ、
２０，２０Ａ，２０Ｂ…信号受信機、
２１，２２，２３…差動レシーバ、
２４…クロック再生回路、
２５…比較器、
２６，２７…切替スイッチ、
２８…絶対値演算器、
３０…信号伝送路、
３１，３２，３３…信号線、
４１，４２，４３…終端抵抗、
４４…しきい値電圧源、
５０…復号処理器、
５０ａ…プログラムメモリ。
第１の発明に係る信号送信機は、
信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、
第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する第１の差動ドライバと、
第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する第２の差動ドライバと、
第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する第３の差動ドライバとを備え、
上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第２出力信号とを合成して第３の信号線に送信し、
上記第１出力信号の２値信号電圧の絶対値と上記第２出力信号の２値信号電圧の絶対値とは同一であり、上記第３出力信号の２値信号電圧の絶対値と上記第１出力信号の２値信号電圧の絶対値は異なることを特徴とする。
上記信号送信機において、上記第３出力信号の２値信号電圧の絶対値は、上記第１出力信号の２値信号電圧の絶対値を３倍した値とは異なることを特徴とする。
また、上記信号送信機において、上記第３出力信号の２値信号電圧の絶対値は、上記第１出力信号の２値信号電圧の絶対値の半分よりも大きいことを特徴とする。
第２の発明に係る信号受信機は、
信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機であって、上記信号送信機からの各出力信号を受信する信号受信機において、
上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する第１の差動レシーバと、
上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する第２の差動レシーバと、
上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終
端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する第３の差動レシーバと、
上記第３の終端抵抗に発生する第３の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
上記第３の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第３の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第３の差動レシーバから出力される第３のビット情報信号に基づいて第１、第２及び第３のすべてのビット情報信号を０または１として出力する制御手段とを備え、
上記しきい値電圧は、上記第１出力信号の２値信号電圧の絶対値と上記第３出力信号の２値信号電圧の絶対値との差の絶対値よりも大きくなるように設定されたことを特徴とする。
第３の実施形態．
図１５は本発明の第３の実施形態に係る多重差動伝送システム（図８の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線３１，３２，３３を伝送する伝送信号の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３０の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。第３の実施形態は、第２の実施形態に比較して設定条件のみが異なり、Ｖｄ３＜Ｖｄ１（例えば、Ｖｄ１＝Ｖｄ２＝１．０［Ｖ］；Ｖｄ３＝０．８［Ｖ］のとき）と設定されることを特徴としている。なお、装置構成は図８の多重差動伝送システムを用いる。

Claims (11)

  1. 信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、
    第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する第１の差動ドライバと、
    第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する第２の差動ドライバと、
    第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する第３の差動ドライバとを備え、
    上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第３出力信号とを合成して第１の信号線に送信することを特徴とする信号送信機。
  2. 上記第１出力信号と、上記反転第１出力信号と、上記第２出力信号と、上記反転第２出力信号と、上記第３出力信号と、上記反転第３出力信号とは、互いに同一の２値信号電圧を有することを特徴とする請求項１記載の信号送信機。
  3. 上記第１出力信号と、上記反転第１出力信号と、上記第２出力信号と、上記反転第２出力信号とは、互いに同一の２値信号電圧を有し、かつ上記第３出力信号と上記反転第３出力信号とは異なる２値信号電圧を有することを特徴とする請求項１記載の信号送信機。
  4. 信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、
    上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する第１の差動レシーバと、
    上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する第２の差動レシーバと、
    上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する第３の差動レシーバとを備えたことを特徴とする信号受信機。
  5. 上記信号受信機は請求項２記載の信号送信機からの各出力信号を受信することを特徴とする請求項４記載の信号受信機。
  6. 請求項３記載の信号送信機からの各出力信号を受信する請求項４記載の信号受信機において、
    上記第３の終端抵抗に発生する第３の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
    上記第３の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第３の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第３の差動レシーバから出力される第３のビット情報信号を第１、第２及び第３のビット情報信号として出力する制御手段とをさらに備え、
    上記第３出力信号の２値信号電圧の絶対値は上記第１出力信号の２値信号電圧の絶対値の半分よりも大きく設定され、かつ上記しきい値電圧は、上記第１出力信号と上記第３出力信号の２値信号電圧の差の絶対値よりも大きくなるように設定されたことを特徴とする信号受信機。
  7. 請求項３記載の信号送信機からの各出力信号を受信する請求項４記載の信号受信機において、
    上記第２の終端抵抗に発生する第２の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
    上記第２の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第２の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第３の差動レシーバから出力される第３のビット情報信号を第１、第２及び第３のビット情報信号として出力する制御手段とをさらに備え、
    上記第３出力信号の２値信号電圧の絶対値は上記第１出力信号の２値信号電圧の絶対値の半分よりも大きく設定されたことを特徴とする信号受信機。
  8. 請求項１記載の信号送信機と、
    請求項４記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。
  9. 請求項２記載の信号送信機と、
    請求項５記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。
  10. 請求項３記載の信号送信機と、
    請求項６記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。
  11. 請求項３記載の信号送信機と、
    請求項７記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。
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