JP4134958B2 - 同時双方向回路 - Google Patents

Description

本発明は、回路に発生するノイズの影響を低減する技術に関し、特に、一の伝送路で信号の送受信を行う回路において、回路内で発生するノイズの影響を低減する技術に関する。

信号の送受信を伝送路を介して送受信する回路において、一の伝送路を介して信号の送受信を行う技術が知られている（例えば、特許文献１参照）。特許文献１に記載の技術は、一本の伝送路の両端に入出力回路を備え、その伝送路を介して信号の送受信を行っている。そのような入出力回路（以下、同時双方向回路と呼ぶ。）は、送信信号を出力する送信回路と、受信信号を受け取る受信回路とを備えている。同時双方向回路を使用し、一の伝送路を介して信号の送受信を行うことで、送信用伝送路と受信用伝送路とを備える構成に比較した場合に比べ、信号の送受信に使用される伝送路数を半分にした装置を構成することが可能になる。上記の特許文献１に記載の同時双方向回路は、ＣＭＯＳを使用して回路を構成することで回路の小型化などを実現している。

上述のように、同時双方向回路は、一の回路内に送信回路と受信回路とを備え、その各々は少なくとも一つのノードを介して接続されている。そのような回路構成の場合、送信回路の動作時に発生するノイズにより、受信回路が影響を受ける場合がある。同時双方向回路の送信回路の動作により、その同時双方向回路の受信回路の入力にノイズが発生することを防止する技術が知られている（例えば、特許文献２参照。）。特許文献２に記載の技術は、差動型同時双方向伝送装置の受信回路の入力に発生するパルスノイズを低減するために、その受信回路の入力側端子に受動素子回路を備えている。さらに、その受動素子回路と上記の差動型同時双方向伝送装置に備えられた抵抗素子とにより低域通過フィルタを構成し、ノイズの低減を実現している。

また、送信回路等から発生するノイズを低減させる技術が知られている（例えば、特許文献３参照。）。上記特許文献３に記載の技術は、送信回路の出力時のノイズを抑えるために、スイッチング動作を２段階に分け、電流変化を分散させている。それにより、スイッチング動作に伴うノイズを低減させている。

同時双方向回路において、より適切にノイズを低減させる技術が望まれている。

特開平７−２０２８６３号公報 特開平８−２３３５４号公報 特開平１１−００４１５５号公報

本発明が解決しようとする課題は、一の伝送路を介して信号の送受信を行う同時双方向回路において、回路の高速動作を確保しつつ、ノイズの影響を低減させることが可能な技術を提供することに有る。

本発明が解決しようとする他の課題は、一の伝送路を介して信号の送受信を行う同時双方向回路において、その同時双方向回路に備えられた送信回路の動作に応答して、受信回路が誤動作してしまうことを防止する技術を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

送信信号を生成し、前記送信信号を入出力端（３０）を介して伝送路（５０）に出力する送信回路（１）と、前記入出力端（３０）に接続され、前記入出力端（３０）を介して受信信号を受信する受信回路（２）と、前記送信回路（１）の出力端（５２）と前記受信回路（２）の入力端（５６）との間に介接され、前記送信回路（１）の出力に応答して、前記受信回路（２）の動作に影響を及ぼす電圧変化に対応する特定信号電圧を生成する特定信号電圧生成回路（４）と、前記送信回路（１）の入力端に接続され、前記特定信号電圧生成回路（４）に基準電圧信号を供給する基準電圧生成回路（３）とを備え、
前記特定信号電圧生成回路（４）は、前記基準電圧信号と前記電圧変化との比較に基づいて特定信号電圧を生成し、前記特定信号電圧を前記受信回路（２）の入力（５６）に供給する同時双方向回路を使用して同時双方向通信を行う。これにより、受信回路が、自己の送信回路から出力されるノイズ成分の影響を受けて誤動作することを防止することができる。

上述の同時双方向回路において、前記特定信号電圧生成回路（４）は、前記基準電圧生成回路（３）に接続される第１入力端と、前記送信回路（１）の出力に接続される第２入力端とを有する比較回路（４１）と、前記比較回路（４１）の出力端（４５）に接続され、前記比較回路（４１）の出力信号に応答して印加電圧を生成する微分回路（４２）と、前記微分回路（４２）と前記受信回路（２）との間に介接され、前記微分回路（４２）の出力に応答して動作するＮチャネルＭＯＳトランジスタ（４３）と、前記微分回路（４２）と前記受信回路（２）との間に介接され、前記微分回路（４２）の出力に応答して動作するＰチャネルＭＯＳトランジスタ（４４）とを備え、
前記比較回路（４１）は、前記基準電圧信号と前記電圧変化とを比較し、前記基準電圧信号より低い電圧から、前記基準電圧信号より高い電圧への電圧遷移に応答して、前記微分回路（４２）に第１電圧遷移の発生を通知し、前記基準電圧信号より高い電圧から、前記基準電圧信号より低い電圧への電圧遷移に応答して、前記微分回路（４２）に第２電圧遷移の発生を通知し、
前記微分回路（４２）は、前記第１電圧遷移に応答して、前記ＮチャネルＭＯＳトランジスタ（４３）を動作させる信号電圧を前記ＮチャネルＭＯＳトランジスタ（４３）のゲートに印加し、第２電圧遷移に応答して前記ＰチャネルＭＯＳトランジスタ（４４）を動作させる信号電圧を前記ＰチャネルＭＯＳトランジスタ（４４）のゲートに印加する同時双方向回路を使用して同時双方向通信を行う。これにより、基準電圧を超えるようなオーバーシュートを低減するような信号電圧が発生し、また、基準電圧に満たないアンダーシュートを補完するような信号電圧が発生する。それによりノイズによる回路の誤動作を防止することが可能になる。

上述の同時双方向回路において、前記基準電圧生成回路（３）は、前記送信回路（１）の入力端（５１）に接続される遅延回路（３１）と、抵抗分圧回路（３３、３４）とを備え、
前記遅延回路（３１）は、前記送信回路（１）の出力に対応して位相差のある遅延信号を出力し、前記抵抗分圧回路（３３、３４）は、前記遅延信号を抵抗分圧した信号を前記基準電圧信号として出力する同時双方向回路を使用して同時双方向通信を行う。これにより、送信回路（１）の動作直後に比較回路（４１）に供給される基準電圧が変化して、比較回路（４１）が適切な動作をしなくなるということを防ぐことが可能になる。

上述の同時双方向回路において、前記送信回路（１）と前記入出力端（３０）との間に介接される抵抗成分（５）と、前記抵抗成分（５）と前記入出力端（３０）との中間に接続され、前記入出力端（３０）と前記受信回路（２）との間に介接される遅延素子（６）とを備え、
前記抵抗成分（５）は、前記送信回路（１）の出力インピーダンスと、前記伝送路（５０）のインピーダンスとを整合させる抵抗値（Ｒ）を有し、前記遅延素子（６）は、前記受信信号を遅延させて、前記特定信号電圧と同期する遅延受信信号を生成する同時双方向回路を使用して同時双方向通信を行う。これにより、送信回路のスイッチング時に適切な信号振幅を得ることが可能になり、さらに、遅延素子（６）による遅延量を所定の値にすることで、適切にノイズの低減動作を実行することが可能になる。

本発明によれば、一の伝送路を介して信号の送受信を行う同時双方向回路において、回路の高速動作を確保しつつ、ノイズの影響を低減させることが可能になる。

本発明によれば、さらに、一の伝送路を介して信号の送受信を行う同時双方向回路において、その同時双方向回路に備えられた送信回路の動作に応答して、受信回路が誤動作してしまうことを防止することが可能になる。

［実施の形態の構成］
以下に、図面を参照して本発明を実施するための形態について述べる。以下の説明では、一本の伝送路を介して二つの同時双方向回路が互いに接続されている場合を例に述べるが、これは、本実施の形態のシステム構成を限定するものではない。

図１は、本発明を実施するための形態における、同時双方向回路１０の構成を示す回路図である。図１を参照すると、本実施の形態の同時双方向回路１０は、伝送路５０に接続される入出力端子３０を備えている。同時双方向回路１０は、その伝送路５０を介して入出力端子４０を備える同時双方向回路２０と情報通信を行う。また、同時双方向回路１０と同時双方向回路２０とは互いに同様の構成であるので、同時双方向回路の内部構成の説明に関しては、同時双方向回路１０を用いて説明を行うこととする。図１によると、同時双方向回路１０は、ドライバ回路１と、レシーバ回路２と、基準電圧生成回路３と、ノイズキャンセル回路４と、抵抗成分５と、遅延素子６とを備えている。

ドライバ回路１は、接続端７からの信号に応答して同時双方向回路２０に送信するための送信信号を生成する信号生成回路である。ドライバ回路１は、ノード５２を介して抵抗成分５に接続されている。そのドライバ回路１で生成された信号は、抵抗成分５を介して入出力端子３０に出力される。また、ドライバ回路１は前述のノード５２を介してノイズキャンセル回路４に接続され、そのドライバ回路１で生成された信号はノイズキャンセル回路４のコンパレータ４１にも出力される。

レシーバ回路２は、第１受信回路２１と第２受信回路２２とを備えている。各々の受信回路は、出力信号用基準電圧端子（ＶＲ１、ＶＲ２）に印加される信号電圧と、ノード５６を介して入力される信号に基づいて、出力信号を生成する。そのレシーバ回路２は、生成された出力信号を出力端子８、出力端子９に出力する。

基準電圧生成回路３は、コンパレータ４１での比較動作に使用される基準電圧を生成する電圧生成回路である。基準電圧生成回路３はノード５１を介して入力端子７に接続されている。基準電圧生成回路３の出力端は、ノード５７を介してノイズキャンセル回路４のコンパレータ４１に接続されている。図１に示されているように、基準電圧生成回路３は、さらに、遅延回路３１と、インバータ３２と、第1抵抗素子３３と、第２抵抗素子３４とを備えており、接続端７からの信号に応答して出力信号電圧を生成する。基準電圧生成回路３で生成された出力信号電圧は、ノード５７を介してノイズキャンセル回路４に入力される。

ここで、遅延回路３１は、コンパレータ４１の誤動作を防止するような遅延を行う回路である。コンパレータ４１は、ドライバ回路１の動作直後に基準電圧が変動すると、適切な信号を出力することができなくなってしまう。そこで、基準電圧生成回路３に遅延回路３１を備えることにより、基準電圧生成回路３は、ドライバ回路１の動作に対応して所定の遅延を実行してから基準電圧を出力する。言いかえると、ノード５１から基準電圧生成回路３への接続途中にある遅延回路３１は、基準電圧生成回路３で発生させる基準電圧を、ドライバ回路１がスイッチングするタイミング近傍で変化させないよう設けてられているものである。遅延回路３１の遅延量は、ドライバ回路１が動作する際に発生したノイズによる信号の変動開始から、その信号が安定するまでの時間以上であることが好ましい。さらに、遅延回路３１による遅延は、基準電圧の変化が、次の信号変化タイミングまでには終了するよう遅延量であることが好ましい。

ノイズキャンセル回路４は、受信信号が受けるノイズの影響を低減させるためのノイズ減衰用信号を生成する回路である。図１に示されているように、ノイズキャンセル回路４は、コンパレータ４１と、微分回路４２と、ＮチャネルＭＯＳトランジスタ４３と、ＰチャネルＭＯＳトランジスタ４４とを備えている。コンパレータ４１の基準電圧入力端子は、ノード５７を介して基準電圧生成回路３の出力端に接続され、コンパレータ４１の出力端は、ノード４５を介して微分回路４２に接続されている。微分回路４２は二系統の出力ノード（４６、４７）を備えており、そのノード４６は、ＮチャネルＭＯＳトランジスタ４３のゲートの接続され、そのノード４７は、ＰチャネルＭＯＳトランジスタ４４のゲートに接続されている。さらに、ＮチャネルＭＯＳトランジスタ４３のドレインは、ノード５５を介してレシーバ回路２に接続され、ＰチャネルＭＯＳトランジスタ４４のドレインは、ノード５４を介してレシーバ回路２に接続されている。

抵抗成分５は、出力インピーダンスの整合に用いられる抵抗素子である。図１に示されているように、抵抗成分５は、ドライバ回路１の出力とノード５３との間に介接され、そのノード５３を介して入出力端子３０に接続されている。また、抵抗成分５は、後述の遅延素子６を介してレシーバ回路２に接続されている。ここで、抵抗成分５の抵抗値Ｒは、ドライバ回路１の出力インピーダンスをＲoutとし、同時双方向回路１０と同時双方向回路２０との間に介接された伝送路５０のインピーダンスをＺとした場合、
Ｒ＋Ｒout＝Ｚ
を満足させるような抵抗値に設定されていることが好ましい。それにより、ドライバ回路１のスイッチング動作時に、所望の信号振幅を得ることができるようになる。

遅延素子６は、ノイズキャンセル回路４で生成されたノイズ減衰用信号と、ノード５３を介してレシーバ回路２に伝達されるノイズとを同期させるための遅延回路である。本発明の実施の形態において、ドライバ回路１が動作することによって発生したノイズは、ノード５２を介してノイズキャンセル回路４に入力される。また、同様に、そのノイズは、遅延素子６を介してノード５４とノード５５に伝達される。遅延素子６は、ノイズキャンセル回路４で生成されたノイズ減衰用信号と、遅延素子６を介して伝達されるノイズとを同期させるための遅延を実行する。なお、本実施の形態に述べる遅延素子６には、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとによって構成されるトランスファーゲートを用いることが好ましい。

図２は、微分回路４２の構成の一例を示す回路図である。図２に示されている回路図には、本実施の形態のＮチャネルＭＯＳトランジスタ４３とノード４５とを動作させるための信号を出力する回路の構成が示されているが、これは、本実施の形態に使用される微分回路の構成を限定するものではない。

図２を参照すると、微分回路４２は、インバータ４２ａと、ＡＮＤ回路４２ｂと、ＯＲ回路４２ｃとで構成されていることが示されている。ＡＮＤ回路４２ｂは２の入力端を有し、その第１入力は、ノード４２ｅを介してインバータ４２ａの出力端に接続されている。また、ＡＮＤ回路４２ｂの第２入力はノード４２ｄを介してノード４５に接続されている。同様に、ＯＲ回路４２ｃは２の入力端を有し、その第１入力はノード４２ｅを介してインバータ４２ａの出力端に接続されている。また、ＯＲ回路４２ｃの第２入力は、ノード４２ｆを介してノード４５に接続されている。インバータ４２ａによって生成された反転入力信号は、ノード４２ｅを介してＡＮＤ回路４２ｂと、ＯＲ回路４２ｃとの各々に入力され、ノード４５から入力された正転入力信号は、ノード４２ｆを介してＡＮＤ回路４２ｂとＯＲ回路４２ｃとの各々に入力される。

［実施の形態の動作］
以下に、図面を使用して本発明の実施の形態における動作について説明を行う。以下では、同時双方向回路２０から送信され、入出力端子３０を介してレシーバ回路２に送られる信号が“Ｌｏｗ”電位であり、かつ、ノード５１における電位が“Ｌｏｗ”から“Ｈｉｇｈ”に遷移する場合を例に回路の動作説明を行う。

図３Ａと図３Ｂとは、本実施の形態における同時双方向回路１０の所定のノードの電圧変化を示す波形を表した図である。ここで、図３Ａと図３Ｂの縦方向は所定ノードの電位を示し、横方向は時間経過を表しているものとする。図３Ａに示されている波形６０は、ノード５７の電圧変化を示す波形であり、波形６１はノード５２の電圧変化を示す波形である。また、図３ＡのＶｄｄは電源電位を示し、図３Ａのｇｎｄは接地電位を示している。さらに、図３ＡのＶＨは、基準電圧生成回路３から出力される高電位側の基準電位を示し、同様に、図３ＡのＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。また、図３Ｂに示されている波形６２は、本実施の形態のノイズキャンセル回路４が動作していない場合におけるノード５６の電圧変化を示す波形である。図３Ｂに示されている電位ＶＨは、図３Ａと同様に、基準電圧生成回路３から出力される高電位側の基準電位を示し、電位ＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。また、電位ＶrefＨは、レシーバ回路２の基準電圧における高電位側の電位を示し、電位ＶrefＬは、レシーバ回路２の基準電圧における低電位側の電位を示している。

前述のように、同時双方向回路１０において、入力端子７を介して受信される信号は“Ｌｏｗ”である。これにより、ノード５１を介して基準電圧生成回路３のインバータ３２にも“Ｌｏｗ”が入力される。したがって、インバータ３２からは“Ｈｉｇｈ”が出力され、ノード５７の電位は、インバータ３２から出力された信号電圧と、第1抵抗素子３３と第２抵抗素子３４との抵抗分圧とによりＶＨとなる。

ここで、同時双方向回路１０の動作時に、ドライバ回路１のスイッチング動作と同時に隣接信号用回路がスイッチング動作をすることにより、電源電圧変動が起こり、信号波形が変化する。以下では、ノード５２での電圧変化を示す波形が、信号変化と電源ノイズとが重畳した波形６１に示される波形である場合を例に、動作説明を行っていく。

ノード５２での、電圧変化が波形６１に示されるように変化することで、入出力端子３０の電圧変化も波形６２に示される波形と同様のオーバーシュート波形が生じる。この電圧変化は遅延素子６を介してノード５６に伝搬され、ノード５６での電圧は波形６２に示されるように変化する。

このように図３Ａと図３Ｂとから、同時双方向回路１０の動作時にノイズキャンセル回路４が動作していない場合、時刻Ｉ_１から時刻Ｉ_２（または、時刻Ｉ_２から時刻Ｉ_３）においてオーバーシュートが発生していることが表されている。そのオーバーシュートが原因で、レシーバ回路２に入力される信号と、基準電圧入力端子ＶＲ１における基準電圧ＶrefＨ（または基準電圧入力端子ＶＲ２における基準電圧ＶrefＬ）との間のノイズマージンが低下していることが表されている。

図４Ａから図４Ｄは、ノイズキャンセル回路４が動作している場合における所定のノードの電圧波形を示す図である。ここで、図４Ａから図４Ｄの各図の縦方向は電位を表し、横方向は時間経過を表しているものとする。図４Ａに示されている波形６０は、図３Ａの波形６０と同様に、ノード５７の電圧変化を示す波形であり、波形６１はノード５２の電圧変化を示している波形である。また、図４ＡのＶｄｄは電源電位を示し、図４Ａのｇｎｄは、接地電位を示している。電位ＶＨは、基準電圧生成回路３から出力される高電位側の基準電位を示し、同様に、電位ＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。

図４Ａに示されている時刻Ｉ_１は、ノード５２の電位がノード５７の電位ＶＨ以上の電位になった時刻を示し、図４Ａに示されている時刻Ｉ_２は、電位ＶＨ以上の電位であったノード５２の電位がノード５７の電位ＶＨ以下の電位になった時刻を示している。さらに、図４Ａに示されている時刻Ｉ_３は、ノード５２の電位が再度ノード５７の電位ＶＨ以上の電位になった時刻を示している。

同様に、図４Ａに示されている時刻Ｉ_４は、ノード５２の電位がノード５７の電位ＶＬ以下の電位になった時刻を示し、図４Ａに示されている時刻Ｉ_５は、電位ＶＬ以下の電位であったノード５２の電位がノード５７の電位ＶＬ以上の電位になった時刻を示している。さらに、図４Ａに示されている時刻Ｉ_６は、ノード５２の電位が再度ノード５７の電位ＶＬ以下の電位になった時刻を示している。

図４Ｂは、ノード４６を介してＮチャネルＭＯＳトランジスタ４３のゲートに印加される信号電圧の電圧変化を示す図である。図４Ｂを参照すると、ＮチャネルＭＯＳトランジスタ４３のゲートに印加される信号電圧は、時刻Ｉ_１で“Ｌｏｗ”から“Ｈｉｇｈ”に遷移し、時刻Ｉ_２で“Ｈｉｇｈ” から “Ｌｏｗ”に遷移することが示されている。同様に、時刻Ｉ_５で“Ｌｏｗ”から“Ｈｉｇｈ”に遷移し、時刻Ｉ_６で“Ｈｉｇｈ” から “Ｌｏｗ”に遷移することが示されている。

図４Ｃは、ノード４７を介してＰチャネルＭＯＳトランジスタ４４のゲートに印加される信号電圧の電圧変化を示す図である。図４Ｃを参照すると、ＰチャネルＭＯＳトランジスタ４４のゲートに印加される信号電圧は、時刻Ｉ_２で“Ｈｉｇｈ”から“Ｌｏｗ”に遷移し、時刻Ｉ_３で“Ｌｏｗ” から“Ｈｉｇｈ”に遷移することが示されている。同様に、時刻Ｉ_４で“Ｈｉｇｈ”から“Ｌｏｗ”に遷移し、時刻Ｉ_５で“Ｌｏｗ” から“Ｈｉｇｈ”に遷移することが示されている。

図４Ｄに示されている波形６３は、ノイズキャンセル回路４の動作時におけるノード５６での電圧変化を示す図である。図４Ｄに示されている電位ＶＨは、図４Ａと同様に、基準電圧生成回路３から出力される高電位側の基準電位を示し、電位ＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。また、電位ＶrefＨは、レシーバ回路２の基準電圧における高電位側の電位を示し、電位ＶrefＬは、レシーバ回路２の基準電圧における低電位側の電位を示している。

ここで、時刻Ｉ_１におけるコンパレータ４１の出力を考える。図４Ａを参照すると、波形６０と波形６１とから、時刻Ｉ_１において、ノード５２の電位がノード５７の電位ＶＨを超えたことが示されている。ノード５２の電位がノード５７の電位ＶＨを超えることによって、コンパレータ４１からは“Ｈｉｇｈ”を示す信号電圧が出力される。言いかえると、時刻Ｉ_１において、コンパレータ４１の出力は“Ｌｏｗ” から“Ｈｉｇｈ”に遷移する。

それにより、微分回路４２の入力端にはノード４５を介して“Ｌｏｗ” から“Ｈｉｇｈ”に遷移する信号電圧が入力される。ここで図２の回路図を参照すると、このときのノード４２ｄの信号電圧が“Ｌｏｗ” から“Ｈｉｇｈ”に遷移することになり、これによりＡＮＤ回路４２ｂの出力波形は、図４Ｂに示される波形になる。図４Ｂに示される波形の信号電圧がノード４６を介してＮチャネルＭＯＳトランジスタ４３のゲートに印加されることにより、ＮチャネルＭＯＳトランジスタ４３はＯＮ状態になる。このとき、ＯＲ回路４２ｃはＨｉｇｈ状態で固定の信号が出力されているため、ＰチャネルＭＯＳトランジスタ４４はＯＦＦ状態を保持する。

ＮチャネルＭＯＳトランジスタ４３がＯＮ状態になることにより、ノード５５の電位は一時的にｇｎｄ側へクランプされ、その動作により、ノイズキャンセル回路４は、入出力端子３０から伝搬されてきたオーバーシュートを低減するように動作する。

図４Ａを参照すると、時刻Ｉ_２において、ノイズ成分によりノード５２の電位がノード５７の電位ＶＨをしたまわるようなアンダーシュートが発生したことが示されている。この時刻Ｉ_１におけるコンパレータ４１の出力を考えると、ノード５２の電位がノード５７の電位ＶＨをしたまわることによって、コンパレータ４１からは“Ｌｏｗ”を示す信号電圧が出力される。言いかえると、時刻Ｉ_１において、コンパレータ４１の出力は“Ｈｉｇｈ”から“Ｌｏｗ”に遷移する。

それにより、微分回路４２の入力端にはノード４５を介して“Ｈｉｇｈ” から“Ｌｏｗ”に遷移する信号電圧が入力される。ここで図２の回路図を参照すると、このときのノード４２ｄの信号電圧が“Ｈｉｇｈ” から“Ｌｏｗ”に遷移することになり、これによりＯＲ回路４２ｃの出力波形は、図４ｃに示される波形になる。図４ｃに示される波形の信号電圧がノード４７を介してＰチャネルＭＯＳトランジスタ４４のゲートに印加されることにより、ＰチャネルＭＯＳトランジスタ４４はＯＮ状態になる。このとき、ＡＮＤ回路４２ｂからはＬｏｗ状態で固定の信号が出力されているため、ＮチャネルＭＯＳトランジスタ４３はＯＦＦ状態を保持する。

ＰチャネルＭＯＳトランジスタ４４がＯＮ状態になることにより、ノード５４の電位は一時的に電源電位側へクランプされ、そのクランプ電位により、ノイズキャンセル回路４は、入出力端子３０から伝搬されてきたアンダーシュートを低減するように動作する。

ノイズキャンセル回路４は、同様の動作を繰り返すことによって、同時双方向回路１０のドライバ回路１が動作することによって発生するノイズの影響を低減するように動作する。さらに時間が経過し、遅延回路３１による遅延量分の時間が経過すると、ノード５７の電位は電位ＶＨから電位ＶＬへと遷移する。ノード５７の電位が電位ＶＬへと切り替わった後に、ドライバ回路１が“Ｈｉｇｈ”から“Ｌｏｗ”へと変化する場合、コンパレータ４１の基準電圧が電位ＶＨから電位ＶＬに変わる。この場合におけるコンパレータ４１、微分回路４２、ＮチャネルＭＯＳトランジスタ４３、ＰチャネルＭＯＳトランジスタ４４を備えるノイズキャンセル回路４の動作は、ドライバが立ち上がる時と同様に動作し、レシーバ回路２に加わるアンダーシュート、オーバーシュートを低減させることが可能になる。

以上の構成・動作により、本実施の形態の同時双方向回路においては、ドライバ回路１が動作する場合、あるいはドライバ回路１の周囲の回路群がスイッチング動作する場合であっても、発生する電源ノイズにより、自回路内のレシーバ回路が誤動作することを防止することが可能になる。本発明によれば、理想的な信号電位遷移から外れるノイズ成分を自回路内で検出し、そのノイズ成分と逆相の電圧を自回路内のレシーバ回路の信号入力端子にフィードバックしている。このような動作によって、自己素子側の動作を起因とするノイズが自己素子側回路のレシーバ回路動作に影響しないよう電圧マージンを確保することができるため、誤動作を防止する効果がある。

なお、上述したように、本発明の同時双方向回路は、一本の伝送路を介して二つの同時双方向回路が互いに接続されている場合について述べてきたが、本発明の同時双方向回路は、バスを介して複数接続され、そのバスの中の一本の伝送路を介して双方向通信を行うような場合にも適用可能である。

図１は、本実施の形態における同時双方向回路の構成を示す回路図である。 図２は、同時双方向回路に備えられた微分回路の構成を示す回路図である。 図３Ａは、ドライバ回路動作時の入出力端子の電位変化を示す図である。 図３Ｂは、ノイズキャンセル回路が未動作の場合における、受信回路への入力信号の動作波形を示す図である。 図４Ａは、ドライバ回路動作時の入出力端子の電位変化を示す図である。 図４Ｂは、ノイズキャンセル回路に備えられたＮチャネルＭＯＳトランジスタのゲートに印加される信号の動作波形を示す図である。 図４Ｃは、ノイズキャンセル回路に備えられたＰチャネルＭＯＳトランジスタのゲートに印加される信号の動作波形を示す図である。 図４Ｄは、ノイズキャンセル回路が動作の場合における、受信回路への入力信号の動作波形を示す図である。

符号の説明

１０、２０…同時双方向回路
３０、４０…出入力端子
５０…伝送経路
１…ドライブ回路
２…レシーバ回路
３…基準電圧生成回路
３１…遅延回路
３２…インバータ
３３…抵抗素子
３４…抵抗素子
４…ノイズキャンセル回路
４１…コンパレータ
４２…微分回路
４３…ＮチャネルＭＯＳトランジスタ
４４…ＰチャネルＭＯＳトランジスタ
４５、４６、４７…ノード
５…抵抗素子
６…遅延回路
７…入力端子
８、９…出力端子
５１〜５６…ノード

Claims (4)

1. 送信信号を生成し、前記送信信号を、入出力端を介して伝送路に出力する送信回路と、
   前記入出力端に接続され、前記入出力端を介して受信信号を受信する受信回路と、
   前記送信回路の出力端と前記受信回路の入力端との間に介接され、前記送信回路の出力端の電圧の変動に応答して、前記受信回路の動作に影響を及ぼす前記受信信号の変動に対応する特定信号電圧を生成する特定信号電圧生成回路と、
   前記送信回路の入力端に接続され、前記特定信号電圧生成回路に基準電圧を供給する基準電圧生成回路と
   を備え、
   前記特定信号電圧生成回路は、
   前記基準電圧と前記送信回路の出力端の電圧との比較に基づいて前記特定信号電圧を生成し、前記特定信号電圧を前記受信回路の入力に供給する
   同時双方向回路。
2. 請求項１に記載の同時双方向回路において、
   前記特定信号電圧生成回路は、
   前記基準電圧生成回路に接続される第１入力端と前記送信回路の出力に接続される第２入力端とを有する比較回路と、
   前記比較回路の出力端に接続され、前記比較回路の出力信号に応答して印加電圧を生成する微分回路と、
   前記微分回路と前記受信回路との間に介接され、前記微分回路の出力に応答して動作するＮチャネルＭＯＳトランジスタと、
   前記微分回路と前記受信回路との間に介接され、前記微分回路の出力に応答して動作するＰチャネルＭＯＳトランジスタと
   を備え、
   前記比較回路は、
   前記基準電圧と前記送信回路の出力端の電圧とを比較し、
   前記基準電圧より低い電圧から、前記基準電圧より高い電圧への電圧遷移に応答して、前記微分回路に第１電圧遷移の発生を通知し、
   前記基準電圧より高い電圧から、前記基準電圧より低い電圧への電圧遷移に応答して、前記微分回路に第２電圧遷移の発生を通知し、
   前記微分回路は、
   前記第１電圧遷移に応答して、前記ＮチャネルＭＯＳトランジスタを動作させる信号電圧を前記ＮチャネルＭＯＳトランジスタのゲートに印加し、
   前記第２電圧遷移に応答して、前記ＰチャネルＭＯＳトランジスタを動作させる信号電圧を前記ＰチャネルＭＯＳトランジスタのゲートに印加する
   同時双方向回路。
3. 請求項２に記載の同時双方向回路において、
   前記基準電圧生成回路は、
   前記送信回路の入力端に接続される遅延回路と、
   抵抗分圧回路と
   を備え、
   前記遅延回路は、前記送信回路の出力に対応して位相差のある遅延信号を出力し、
   前記抵抗分圧回路は、前記遅延信号を抵抗分圧した信号を前記基準電圧として出力する
   同時双方向回路。
4. 請求項３に記載の同時双方向回路において、
   前記送信回路と前記入出力端との間に介接される抵抗成分と、
   前記抵抗成分と前記入出力端との中間に接続され、前記入出力端と前記受信回路との間に介接される遅延素子とを備え、
   前記抵抗成分は、前記送信回路の出力インピーダンスと、前記伝送路のインピーダンスとを整合させる抵抗値を有し、
   前記遅延素子は、前記受信信号を遅延させて、前記特定信号電圧と同期する遅延受信信号を生成する
   同時双方向回路。

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