WO2022185784A1 - 遅延信号生成回路、送信回路、電子制御ユニット、及び車両 - Google Patents

遅延信号生成回路、送信回路、電子制御ユニット、及び車両 Download PDF

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WO2022185784A1
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terminal
circuit
signal
variable resistance
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雄二 矢野
徹 向井
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ローム株式会社
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    • H04L2012/40273—Bus for use in transportation systems the transportation system being a vehicle

Definitions

  • the invention disclosed in this specification relates to a delay signal generation circuit that generates a plurality of delay signals, a transmission circuit that includes the delay signal generation circuit, an electronic control unit, and a vehicle.
  • ECU Electronic Control Unit
  • CAN Controller Area Network
  • Each of the CAN communication transmission signal and reception signal is a differential signal.
  • a differential signal formed by the first signal and the second signal can be decomposed into a common mode component and a differential mode component.
  • the common mode component is the average of the first signal and the second signal
  • the differential mode component is the difference between the first signal and the second signal
  • Common mode noise occurs when a time difference (skew) occurs between the first signal and the second signal.
  • skew time difference
  • the delay signal generation circuit disclosed in this specification includes 1st to nth (n is a natural number of 2 or more) delay circuits and 1st to nth output terminals, and in a first mode, , the input signal reaches the k-th output terminal through the first to the k-th (k is a natural number of 1 to n) delay circuits in order, and in the second mode,
  • the configuration is such that an input signal reaches the k-th output terminal via the k-th to n-th delay circuits in reverse order.
  • a transmitter circuit disclosed herein includes a first terminal configured to receive a first voltage, a second terminal, a third terminal, and a second voltage lower than the first voltage. a fourth terminal configured to be applied, a first variable resistance section provided between the first terminal and the second terminal and configured to vary a resistance value, and the third terminal and the fourth terminal and configured to vary a resistance value; and each resistance value of the first variable resistance unit and the second variable resistance unit based on transmission data and a control unit configured to control the first variable resistance unit and the second variable resistance unit, each including a parallel circuit in which a plurality of series circuits of resistors and switches are connected in parallel, the control unit is a configuration including the delay signal generation circuit configured as described above.
  • the electronic control unit disclosed in this specification has a configuration including a transmission circuit configured as described above and a computer that transmits the transmission data to the transmission circuit.
  • the vehicle disclosed in this specification is configured to include a communication bus and a plurality of electronic control units configured as described above connected to the communication bus.
  • FIG. 1 is an external view of a vehicle according to one embodiment.
  • FIG. 2 is a schematic diagram of a CAN communication system.
  • FIG. 3 is a diagram showing a configuration example of an ECU.
  • FIG. 4 is a diagram showing a configuration example of a transceiver circuit.
  • FIG. 5 is a time chart showing differential signals.
  • FIG. 6 is a diagram showing a configuration example of the first variable resistance section.
  • FIG. 7 is a diagram showing a configuration example of the second variable resistance section.
  • FIG. 8 is a diagram illustrating a configuration example of a control unit.
  • FIG. 9 is a diagram showing another configuration example of the control unit.
  • a MOS transistor is defined as a gate structure that includes a layer made of a conductor or a semiconductor such as polysilicon with a low resistance value, an insulating layer, and a P-type, N-type, or intrinsic semiconductor.
  • layer refers to a transistor consisting of at least three layers. In other words, the structure of the gate of a MOS transistor is not limited to a three-layer structure of metal, oxide, and semiconductor.
  • a constant current means a current that is constant in an ideal state, and is actually a current that can slightly fluctuate due to temperature changes and the like.
  • a constant voltage means a voltage that is constant in an ideal state, and is actually a voltage that can slightly fluctuate due to temperature changes and the like.
  • FIG. 1 is an external view of a vehicle X according to one embodiment.
  • Vehicle X includes a plurality of ECUs 1 (not shown in FIG. 1).
  • Vehicle X also includes a battery (not shown).
  • FIG. 2 is a schematic diagram of a CAN communication system provided in vehicle X.
  • the CAN communication system shown in FIG. 2 includes multiple ECUs 1, a first bus line BL1, a second bus line BL2, and resistors R101 and R102.
  • One end of the resistor R101 is connected to one end of the first bus line BL1, and one end of the resistor R102 is connected to the other end of the first bus line BL1.
  • the other end of the resistor R101 is connected to one end of the second bus line BL2, and the other end of the resistor R102 is connected to the other end of the second bus line BL2.
  • a plurality of ECUs 1 are respectively connected to a first bus line BL1 and a second bus line BL2.
  • a voltage VBAT output from the battery is supplied to each of the plurality of ECUs 1 . Further, each of the multiple ECUs 1 is connected to a ground potential.
  • a plurality of ECUs 1 use the voltage VBAT as a power supply voltage.
  • FIG. 3 is a diagram showing a configuration example of the ECU 1. As shown in FIG. The ECU 1 of the configuration example shown in FIG.
  • a voltage VBAT is supplied to the terminal T1.
  • the anode of diode 5 is connected to terminal T1.
  • the cathode of diode 5 is connected to the input terminal of power supply circuit 2 and capacitor 6 .
  • the output terminal of the power supply circuit 2 is connected to the power supply voltage input terminal of the microcomputer 3, the terminal VCC of the transceiver circuit 4, and one end of the capacitor 7. A constant voltage is output from the output terminal of the power supply circuit 2 .
  • the microcomputer 3 sends transmission data to the terminal TXD of the transceiver circuit 4 and receives reception data from the terminal RXD of the transceiver circuit 4.
  • the transmitted data and received data are each single signals.
  • the terminal CANH of the transceiver circuit 4 is connected to the terminal T2, and the terminal CANL of the transceiver circuit 4 is connected to the terminal T3.
  • the terminal T2 is connected to the first bus line BL1 shown in FIG. 2, and the terminal T3 is connected to the second bus line BL2 shown in FIG.
  • the transceiver circuit 4 converts transmission data into a differential signal (CAN signal) composed of a first signal SCANH (see FIG. 5 described later) and a second signal SCANL (see FIG. 5 described later) and outputs the differential signal. Further, the transceiver circuit 4 converts a differential signal (CAN signal) composed of the first signal and the second signal into received data and outputs the received data. That is, the transceiver circuit 4 includes a transmission circuit that transmits differential signals and a reception circuit that receives the differential signals. A first signal is transmitted by a first bus line BL1 and a second signal is transmitted by a second bus line BL2.
  • the ground terminal of the power supply circuit 2 is connected to the other end of the capacitor 6, the terminal T4, the terminal GND of the transceiver circuit 4, the ground terminal of the microcomputer 3, and the other end of the capacitor 7. Terminal T4 is connected to the ground potential.
  • FIG. 4 is a diagram showing a configuration example of the transceiver circuit 4. As shown in FIG.
  • the transceiver circuit 4 of the configuration example shown in FIG. 4 includes a terminal VCC, a terminal GND, a terminal TXD, a terminal RXD, a terminal CANH, and a terminal CANL.
  • the transceiver circuit 4 of the configuration example shown in FIG. It further includes an N-channel MOS transistor (NMOS transistor) Q7, which is a limiting section, and a control section CNT1.
  • NMOS transistor N-channel MOS transistor
  • the transceiver circuit 4 of the configuration example shown in FIG. 4 further includes a pull-up resistor R1, a pull-down resistor R2, backflow prevention diodes D1 and D3, and a PMOS transistor Q2 and an NMOS transistor Q6 as clamp elements.
  • the pull-up resistor R1 stabilizes the potential of the node N1 (connection point between the first variable resistance section VR1 and the diode D1) when the first variable resistance section VR1 is in a high impedance state.
  • the pull-down resistor R2 stabilizes the potential of the node N2 (the connection point between the second variable resistance section VR2 and the NMOS transistor Q6) when the second variable resistance section VR2 is in a high impedance state.
  • the PMOS transistor Q2 and the NMOS transistor Q6 are double diffusion MOS transistors with high breakdown voltage.
  • the PMOS transistor Q2 clamps the source potential of the PMOS transistor Q2
  • the NMOS transistor Q6 clamps the source potential of the NMOS transistor Q6.
  • the transceiver circuit 4 of the configuration example shown in FIG. 4 includes a receiver circuit RCV1, a diode D2, a PMOS transistor Q3, an NMOS transistor Q4, an NMOS transistor Q5, and a Zener diode ZD1.
  • the terminal VCC is connected to the source of the PMOS transistor Q1 and one end of the pull-up resistor R1.
  • a bias voltage Vbp which is a constant voltage, is supplied to the gate of the PMOS transistor Q1. Therefore, the PMOS transistor Q1 becomes a constant current source.
  • PMOS transistor Q1 limits the current flowing from terminal VCC to terminal CANH. As a result, overcurrent flowing from the terminal VCC to the terminal CANH can be suppressed.
  • the drain of the PMOS transistor Q1 is connected to one end of the first variable resistance section VR1.
  • the other end of the first variable resistor VR1 is connected to the other end of the pull-up resistor R1 and the anode of the diode D1.
  • the cathode of diode D1 is connected to the source of PMOS transistor Q2.
  • the drain of PMOS transistor Q2 is connected to terminal CANH and the first input terminal of receiver circuit RCV1.
  • a gate drive signal generation circuit composed of a PMOS transistor Q3, an NMOS transistor Q4, an NMOS transistor Q5, a diode D2, and a Zener diode ZD1 generates a gate drive signal for the PMOS transistor Q2.
  • An internal voltage VREG1 generated inside the transceiver circuit 4 is applied to the source of the PMOS transistor Q3.
  • the drain of PMOS transistor Q3 is connected to the anode of diode D2.
  • the cathode of diode D2 is connected to the anode of Zener diode ZD1 and the drain of NMOS transistor Q4.
  • the cathode of Zener diode ZD1 is connected to the source of PMOS transistor Q1.
  • An enable signal EN is supplied to each gate of the PMOS transistor Q3 and the NMOS transistor Q4.
  • the enable signal EN is at high level, the transceiver circuit 4 is enabled.
  • the enable signal EN is at low level, the transceiver circuit 4 is disabled.
  • the source of NMOS transistor Q4 is connected to the drain of NMOS transistor Q5.
  • the source of NMOS transistor Q5 is connected to the ground potential.
  • a bias voltage Vbn1 which is a constant voltage, is supplied to the gate of the NMOS transistor Q5.
  • the anode of the diode D3 is connected to the terminal CANL and the second input terminal of the receiver circuit RCV1.
  • the cathode of diode D3 is connected to the drain of NMOS transistor Q6.
  • the source of the NMOS transistor Q6 is connected to one end of the second variable resistor VR2 and one end of the pull-down resistor R2.
  • An enable signal EN is supplied to the gate of the NMOS transistor Q6.
  • the other end of the second variable resistance section VR2 is connected to the drain of the NMOS transistor Q7.
  • the source of the NMOS transistor Q7 is connected to the other end of the pull-down resistor R2 and the terminal GND.
  • a bias voltage Vbp2 which is a constant voltage, is supplied to the gate of the NMOS transistor Q7. Therefore, the NMOS transistor Q7 becomes a constant current source.
  • the control unit CNT1 receives transmission data supplied to the terminal TXD, and controls each resistance value of the first variable resistance unit VR1 and the second variable resistance unit VR2 based on the transmission data.
  • the above-mentioned first signal SCANH is a binary signal of V1 and (V1+V2) as shown in FIG. 5
  • the above-mentioned second signal SCANL is a binary signal of V1 and (V1-V2) as shown in FIG. is a signal.
  • a differential signal (CAN signal) composed of the first signal SCANH and the second signal SCANL is composed of a common mode component COM which is the average of the first signal SCANH and the second signal SCANL, the first signal SCANH and the second signal SCANL. and a differential mode component DIFF, which is the difference between .
  • the resistance value of the first variable resistance unit VR1 is gradually decreased, and the voltage value of the first signal SCANH transitions from (V1+V2) to V1 in the third transition period and the second signal SCANL During the fourth transition period in which the voltage value transitions from (V1-V2) to V1, the resistance value of the first variable resistance unit VR1 is gradually increased, and the first signal SCANH and the second signal SCANL have waveforms with small high-frequency components. no signal.
  • the control unit CNT1 sets the resistance value of the first variable resistance unit VR1 to the maximum value during periods other than the transition period described above.
  • the resistance value of the second variable resistor VR2 is gradually decreased, and the voltage value of the first signal SCANH transitions from (V1+V2) to V1 in a third transition period and the second signal SCANL During the fourth transition period in which the voltage value of (V1-V2) transitions to V1, the resistance value of the second variable resistance unit VR2 is gradually increased, and the first signal SCANH and the second signal SCANL have small high-frequency components. Waveform signal. Note that the control unit CNT1 sets the resistance value of the second variable resistance unit VR2 to the maximum value during periods other than the transition period described above.
  • FIG. 6 is a diagram showing a configuration example of the first variable resistance section VR1
  • FIG. 7 is a diagram showing a configuration example of the second variable resistance section VR2.
  • the first variable resistance unit VR1 in the configuration example shown in FIG. 6 includes PMOS transistors M1 to M60 as switches and resistors Z1 to Z60, and is a circuit in which 60 series circuits of resistors and switches are connected in parallel.
  • the PMOS transistors M1 to M60 are on/off controlled by control signals S1 to S60 output from the control unit CNT1. Note that the number of series circuits may be more than 60.
  • the resistance value of the first variable resistance section VR1 is determined by the combined resistance of the resistors Z1 to Z60, so the resistance value of the first variable resistance section VR1 can be controlled with high accuracy.
  • the second variable resistance unit VR2 in the configuration example shown in FIG. 7 includes NMOS transistors M101 to M160 as switches and resistors Z101 to Z160, and is a circuit in which 60 series circuits of resistors and switches are connected in parallel.
  • the NMOS transistors M101 to M160 are on/off controlled by control signals S101 to S160 output from the control unit CNT1. Note that the number of series circuits may be more than 60.
  • the resistance value of the second variable resistance section VR2 is determined by the combined resistance of the resistors Z101 to Z160, so the resistance value of the second variable resistance section VR2 can be controlled with high accuracy.
  • FIG. 8 is a diagram showing a configuration example of the control unit CNT1.
  • the first variable resistance unit VR1 includes the PMOS transistors M1 to M60 and the PMOS transistors M1 to M4, and the second variable resistance unit VR2 includes the NMOS transistors M101 to M160. M104 is provided.
  • the control unit CNT1 of the configuration example shown in FIG. 8 includes a delay signal generation circuit 41 and conversion circuits CNV1 to CNV4.
  • the delay signal generation circuit 41 includes delay circuits DL1 to DL4, selectors SEL1 to SEL4, and output terminals TM1 to TM4.
  • the transmission data STXD is supplied to the input terminal of the first delay circuit DL1.
  • the output terminal of the first delay circuit DL1 is connected to the input terminal of the second delay circuit DL2, the first input terminal of the selector SEL1, and the second input terminal of the selector SEL4.
  • the output terminal of the second delay circuit DL2 is connected to the input terminal of the third delay circuit DL3, the first input terminal of the selector SEL2, and the second input terminal of the selector SEL3.
  • the output terminal of the third delay circuit DL3 is connected to the input terminal of the fourth delay circuit DL4, the first input terminal of the selector SEL4, and the first input terminal of the selector SEL1.
  • Output terminals of selectors SEL1 to SEL4 are connected to output terminals TM1 to TM4, respectively.
  • the output terminals TM1-TM4 output the delayed signals SD1-SD4 to the conversion circuits CNV1-CNV4, respectively.
  • the conversion circuit CNV1 converts the delayed signal SD1 into control signals S1 and S101.
  • the conversion circuit CNV2 converts the delayed signal SD2 into control signals S2 and S102.
  • the conversion circuit CNV3 converts the delayed signal SD3 into control signals S3 and S103.
  • the conversion circuit CNV4 converts the delayed signal SD4 into control signals S4 and S104.
  • each of the selectors SEL1 to SEL4 selects and outputs the signal input to the first input terminal. Therefore, in the first mode, the transmission data STXD which is an input signal reaches the k-th output terminal TMk through the 1st to k-th (k is a natural number of 1 to 4) delay circuits in order. .
  • each of the selectors SEL1 to SEL4 selects and outputs the signal input to the second input terminal. Therefore, in the second mode, the transmission data STXD, which is the input signal, passes through the 1st to kth (k is a natural number between 1 and 4) delay circuits in order, and passes through the (5-k)th output terminal. TM(5-k) is reached.
  • the delay time between the delay signal SD1 and the delay signal SD2 the delay time between the delay signal SD2 and the delay signal SD3, and the delay signal SD3 and the delay
  • the delay time with the signal SD4 can be shortened.
  • the delay time between the delay signal SD1 and the delay signal SD2, the delay time between the delay signal SD2 and the delay signal SD3, and the delay time between the delay signal SD3 and the delay signal SD4 are shifted.
  • FIG. 9 is a diagram showing another configuration example of the control unit CNT1.
  • the first variable resistance unit VR1 includes the PMOS transistors M1 to M60 and the PMOS transistors M1 to M4, and the second variable resistance unit VR2 includes the NMOS transistors M101 to M160. M104 is provided.
  • the control unit CNT1 of the configuration example shown in FIG. 9 includes a delay signal generation circuit 42 and conversion circuits CNV1 to CNV4.
  • the delay signal generation circuit 42 includes delay circuits DL1 to DL4, selectors SEL1 to SEL4, and output terminals TM1 to TM4.
  • the transmission data STXD is supplied to the first input terminal of the selector SEL1 and the second input terminal of the selector SEL4.
  • a second input terminal of the selector SEL1 is connected to the output terminal of the second delay circuit DL2, the first input terminal of the selector SEL3, and the second output terminal TM2.
  • the output terminal of the selector SEL1 is connected to the input terminal of the first delay circuit DL1.
  • the output terminal of the first delay circuit DL1 is connected to the first output terminal TM1 and the first input terminal of the selector SEL2.
  • the output terminal of the selector SEL2 is connected to the input terminal of the second delay circuit DL2.
  • a second input terminal of the selector SEL2 is connected to the output terminal of the third delay circuit DL3, the first input terminal of the selector SEL4, and the third output terminal TM3.
  • the output terminal of the selector SEL3 is connected to the input terminal of the third delay circuit DL3.
  • a second input terminal of the selector SEL3 is connected to the output terminal of the fourth delay circuit DL4 and the fourth output terminal TM4.
  • the output terminal of the selector SEL4 is connected to the input terminal of the fourth delay circuit DL4.
  • the output terminals TM1-TM4 output the delayed signals SD1-SD4 to the conversion circuits CNV1-CNV4, respectively.
  • the conversion circuit CNV1 converts the delayed signal SD1 into control signals S1 and S101.
  • the conversion circuit CNV2 converts the delayed signal SD2 into control signals S2 and S102.
  • the conversion circuit CNV3 converts the delayed signal SD3 into control signals S3 and S103.
  • the conversion circuit CNV4 converts the delayed signal SD4 into control signals S4 and S104.
  • each of the selectors SEL1 to SEL4 selects and outputs the signal input to the first input terminal. Therefore, in the first mode, the transmission data STXD which is an input signal reaches the k-th output terminal TMk through the 1st to k-th (k is a natural number of 1 to 4) delay circuits in order. .
  • each of the selectors SEL1 to SEL4 selects and outputs the signal input to the second input terminal. Therefore, in the second mode, the transmission data STXD, which is the input signal, passes through the 1st to kth (k is a natural number between 1 and 4) delay circuits in reverse order and reaches the kth output terminal TMk. .
  • the delay time between the delay signal SD1 and the delay signal SD2 the delay time between the delay signal SD2 and the delay signal SD3, and the delay signal SD3 and the delay
  • the delay time with the signal SD4 can be shortened.
  • the delay is propagated from the first delay circuit DL1 to the fourth delay circuit DL4, and in the second mode, the delay is propagated from the fourth delay circuit DL4 to the first delay circuit. Since it is in the direction toward the circuit DL1, no long and complicated wiring is required. Therefore, the delay time between the delay signal SD1 and the delay signal SD2, the delay time between the delay signal SD2 and the delay signal SD3, and the delay time between the delay signal SD3 and the delay signal SD4 are prevented from occurring. can be suppressed.
  • the (m-1)-th delay circuit (m is a natural number of 2 or more and n or less) and the m-th delay circuit are arranged adjacent to each other. That is, in the circuit arrangement of the control unit CNT1 of the configuration example shown in FIG. 9, there is no other delay circuit between the first delay circuit DL1 and the second delay circuit DL2, and the third delay circuit DL3, and no other delay circuit exists between the third delay circuit DL3 and the fourth delay circuit DL4. .
  • the wiring can be shortened, the delay time between the delay signal SD1 and the delay signal SD2, the delay time between the delay signal SD2 and the delay signal SD3, and the delay time between the delay signal SD3 and the delay signal SD4 are reduced. It is possible to further suppress the occurrence of a deviation in the delay time between.
  • the communication performed by the transceiver circuit is CAN communication, but the communication performed by the transceiver circuit may be communication other than CAN communication.
  • the delay signal generation circuits (41, 42) described above include first to n-th (n is a natural number of 2 or more) delay circuits (DL1 to DL4) and first to n-th output terminals (TM1 to TM4). and so that in the first mode, the input signal reaches the k-th output terminal through the first to k-th delay circuits (k is a natural number from 1 to n) in order. and in the second mode, the input signal reaches the k-th output terminal via the k-th to n-th delay circuits in reverse order (first configuration). .
  • the delay signal generation circuit having the first configuration can generate a plurality of delay signals with little deviation in delay time.
  • the (m ⁇ 1)-th delay circuit (m is a natural number of 2 or more and n or less) and the m-th delay circuit are arranged adjacent to each other. 2 configuration).
  • the delay signal generation circuit having the second configuration can shorten the wiring, it is possible to further suppress the deviation of the delay time.
  • the transmission circuit described above includes a first terminal (VCC) configured to receive a first voltage, a second terminal (CANH), a third terminal (CANL), and a third voltage lower than the first voltage.
  • VCC first terminal
  • CANH second terminal
  • CANL third terminal
  • GND fourth terminal
  • a first variable resistance section provided between the first terminal and the second terminal and configured to vary a resistance value.
  • VR1 a second variable resistor unit (VR2) provided between the third terminal and the fourth terminal and configured to vary a resistance value
  • the first variable resistor based on transmission data and a control unit (CNT1) configured to control each resistance value of the second variable resistance unit
  • the first variable resistance unit and the second variable resistance unit are respectively resistors (Z1 to Z60, Z101 to Z160) and switches (M1 to M60, M101 to M160) are connected in parallel to form a plurality of parallel circuits
  • the control unit includes a delay signal generation circuit having the first or second configuration. This is the configuration (third configuration).
  • the transmission circuit having the third configuration can reduce delay time deviations in the plurality of delay signals generated by the delay signal generation circuit.
  • the electronic control unit (1) described above has a configuration (fourth configuration) including the transmission circuit of the third configuration and a computer (3) that transmits the transmission data to the transmission circuit.
  • the electronic control unit having the fourth configuration can reduce delay time deviations in the plurality of delay signals generated by the delay signal generation circuit.
  • the vehicle (X) described above has a configuration (fifth configuration) including communication buses (BL1, BL2) and a plurality of electronic control units of the fourth configuration connected to the communication buses.
  • the vehicle having the fifth configuration can reduce delay time deviations in the plurality of delay signals generated by the delay signal generation circuit.

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Abstract

遅延信号生成回路は、１番目からｎ番目（ｎは２以上の自然数）の遅延回路と、１番目からｎ番目の出力端子と、を備え、第１モードにおいて、入力信号が１番目からｋ番目（ｋは１以上ｎ以下の各自然数）の前記遅延回路を順番に経由してｋ番目の前記出力端子に到達するように構成され、第２モードにおいて、前記入力信号がｋ番目からｎ番目の前記遅延回路を逆順に経由してｋ番目の前記出力端子に到達するように構成される。

Description

遅延信号生成回路、送信回路、電子制御ユニット、及び車両
　本明細書中に開示されている発明は、複数の遅延信号を生成する遅延信号生成回路並びに当該遅延信号生成回路を備える送信回路、電子制御ユニット、及び車両に関する。
　自動車等の車両は、多数の電子制御ユニット（ＥＣＵ：Electronic　Control  Unit)を搭載する。多数のＥＣＵ相互間の通信として、例えばＣＡＮ（Controller　Area　Network）通信が用いられる（例えば特許文献１参照）。
　ＣＡＮ通信の送信信号及び受信信号それぞれは、差動信号である。第１信号及び第２信号によって構成される差動信号は、コモンモード成分とディファレンシャルモード成分に分解できる。
　コモンモード成分は第１信号及び第２信号の平均であり、ディファレンシャルモード成分は第１信号と第２信号との差である。
特開昭６１－１９５４５３号公報
　差動信号を構成する第１信号と第２信号との対称性が崩れると、コモンモード成分にノイズが発生する。コモンモード成分に発生するノイズ（コモンモードノイズ）は、ＥＭＣ（Electromagnetic  Compatibility）特性を悪化させる。したがって、差動信号を送信する送信回路及び差動信号を受信する受信回路を含むトランシーバ回路では、コモンモードノイズの抑制が課題となっている。
　第１信号と第２信号との間に時間差（スキュー）が生じると、コモンモードノイズが発生する。しかしながら、第１信号及び第２信号を高周波成分の小さい波形の信号とすることで、スキューによって生じるコモンモードノイズを抑制することができる。
　第１信号及び第２信号を高周波成分の小さい波形の信号にするために、遅延時間が等間隔である複数の遅延信号を用いることが考えられる。上記の等間隔がずれれば、第１信号及び第２信号の波形が所望の波形からずれることになり、コモンモードノイズを効果的に抑制できないおそれがある。
　本明細書中に開示されている遅延信号生成回路は、１番目からｎ番目（ｎは２以上の自然数）の遅延回路と、１番目からｎ番目の出力端子と、を備え、第１モードにおいて、入力信号が１番目からｋ番目（ｋは１以上ｎ以下の各自然数）の前記遅延回路を順番に経由してｋ番目の前記出力端子に到達するように構成され、第２モードにおいて、前記入力信号がｋ番目からｎ番目の前記遅延回路を逆順に経由してｋ番目の前記出力端子に到達するように構成される構成である。
　本明細書中に開示されている送信回路は、第１電圧が印加されるように構成される第１端子と、第２端子と、第３端子と、前記第１電圧より低い第２電圧が印加されるように構成される第４端子と、前記第１端子と前記第２端子との間に設けられ、抵抗値を可変するように構成される第１可変抵抗部と、前記第３端子と前記第４端子との間に設けられ、抵抗値を可変するように構成される第２可変抵抗部と、送信データに基づき前記第１可変抵抗部及び前記第２可変抵抗部の各抵抗値を制御するように構成される制御部と、を備え、前記第１可変抵抗部及び前記第２可変抵抗部はそれぞれ、抵抗とスイッチの直列回路を複数並列接続した並列回路を含み、前記制御部は、上記構成の遅延信号生成回路を含む構成である。
　本明細書中に開示されている電子制御ユニットは、上記構成の送信回路と、前記送信回路に前記送信データを送るコンピュータと、を備える構成である。
　本明細書中に開示されている車両は、通信バスと、前記通信バスに接続される複数の上記構成の電子制御ユニットと、を備える構成である。
　本明細書中に開示されている発明によれば、遅延時間のずれが少ない複数の遅延信号を生成することができる遅延信号生成回路を提供することができる。
図１は、一実施形態に係る車両の外観図である。 図２は、ＣＡＮ通信システムの概略図である。 図３は、ＥＣＵの一構成例を示す図である。 図４は、トランシーバ回路の一構成例を示す図である。 図５は、差動信号を示すタイムチャートである。 図６は、第１可変抵抗部の一構成例を示す図である。 図７は、第２可変抵抗部の一構成例を示す図である。 図８は、制御部の一構成例を示す図である。 図９は、制御部の他の構成例を示す図である。
　本明細書において、ＭＯＳトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳトランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
　本明細書において、定電流とは、理想的な状態において一定である電流を意味しており、実際には温度変化等により僅かに変動し得る電流である。
　本明細書において、定電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
＜車両及びＣＡＮ通信システム＞
　図１は、一実施形態に係る車両Ｘの外観図である。車両Ｘは、複数のＥＣＵ１（図１において不図示）を備える。また、車両Ｘは、バッテリ（不図示）を備える。
　図２は、車両Ｘに設けられるＣＡＮ通信システムの概略図である。図２に示すＣＡＮ通信システムは、複数のＥＣＵ１と、第１バスラインＢＬ１と、第２バスラインＢＬ２と、抵抗Ｒ１０１及びＲ１０２と、を備える。
　第１バスラインＢＬ１の一端に抵抗Ｒ１０１の一端が接続され、第１バスラインＢＬ１の他端に抵抗Ｒ１０２の一端が接続される。第２バスラインＢＬ２の一端に抵抗Ｒ１０１の他端が接続され、第２バスラインＢＬ２の他端に抵抗Ｒ１０２の他端が接続される。複数のＥＣＵ１はそれぞれ、第１バスラインＢＬ１及び第２バスラインＢＬ２に接続される。バッテリから出力される電圧ＶＢＡＴは、複数のＥＣＵ１それぞれに供給される。また、複数のＥＣＵ１はそれぞれグランド電位に接続される。複数のＥＣＵ１は、電圧ＶＢＡＴを電源電圧として用いる。
＜ＥＣＵ＞
　図３は、ＥＣＵ１の一構成例を示す図である。図３に示す構成例のＥＣＵ１は、端子Ｔ１～Ｔ４と、電源回路２と、マイクロコンピュータ３と、トランシーバ回路４と、ダイオード５と、コンデンサ６及び７と、を備える。
　端子Ｔ１には電圧ＶＢＡＴが供給される。ダイオード５のアノードは、端子Ｔ１に接続される。ダイオード５のカソードは電源回路２の入力端子及びコンデンサ６に接続される。
　電源回路２の出力端子は、マイクロコンピュータ３の電源電圧入力端子、トランシーバ回路４の端子ＶＣＣ、及びコンデンサ７の一端に接続される。電源回路２の出力端子からは定電圧が出力される。
　マイクロコンピュータ３は、送信データをトランシーバ回路４の端子ＴＸＤに送り、トランシーバ回路４の端子ＲＸＤから受信データを受け取る。送信データ及び受信データはそれぞれシングル信号である。
　トランシーバ回路４の端子ＣＡＮＨは端子Ｔ２に接続され、トランシーバ回路４の端子ＣＡＮＬは端子Ｔ３に接続される。端子Ｔ２は図２に示す第１バスラインＢＬ１に接続され、端子Ｔ３は図２に示す第２バスラインＢＬ２に接続される。
　トランシーバ回路４は、送信データを、第１信号ＳＣＡＮＨ（後述する図５参照）及び第２信号ＳＣＡＮＬ（後述する図５参照）によって構成される差動信号（ＣＡＮ信号）に変換して出力する。また、トランシーバ回路４は、第１信号及び第２信号によって構成される差動信号（ＣＡＮ信号）を、受信データに変換して出力する。すなわち、トランシーバ回路４は、差動信号を送信する送信回路及び差動信号を受信する受信回路を含む。第１信号は第１バスラインＢＬ１によって伝送され、第２信号は第２バスラインＢＬ２によって伝送される。
　電源回路２のグランド端子は、コンデンサ６の他端、端子Ｔ４、トランシーバ回路４の端子ＧＮＤ、マイクロコンピュータ３のグランド端子、及びコンデンサ７の他端に接続される。端子Ｔ４はグランド電位に接続される。
＜トランシーバ回路＞
　図４は、トランシーバ回路４の一構成例を示す図である。図４に示す構成例のトランシーバ回路４は、端子ＶＣＣ、端子ＧＮＤ、端子ＴＸＤ、端子ＲＸＤ、端子ＣＡＮＨ、及び端子ＣＡＮＬを備える。
　図４に示す構成例のトランシーバ回路４は、第１可変抵抗部ＶＲ１と、第２可変抵抗部ＶＲ２と、第１電流制限部であるＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｑ１と、第２電流制限部であるＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｑ７と、制御部ＣＮＴ１と、をさらに備える。
　図４に示す構成例のトランシーバ回路４は、プルアップ抵抗Ｒ１と、プルダウン抵抗Ｒ２と、逆流防止用のダイオードＤ１及びＤ３と、クランプ素子であるＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ６と、をさらに備える。
　プルアップ抵抗Ｒ１は、第１可変抵抗部ＶＲ１がハイインピーダンス状態になったときに、ノードＮ１（第１可変抵抗部ＶＲ１とダイオードＤ１との接続点）の電位を安定させる。プルダウン抵抗Ｒ２は、第２可変抵抗部ＶＲ２がハイインピーダンス状態になったときに、ノードＮ２（第２可変抵抗部ＶＲ２とＮＭＯＳトランジスタＱ６との接続点）の電位を安定させる。
　ＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ６は、高耐圧である二重拡散ＭＯＳトランジスタである。ＰＭＯＳトランジスタＱ２は、ＰＭＯＳトランジスタＱ２のソース電位をクランプし、ＮＭＯＳトランジスタＱ６は、ＮＭＯＳトランジスタＱ６のソース電位をクランプする。
　図４に示す構成例のトランシーバ回路４は、レシーバ回路ＲＣＶ１と、ダイオードＤ２と、ＰＭＯＳトランジスタＱ３と、ＮＭＯＳトランジスタＱ４と、ＮＭＯＳトランジスタＱ５と、ツェナーダイオードＺＤ１と、を備える。
　端子ＶＣＣは、ＰＭＯＳトランジスタＱ１のソース及びプルアップ抵抗Ｒ１の一端に接続される。ＰＭＯＳトランジスタＱ１のゲートに定電圧であるバイアス電圧Ｖｂｐが供給される。したがって、ＰＭＯＳトランジスタＱ１は定電流源となる。端子ＣＡＮＨが端子ＧＮＤに印加される電圧以下の電圧に短絡した場合、ＰＭＯＳトランジスタＱ１は、端子ＶＣＣから端子ＣＡＮＨに流れる電流を制限する。これにより、端子ＶＣＣから端子ＣＡＮＨに流れる過電流を抑制できる。
　ＰＭＯＳトランジスタＱ１のドレインは、第１可変抵抗部ＶＲ１の一端に接続される。第１可変抵抗部ＶＲ１の他端は、プルアップ抵抗Ｒ１の他端及びダイオードＤ１のアノードに接続される。
　ダイオードＤ１のカソードはＰＭＯＳトランジスタＱ２のソースに接続される。ＰＭＯＳトランジスタＱ２のドレインは、端子ＣＡＮＨ及びレシーバ回路ＲＣＶ１の第１入力端子に接続される。
　ＰＭＯＳトランジスタＱ３、ＮＭＯＳトランジスタＱ４、ＮＭＯＳトランジスタＱ５、ダイオードＤ２、及びツェナーダイオードＺＤ１によって構成されるゲート駆動信号生成回路は、ＰＭＯＳトランジスタＱ２のゲート駆動信号を生成する。ＰＭＯＳトランジスタＱ３のソースには、トランシーバ回路４の内部で生成される内部電圧ＶＲＥＧ１が印加される。ＰＭＯＳトランジスタＱ３のドレインは、ダイオードＤ２のアノードに接続される。ダイオードＤ２のカソードは、ツェナーダイオードＺＤ１のアノード及びＮＭＯＳトランジスタＱ４のドレインに接続される。ツェナーダイオードＺＤ１のカソードはＰＭＯＳトランジスタＱ１のソースに接続される。ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４の各ゲートにイネーブル信号ＥＮが供給される。イネーブル信号ＥＮがハイレベルであるとき、トランシーバ回路４はイネーブル状態となる。一方、イネーブル信号ＥＮがローレベルであるとき、トランシーバ回路４はディセーブル状態となる。ＮＭＯＳトランジスタＱ４のソースは、ＮＭＯＳトランジスタＱ５のドレインに接続される。ＮＭＯＳトランジスタＱ５のソースは、グランド電位に接続される。ＮＭＯＳトランジスタＱ５のゲートに定電圧であるバイアス電圧Ｖｂｎ１が供給される。
　ダイオードＤ３のアノードは、端子ＣＡＮＬ及びレシーバ回路ＲＣＶ１の第２入力端子に接続される。ダイオードＤ３のカソードは、ＮＭＯＳトランジスタＱ６のドレインに接続される。ＮＭＯＳトランジスタＱ６のソースは、第２可変抵抗部ＶＲ２の一端及びプルダウン抵抗Ｒ２の一端に接続される。ＮＭＯＳトランジスタＱ６のゲートにイネーブル信号ＥＮが供給される。
　第２可変抵抗部ＶＲ２の他端は、ＮＭＯＳトランジスタＱ７のドレインに接続される。ＮＭＯＳトランジスタＱ７のソースは、プルダウン抵抗Ｒ２の他端及び端子ＧＮＤに接続される。ＮＭＯＳトランジスタＱ７のゲートに定電圧であるバイアス電圧Ｖｂｐ２が供給される。したがって、ＮＭＯＳトランジスタＱ７は定電流源となる。端子ＣＡＮＬが端子ＶＣＣに供給される電圧以上の電圧に短絡した場合、ＮＭＯＳトランジスタＱ７は、端子ＣＡＮＬから端子ＧＮＤに流れる電流を制限する。これにより、端子ＣＡＮＬから端子ＧＮＤに流れる過電流を抑制できる。
　制御部ＣＮＴ１は、端子ＴＸＤに供給される送信データを受け取り、当該送信データに基づき第１可変抵抗部ＶＲ１及び第２可変抵抗部ＶＲ２の各抵抗値を制御する。
　上述した第１信号ＳＣＡＮＨは図５に示すようにＶ１と（Ｖ１＋Ｖ２）との二値信号であり、上述した第２信号ＳＣＡＮＬは図５に示すようにＶ１と（Ｖ１－Ｖ２）との二値信号である。第１信号ＳＣＡＮＨ及び第２信号ＳＣＡＮＬによって構成される差動信号（ＣＡＮ信号）は、第１信号ＳＣＡＮＨ及び第２信号ＳＣＡＮＬの平均であるコモンモード成分ＣＯＭと、第１信号ＳＣＡＮＨと第２信号ＳＣＡＮＬとの差であるディファレンシャルモード成分ＤＩＦＦとに分解できる。
　第１信号ＳＣＡＮＨと第２信号ＳＣＡＮＬとの間に時間差（スキュー）が生じると、コモンモード成分ＣＯＭにノイズが発生する。しかしながら、第１信号ＳＣＡＮＨ及び第２信号ＳＣＡＮＬを高周波成分の小さい波形の信号とすることで、スキューによって生じるコモンモードノイズを抑制することができる。
　そのため、図４に示す構成例のトランシーバ回路４では、第１信号ＳＣＡＮＨの電圧値がＶ１から（Ｖ１＋Ｖ２）に遷移する第１遷移期間及び第２信号ＳＣＡＮＬの電圧値がＶ１から（Ｖ１－Ｖ２）に遷移する第２遷移期間において、第１可変抵抗部ＶＲ１の抵抗値を徐々に小さくし、第１信号ＳＣＡＮＨの電圧値が（Ｖ１＋Ｖ２）からＶ１に遷移する第３遷移期間及び第２信号ＳＣＡＮＬの電圧値が（Ｖ１－Ｖ２）からＶ１に遷移する第４遷移期間において、第１可変抵抗部ＶＲ１の抵抗値を徐々に大きくして、第１信号ＳＣＡＮＨ及び第２信号ＳＣＡＮＬを高周波成分の小さい波形の信号にしている。なお、上述した遷移期間以外では、制御部ＣＮＴ１は、第１可変抵抗部ＶＲ１の抵抗値を最大値に設定する。
　同様に、図４に示す構成例のトランシーバ回路４では、第１信号ＳＣＡＮＨの電圧値がＶ１から（Ｖ１＋Ｖ２）に遷移する第１遷移期間及び第２信号ＳＣＡＮＬの電圧値がＶ１から（Ｖ１－Ｖ２）に遷移する第２遷移期間において、第２可変抵抗部ＶＲ２の抵抗値を徐々に小さくし、第１信号ＳＣＡＮＨの電圧値が（Ｖ１＋Ｖ２）からＶ１に遷移する第３遷移期間及び第２信号ＳＣＡＮＬの電圧値が（Ｖ１－Ｖ２）からＶ１に遷移する第４遷移期間において、第２可変抵抗部ＶＲ２の抵抗値を徐々に大きくして、第１信号ＳＣＡＮＨ及び第２信号ＳＣＡＮＬを高周波成分の小さい波形の信号にしている。なお、上述した遷移期間以外では、制御部ＣＮＴ１は、第２可変抵抗部ＶＲ２の抵抗値を最大値に設定する。
　図６は第１可変抵抗部ＶＲ１の一構成例を示す図であり、図７は第２可変抵抗部ＶＲ２の一構成例を示す図である。
　図６に示す構成例の第１可変抵抗部ＶＲ１は、スイッチであるＰＭＯＳトランジスタＭ１～Ｍ６０と、抵抗Ｚ１～Ｚ６０と、を備え、抵抗とスイッチの直列回路を６０個並列接続した回路である。ＰＭＯＳトランジスタＭ１～Ｍ６０は、制御部ＣＮＴ１から出力される制御信号Ｓ１～Ｓ６０によってオン／オフ制御される。なお、上記直列回路の個数は６０個以外の複数であってもよい。図６に示す構成例では、抵抗Ｚ１～Ｚ６０の合成抵抗によって第１可変抵抗部ＶＲ１の抵抗値が決まるので、第１可変抵抗部ＶＲ１の抵抗値を高精度に制御することができる。
　図７に示す構成例の第２可変抵抗部ＶＲ２は、スイッチであるＮＭＯＳトランジスタＭ１０１～Ｍ１６０と、抵抗Ｚ１０１～Ｚ１６０と、を備え、抵抗とスイッチの直列回路を６０個並列接続した回路である。ＮＭＯＳトランジスタＭ１０１～Ｍ１６０は、制御部ＣＮＴ１から出力される制御信号Ｓ１０１～Ｓ１６０によってオン／オフ制御される。なお、上記直列回路の個数は６０個以外の複数であってもよい。図７に示す構成例では、抵抗Ｚ１０１～Ｚ１６０の合成抵抗によって第２可変抵抗部ＶＲ２の抵抗値が決まるので、第２可変抵抗部ＶＲ２の抵抗値を高精度に制御することができる。
　図８は、制御部ＣＮＴ１の一構成例を示す図である。なお、ここでは説明を簡単にするために、第１可変抵抗部ＶＲ１がＰＭＯＳトランジスタＭ１～Ｍ６０ではＰＭＯＳトランジスタＭ１～Ｍ４を備え、第２可変抵抗部ＶＲ２がＮＭＯＳトランジスタＭ１０１～Ｍ１６０ではＮＭＯＳトランジスタＭ１０１～Ｍ１０４を備えることとする。
　図８に示す構成例の制御部ＣＮＴ１は、遅延信号生成回路４１と、変換回路ＣＮＶ１～ＣＮＶ４と、を備える。遅延信号生成回路４１は、遅延回路ＤＬ１～ＤＬ４と、セレクタＳＥＬ１～ＳＥＬ４と、出力端子ＴＭ１～ＴＭ４と、を備える。
　送信データＳＴＸＤは、１番目の遅延回路ＤＬ１の入力端子に供給される。１番目の遅延回路ＤＬ１の出力端子は、２番目の遅延回路ＤＬ２の入力端子、セレクタＳＥＬ１の第１入力端子、及びセレクタＳＥＬ４の第２入力端子に接続される。２番目の遅延回路ＤＬ２の出力端子は、３番目の遅延回路ＤＬ３の入力端子、セレクタＳＥＬ２の第１入力端子、及びセレクタＳＥＬ３の第２入力端子に接続される。３番目の遅延回路ＤＬ３の出力端子は、４番目の遅延回路ＤＬ４の入力端子、セレクタＳＥＬ４の第１入力端子、及びセレクタＳＥＬ１の第１入力端子に接続される。セレクタＳＥＬ１～ＳＥＬ４の各出力端子はそれぞれ、出力端子ＴＭ１～ＴＭ４に接続される。
　出力端子ＴＭ１～ＴＭ４はそれぞれ、遅延信号ＳＤ１～ＳＤ４を変換回路ＣＮＶ１～ＣＮＶ４に出力する。変換回路ＣＮＶ１は、遅延信号ＳＤ１を制御信号Ｓ１及びＳ１０１に変換する。変換回路ＣＮＶ２は、遅延信号ＳＤ２を制御信号Ｓ２及びＳ１０２に変換する。変換回路ＣＮＶ３は、遅延信号ＳＤ３を制御信号Ｓ３及びＳ１０３に変換する。変換回路ＣＮＶ４は、遅延信号ＳＤ４を制御信号Ｓ４及びＳ１０４に変換する。
　第１モードにおいて、セレクタＳＥＬ１～ＳＥＬ４はそれぞれ、第１入力端子に入力された信号を選択して出力する。したがって、第１モードでは、入力信号である送信データＳＴＸＤは、１番目からｋ番目（ｋは１以上４以下の各自然数）の遅延回路を順番に経由してｋ番目の出力端子ＴＭｋに到達する。
　第２モードにおいて、セレクタＳＥＬ１～ＳＥＬ４はそれぞれ、第２入力端子に入力された信号を選択して出力する。したがって、第２モードでは、入力信号である送信データＳＴＸＤは、１番目からｋ番目（ｋは１以上４以下の各自然数）の遅延回路を順番に経由して（５－ｋ）番目の出力端子ＴＭ（５－ｋ）に到達する。
　遅延回路ＤＬ１～ＤＬ４の各遅延時間を同一にすることで、遅延信号ＳＤ１と遅延信号ＳＤ２との間の遅延時間、遅延信号ＳＤ２と遅延信号ＳＤ３との間の遅延時間、及び遅延信号ＳＤ３と遅延信号ＳＤ４との間の遅延時間を近づけることができる。
　しかしながら、第１モードと第２モードとで遅延の伝わり方が同一方向（１番目の遅延回路ＤＬ１から４番目の遅延回路ＤＬ４に向かう方向）であるため、長く複雑な配線になる。そのため、遅延信号ＳＤ１と遅延信号ＳＤ２との間の遅延時間、遅延信号ＳＤ２と遅延信号ＳＤ３との間の遅延時間、及び遅延信号ＳＤ３と遅延信号ＳＤ４との間の遅延時間にずれが生じる。
　図９は、制御部ＣＮＴ１の他の構成例を示す図である。なお、ここでは説明を簡単にするために、第１可変抵抗部ＶＲ１がＰＭＯＳトランジスタＭ１～Ｍ６０ではＰＭＯＳトランジスタＭ１～Ｍ４を備え、第２可変抵抗部ＶＲ２がＮＭＯＳトランジスタＭ１０１～Ｍ１６０ではＮＭＯＳトランジスタＭ１０１～Ｍ１０４を備えることとする。
　図９に示す構成例の制御部ＣＮＴ１は、遅延信号生成回路４２と、変換回路ＣＮＶ１～ＣＮＶ４と、を備える。遅延信号生成回路４２は、遅延回路ＤＬ１～ＤＬ４と、セレクタＳＥＬ１～ＳＥＬ４と、出力端子ＴＭ１～ＴＭ４と、を備える。
　送信データＳＴＸＤは、セレクタＳＥＬ１の第１入力端子及びセレクタＳＥＬ４の第２入力端子に供給される。セレクタＳＥＬ１の第２入力端子は、２番目の遅延回路ＤＬ２の出力端子、セレクタＳＥＬ３の第１入力端子、及び２番目の出力端子ＴＭ２に接続される。
　セレクタＳＥＬ１の出力端子は１番目の遅延回路ＤＬ１の入力端子に接続される。１番目の遅延回路ＤＬ１の出力端子は、１番目の出力端子ＴＭ１及びセレクタＳＥＬ２の第１入力端子に接続される。
　セレクタＳＥＬ２の出力端子は２番目の遅延回路ＤＬ２の入力端子に接続される。セレクタＳＥＬ２の第２入力端子は、３番目の遅延回路ＤＬ３の出力端子、セレクタＳＥＬ４の第１入力端子、及び３番目の出力端子ＴＭ３に接続される。
　セレクタＳＥＬ３の出力端子は３番目の遅延回路ＤＬ３の入力端子に接続される。セレクタＳＥＬ３の第２入力端子は、４番目の遅延回路ＤＬ４の出力端子及び４番目の出力端子ＴＭ４に接続される。
　セレクタＳＥＬ４の出力端子は４番目の遅延回路ＤＬ４の入力端子に接続される。
　出力端子ＴＭ１～ＴＭ４はそれぞれ、遅延信号ＳＤ１～ＳＤ４を変換回路ＣＮＶ１～ＣＮＶ４に出力する。変換回路ＣＮＶ１は、遅延信号ＳＤ１を制御信号Ｓ１及びＳ１０１に変換する。変換回路ＣＮＶ２は、遅延信号ＳＤ２を制御信号Ｓ２及びＳ１０２に変換する。変換回路ＣＮＶ３は、遅延信号ＳＤ３を制御信号Ｓ３及びＳ１０３に変換する。変換回路ＣＮＶ４は、遅延信号ＳＤ４を制御信号Ｓ４及びＳ１０４に変換する。
　第１モードにおいて、セレクタＳＥＬ１～ＳＥＬ４はそれぞれ、第１入力端子に入力された信号を選択して出力する。したがって、第１モードでは、入力信号である送信データＳＴＸＤは、１番目からｋ番目（ｋは１以上４以下の各自然数）の遅延回路を順番に経由してｋ番目の出力端子ＴＭｋに到達する。
　第２モードにおいて、セレクタＳＥＬ１～ＳＥＬ４はそれぞれ、第２入力端子に入力された信号を選択して出力する。したがって、第２モードでは、入力信号である送信データＳＴＸＤは、１番目からｋ番目（ｋは１以上４以下の各自然数）の遅延回路を逆順に経由してｋ番目の出力端子ＴＭｋに到達する。
　遅延回路ＤＬ１～ＤＬ４の各遅延時間を同一にすることで、遅延信号ＳＤ１と遅延信号ＳＤ２との間の遅延時間、遅延信号ＳＤ２と遅延信号ＳＤ３との間の遅延時間、及び遅延信号ＳＤ３と遅延信号ＳＤ４との間の遅延時間を近づけることができる。
　そして、第１モードでは遅延の伝わり方が１番目の遅延回路ＤＬ１から４番目の遅延回路ＤＬ４に向かう方向であり、第２モードでは遅延の伝わり方が４番目の遅延回路ＤＬ４から１番目の遅延回路ＤＬ１に向かう方向であるため、長く複雑な配線を必要としない。そのため、遅延信号ＳＤ１と遅延信号ＳＤ２との間の遅延時間、遅延信号ＳＤ２と遅延信号ＳＤ３との間の遅延時間、及び遅延信号ＳＤ３と遅延信号ＳＤ４との間の遅延時間にずれが生じることを抑制することができる。
　図９に示す構成例の制御部ＣＮＴ１では、（ｍ－１）番目（ｍは２以上ｎ以下の自然数）の遅延回路とｍ番目の遅延回路とは隣り合って配置される。つまり、図９に示す構成例の制御部ＣＮＴ１の回路配置は、１番目の遅延回路ＤＬ１と２番目の遅延回路ＤＬ２との間には他の遅延回路が存在せず、２番目の遅延回路ＤＬ２と３番目の遅延回路ＤＬ３との間には他の遅延回路が存在せず、３番目の遅延回路ＤＬ３と４番目の遅延回路ＤＬ４との間には他の遅延回路が存在しない回路配置である。これにより、配線を短くすることができるので、遅延信号ＳＤ１と遅延信号ＳＤ２との間の遅延時間、遅延信号ＳＤ２と遅延信号ＳＤ３との間の遅延時間、及び遅延信号ＳＤ３と遅延信号ＳＤ４との間の遅延時間にずれが生じることをより一層抑制することができる。
＜留意点＞
　なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば、上記実施形態では、トランシーバ回路が行う通信をＣＡＮ通信としたが、トランシーバ回路が行う通信はＣＡＮ通信以外の通信であってもよい。
　以上説明した遅延信号生成回路（４１、４２）は、１番目からｎ番目（ｎは２以上の自然数）の遅延回路（ＤＬ１～ＤＬ４）と、１番目からｎ番目の出力端子（ＴＭ１～ＴＭ４）と、を備え、第１モードにおいて、入力信号が１番目からｋ番目（ｋは１以上ｎ以下の各自然数）の前記遅延回路を順番に経由してｋ番目の前記出力端子に到達するように構成され、第２モードにおいて、前記入力信号がｋ番目からｎ番目の前記遅延回路を逆順に経由してｋ番目の前記出力端子に到達するように構成される構成（第１の構成）である。
　上記第１の構成の遅延信号生成回路は、遅延時間のずれが少ない複数の遅延信号を生成することができる。
　上記第１の構成の遅延信号生成回路において、（ｍ－１）番目（ｍは２以上ｎ以下の自然数）の前記遅延回路とｍ番目の前記遅延回路とは隣り合って配置される構成（第２の構成）であってもよい。
　上記第２の構成の遅延信号生成回路は、配線を短くすることができるので、遅延時間にずれが生じることをより一層抑制することができる。
　以上説明した送信回路は、第１電圧が印加されるように構成される第１端子（ＶＣＣ）と、第２端子（ＣＡＮＨ）と、第３端子（ＣＡＮＬ）と、前記第１電圧より低い第２電圧が印加されるように構成される第４端子（ＧＮＤ）と、前記第１端子と前記第２端子との間に設けられ、抵抗値を可変するように構成される第１可変抵抗部（ＶＲ１）と、前記第３端子と前記第４端子との間に設けられ、抵抗値を可変するように構成される第２可変抵抗部（ＶＲ２）と、送信データに基づき前記第１可変抵抗部及び前記第２可変抵抗部の各抵抗値を制御するように構成される制御部（ＣＮＴ１）と、を備え、前記第１可変抵抗部及び前記第２可変抵抗部はそれぞれ、抵抗（Ｚ１～Ｚ６０、Ｚ１０１～Ｚ１６０）とスイッチ（Ｍ１～Ｍ６０、Ｍ１０１～Ｍ１６０）の直列回路を複数並列接続した並列回路を含み、前記制御部は、上記第１または第２の構成の遅延信号生成回路を含む構成（第３の構成）である。
　上記第３の構成の送信回路は、遅延信号生成回路によって生成される複数の遅延信号における遅延時間のずれを少なくすることができる。
　以上説明した電子制御ユニット（１）は、上記第３の構成の送信回路と、前記送信回路に前記送信データを送るコンピュータ（３）と、を備える構成（第４の構成）である。
　上記第４の構成の電子制御ユニットは、遅延信号生成回路によって生成される複数の遅延信号における遅延時間のずれを少なくすることができる。
　以上説明した車両（Ｘ）は、通信バス（ＢＬ１、ＢＬ２）と、前記通信バスに接続される複数の上記第４の構成の電子制御ユニットと、を備える構成（第５の構成）である。
　上記第５の構成の車両は、遅延信号生成回路によって生成される複数の遅延信号における遅延時間のずれを少なくすることができる。
　　　１　ＥＣＵ
　　　２　電源回路
　　　３　マイクロコンピュータ
　　　４　トランシーバ回路
　　　５、Ｄ１～Ｄ３　ダイオード
　　　６、７　コンデンサ
　　　４１、４２　遅延信号生成回路
　　　ＣＮＴ１　制御部
　　　ＢＬ１　第１バスライン
　　　ＢＬ２　第２バスライン
　　　ＤＬ１～ＤＬ４　遅延回路
　　　Ｍ１～Ｍ６０　ＰＭＯＳトランジスタ
　　　Ｍ１０１～Ｍ１６０　ＮＭＯＳトランジスタ
　　　ＳＥＬ１～ＳＥＬ４　セレクタ
　　　ＣＮＶ１～ＣＮＶ４　変換回路
　　　Ｑ１　ＰＭＯＳトランジスタ（第１電流制限部の一例）
　　　Ｑ７　ＮＭＯＳトランジスタ（第２電流制限部の一例）
　　　Ｑ２、Ｑ３　ＰＭＯＳトランジスタ
　　　Ｑ４～Ｑ６　ＮＭＯＳトランジスタ
　　　Ｒ１　プルアップ抵抗
　　　Ｒ２　プルダウン抵抗
　　　Ｒ１０１、Ｒ１０２、Ｚ１～Ｚ６０、Ｚ１０１～Ｚ１６０　抵抗
　　　ＲＣＶ１　レシーバ回路
　　　Ｔ１～Ｔ４、ＶＣＣ、ＧＮＤ、ＴＸＤ、ＲＸＤ、ＣＡＮＨ、ＣＡＮＬ　端子
　　　ＴＭ１～ＴＭ４　出力端子
　　　ＶＲ１　第１可変抵抗部
　　　ＶＲ２　第２可変抵抗部
　　　Ｘ　車両
　　　ＺＤ１　ツェナーダイオード

Claims (5)

  1. 　１番目からｎ番目（ｎは２以上の自然数）の遅延回路と、
    　１番目からｎ番目の出力端子と、
    　を備え、
    　第１モードにおいて、入力信号が１番目からｋ番目（ｋは１以上ｎ以下の各自然数）の前記遅延回路を順番に経由してｋ番目の前記出力端子に到達するように構成され、
    　第２モードにおいて、前記入力信号がｋ番目からｎ番目の前記遅延回路を逆順に経由してｋ番目の前記出力端子に到達するように構成される、遅延信号生成回路。
  2. 　（ｍ－１）番目（ｍは２以上ｎ以下の自然数）の前記遅延回路とｍ番目の前記遅延回路とは隣り合って配置される、請求項１に記載の遅延信号生成回路。
  3. 　第１電圧が印加されるように構成される第１端子と、
    　第２端子と、
    　第３端子と、
    　前記第１電圧より低い第２電圧が印加されるように構成される第４端子と、
    　前記第１端子と前記第２端子との間に設けられ、抵抗値を可変するように構成される第１可変抵抗部と、
    　前記第３端子と前記第４端子との間に設けられ、抵抗値を可変するように構成される第２可変抵抗部と、
    　送信データに基づき前記第１可変抵抗部及び前記第２可変抵抗部の各抵抗値を制御するように構成される制御部と、
    　を備え、
    　前記第１可変抵抗部及び前記第２可変抵抗部はそれぞれ、抵抗とスイッチの直列回路を複数並列接続した並列回路を含み、
    　前記制御部は、請求項１または請求項２に記載の遅延信号生成回路を含む、送信回路。
  4. 　請求項３に記載の送信回路と、
    　前記送信回路に前記送信データを送るコンピュータと、を備える、電子制御ユニット。
  5. 　通信バスと、
    　前記通信バスに接続される複数の請求項４に記載の電子制御ユニットと、
    　を備える、車両。
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* Cited by examiner, † Cited by third party
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JPS61195453A (ja) * 1985-02-22 1986-08-29 ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 車両に対するデータ処理装置の作動方法およびデータ処理装置
JPH01177221A (ja) * 1988-01-07 1989-07-13 Seiko Epson Corp 直並列変換器
JP2021013143A (ja) * 2019-07-09 2021-02-04 ローム株式会社 差動信号送信回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61195453A (ja) * 1985-02-22 1986-08-29 ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 車両に対するデータ処理装置の作動方法およびデータ処理装置
JPH01177221A (ja) * 1988-01-07 1989-07-13 Seiko Epson Corp 直並列変換器
JP2021013143A (ja) * 2019-07-09 2021-02-04 ローム株式会社 差動信号送信回路

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