JP2010243484A - 試験装置およびドライバ回路 - Google Patents
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Abstract
【課題】出力信号内の高周波成分の減衰を防ぐ。
【解決手段】被試験デバイスを試験する試験装置であって、予め定められた入力パターンに応じた出力信号を生成して被試験デバイスに供給するドライバ回路と、被試験デバイスが出力する応答信号を測定して、被試験デバイスの良否を判定する測定部とを備え、ドライバ回路は、入力パターンを受け取る入力端子と、入力パターンの論理値に応じて動作して、出力信号を生成するスイッチ部と、入力端子およびスイッチ部の間に設けられ、入力パターンの予め定められた高域成分に応じた強調成分を生成し、スイッチ部に与えられる電圧に強調成分を重畳する強調成分生成部を有する試験装置を提供する。
【選択図】図1
【解決手段】被試験デバイスを試験する試験装置であって、予め定められた入力パターンに応じた出力信号を生成して被試験デバイスに供給するドライバ回路と、被試験デバイスが出力する応答信号を測定して、被試験デバイスの良否を判定する測定部とを備え、ドライバ回路は、入力パターンを受け取る入力端子と、入力パターンの論理値に応じて動作して、出力信号を生成するスイッチ部と、入力端子およびスイッチ部の間に設けられ、入力パターンの予め定められた高域成分に応じた強調成分を生成し、スイッチ部に与えられる電圧に強調成分を重畳する強調成分生成部を有する試験装置を提供する。
【選択図】図1
Description
本発明は、試験装置およびドライバ回路に関する。
半導体試験装置は、予め定められた入力パターンに基づいて生成した試験用出力信号を被試験デバイスに出力する。半導体試験装置は、トランジスタまたはアナログスイッチ等で出力電圧をスイッチングすることにより、入力パターンに応じて出力信号の電圧を切り替える。例えば、特許文献1に関連技術が記載されている。
(特許文献1)再表2007−049674号公報
(特許文献1)再表2007−049674号公報
半導体試験装置は、伝送線路を介して被試験デバイスと接続される。半導体試験装置が出力する信号は、伝送線路が有するインピーダンス等の影響により、高周波成分が減衰する。その結果、出力信号の立ち上がり波形もしくは立ち下がり波形がなまるという問題が生じる。
上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、予め定められた入力パターンに応じた出力信号を生成して被試験デバイスに供給するドライバ回路と、被試験デバイスが出力する応答信号を測定して、被試験デバイスの良否を判定する測定部とを備え、ドライバ回路は、入力パターンを受け取る入力端子と、入力パターンの論理値に応じて動作して、出力信号を生成するスイッチ部と、入力端子およびスイッチ部の間に設けられ、入力パターンの予め定められた高域成分に応じた強調成分を生成し、スイッチ部に与えられる電圧に強調成分を重畳する強調成分生成部を有する試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る試験装置100の構成を示す。試験装置100は、半導体回路等を含む被試験デバイス500を試験する。試験装置100は、伝送線路400により被試験デバイス500と接続されてよい。
試験装置100は、ドライバ回路200、ドライバ回路210、測定部300、および、出力抵抗350を備える。ドライバ回路200およびドライバ回路210は、同等の構成を有してよい。ドライバ回路200およびドライバ回路210は、予め定められた入力パターンPATおよび入力パターンXPATに応じた出力信号を生成して被試験デバイス500に供給する。測定部300は、出力抵抗350と伝送線路400との間の線路に接続される。測定部300は、被試験デバイス500が出力する応答信号を測定して、被試験デバイス500の良否を判定する。
試験装置100は、入力パターンPATおよび入力パターンXPATに応じて、ドライバ回路200またはドライバ回路210のいずれかが出力する出力信号を被試験デバイス500に出力する。例えば、試験装置100は、入力パターンPATの論理値が1の場合に、ドライバ回路200が出力する出力信号を被試験デバイス500に出力してよい。また、入力パターンXPATの論理値が1の場合に、ドライバ回路210が出力する出力信号を被試験デバイス500に出力してよい。
ドライバ回路200に入力される入力パターンPATと、ドライバ回路210に入力される入力パターンXPATとは、互いに論理値が反転した入力パターンである。例えば、PATの論理値が1の場合に、XPATの論理値は0であってよく、PATの論理値が0の場合に、XPATの論理値は1であってよい。
ドライバ回路200は、入力パターンPATを受け取る入力端子22と、入力パターンPATの論理値に応じて動作して、出力信号を生成するスイッチ部24とを有する。スイッチ部24は、ソース端子に予め定められた基準電圧VHsetが与えられ、ドレイン端子から出力信号を出力し、ゲート端子に入力パターンが与えられるトランジスタ30を有する。例えば、トランジスタ30は、ソース端子に与えられる予め定められた基準電圧VHsetに応じた出力信号をドレイン端子から出力するか否かを、ゲート端子に与えられる入力パターンPATに応じて切り替えてよい。ドライバ回路200は、出力端子23を介して出力信号を出力してよい。
同様に、ドライバ回路210は、入力パターンXPATを受け取る入力端子122と、入力パターンXPATの論理値に応じて動作して、出力信号を生成するスイッチ部124とを有する。スイッチ部124は、ソース端子に予め定められた基準電圧VLsetが与えられ、ドレイン端子から出力信号を出力し、ゲート端子に入力パターンが与えられるトランジスタ130を有する。トランジスタ130は、ソース端子に与えられる予め定められた基準電圧VLsetに応じた出力信号をドレイン端子から出力するか否かを、ゲート端子に与えられる入力パターンXPATに応じて切り替えてよい。ドライバ回路210は、出力端子123を介して出力信号を出力してよい。
入力パターンPATの論理値が1の場合には、トランジスタ30のゲート端子には、ソース端子とドレイン端子との間を導通状態(オン状態)にする、ゲート端子およびソース端子間の閾値電圧以上の電圧が印加される。その結果、トランジスタ30のソース端子とドレイン端子との間が導通して、ドレイン端子からは基準電圧VHsetに略等しい電圧が出力される。
入力パターンPATの論理値が0の場合には、トランジスタ30のゲート端子には、ソース端子とドレイン端子との間を導通させるゲート端子およびソース端子間の閾値電圧未満の電圧が印加される。その結果、トランジスタ30のソース端子とドレイン端子との間は導通しないので、トランジスタ30の出力インピーダンスは高インピーダンス状態になる。
同様に、入力パターンXPATの論理値が1の場合には、トランジスタ130のドレイン端子からは基準電圧VLsetに略等しい電圧が出力される。入力パターンXPATの論理値が0の場合には、トランジスタ130の出力インピーダンスは高インピーダンス状態になる。
入力パターンPATおよび入力パターンXPATの論理値は、互いに反転している。試験装置100は、入力パターンPATおよび入力パターンXPATに応じて、電圧が基準電圧VHsetまたは基準電圧VLsetに切り替わる出力信号を、被試験デバイス500に出力する。
被試験デバイス500は、伝送線路400を介して出力信号を受信する。伝送線路400が有するインピーダンスにより、出力信号波形には、なまりが生じる場合がある。波形のなまりを補正するには、試験装置100は、あらかじめ高域周波数成分を強調した出力信号を生成すればよい。
例えば、試験装置100は、出力抵抗350と並列または直列に、RC回路を付加することにより、高域周波数成分を強調する高域強調回路を実現することができる。しかし、RC回路のインピーダンスは周波数により変化するので、出力抵抗350と並列または直列にRC回路を付加すると、試験装置100の出力インピーダンスが変動する。その結果、試験装置100は、伝送線路400との間でインピーダンス整合をとれない場合が生じる。試験装置100が、伝送線路400との間でインピーダンス整合をとれない場合には、伝送線路400の試験装置100側の端部等において反射が生じることにより、波形に歪みが生じるという問題がある。
そこで、本実施形態において、ドライバ回路200は、強調成分生成部26をさらに有する。強調成分生成部26は、入力端子22およびスイッチ部24の間に設けられる。強調成分生成部26は、入力パターンPATの予め定められた高域成分に応じた強調成分を生成し、スイッチ部24に与えられる電圧に強調成分を重畳する。強調成分生成部26は、トランジスタ30のゲート端子に与えられる入力パターンPATに強調成分を重畳する。
ドライバ回路200は、伝送線路400で減衰しやすい高域成分の電圧を高くすることにより、出力波形になまりが生じることを防ぐことができる。また、強調成分生成部26は、出力抵抗350と並列または直列に接続されない構成で設けられるので、伝送線路400とのインピーダンス整合を確保することができる。
同様に、ドライバ回路210は、強調成分生成部126をさらに有する。強調成分生成部126は、入力端子122およびスイッチ部124の間に設けられる。強調成分生成部126は、入力パターンXPATの予め定められた高域成分に応じた強調成分を生成し、スイッチ部124に与えられる電圧に強調成分を重畳する。強調成分生成部126は、トランジスタ130のゲート端子に与えられる入力パターンXPATに強調成分を重畳する。
入力パターンPATの立ち上がりタイミングにおいて、入力パターンPATは高域周波数成分の信号を含む。そこで、強調成分生成部26は、入力パターンPATの立ち上がり変化タイミングからの経過時間に応じて、異なる電圧を有する強調成分を生成してよい。例えば、強調成分生成部26は、入力パターンPATの立ち上がりタイミングにおいて、最も大きな電圧を有する強調成分を生成してよい。また、強調成分生成部26は、入力パターンPATの立ち上がりタイミングから所定時間の経過後は、強調成分の電圧を0Vにしてもよい。強調成分生成部26は、RC回路を有してよい。
トランジスタ30は、MOSFETトランジスタであってよい。MOSFETトランジスタは、ソース端子とドレイン端子との間にオン抵抗を有する。オン抵抗とは、MOSFETトランジスタのソース端子およびドレイン端子の間が導通している間の、ソース端子およびドレイン端子間の抵抗である。MOSFETトランジスタのオン抵抗は、Ron=A/(Vgs−Vth)×Lg/Wgで表される。ここで、Aは定数、Vgsはゲート端子およびソース端子間の電圧、Vthはソース端子とドレイン端子との間を導通させるゲート端子およびソース端子間の閾値電圧、Lgはゲート長、Wgはゲート幅である。
オン抵抗Ronは、Vgsの関数である。従って、ドライバ回路200は、トランジスタ30のソース端子に基準電圧VHsetが印加されている状態で、トランジスタ30のゲート端子に与える電圧を変化させることにより、オン抵抗を制御することができる。例えば、ドライバ回路200は、入力パターンPATに強調成分生成部26が生成する強調成分を重畳して、スイッチ部24のゲート端子およびソース端子間の電圧を大きくすることにより、スイッチ部24のオン抵抗を小さくすることができる。
トランジスタ30のソース端子に基準電圧VHsetが印加されている状態で、トランジスタ30のオン抵抗が小さくなると、ドレイン端子から出力される電圧が大きくなる。従って、本実施形態の構成によれば、ドライバ回路200は、出力信号の予め定められたタイミングにおける電圧を、基準電圧VHset以上の電圧にすることができる。同様に、ドライバ回路210は、出力信号の予め定められたタイミングにおける電圧を、基準電圧VLset以下の電圧にすることができる。
試験装置100は、出力信号が基準電圧VHsetから基準電圧VLsetに変化するタイミング、および、基準電圧VLsetから基準電圧VHsetに変化するタイミングのいずれのタイミングにおいても、出力信号に強調成分を重畳する。その結果、被試験デバイス500は、伝送線路400を介して、波形になまりのない出力信号を受信することができる。
なお、ドライバ回路200は、入力端子22とスイッチ部24との間に入力バッファ28を有してよい。強調成分生成部26は、入力バッファ28が出力する信号の電圧に強調成分を重畳した電圧を、トランジスタ30のゲート端子に与えてよい。同様に、ドライバ回路210は、入力端子122とスイッチ部124との間に入力バッファ128を有してよい。
さらに、ドライバ回路200は、基準電圧VHsetを受け取り、基準電圧VHsetに応じた電圧をトランジスタ30のソース端子に印加するボルテージフォロワ回路32を有してよい。同様に、ドライバ回路210は、ボルテージフォロワ回路132を有してよい。ドライバ回路200は、ボルテージフォロワ回路32を有することにより、スイッチ部24に基準電圧VHsetおよび基準電圧VLsetを供給する電圧源の出力インピーダンスを下げることができる。従って、スイッチ部24から被試験デバイス500に供給される出力電流が大きい場合であっても、基準電圧VHsetおよび基準電圧VLsetの変動を防ぐことができる。
図2は、入力パターンPATに対応する各部の波形を示す。ドライバ回路200は、入力パターンPATの立ち上がり後の予め定められた期間において、強調成分生成部26が生成する強調成分を重畳する。たとえば、強調成分生成部26がRC回路を有する場合、ドライバ回路200は、RCの時定数に応じた期間において、強調成分を重畳してよい。入力パターンPATの立ち下がり後の予め定められた期間においては、トランジスタ30がオフ状態になるので、ドライバ回路200は、強調成分を重畳しないでもよい。同様に、強調成分生成部126は、入力パターンXPATの立ち上がり後の予め定められた期間において、強調成分を重畳した電圧を生成する。
強調成分が重畳された電圧が印加される期間においては、トランジスタ30およびトランジスタ130のオン抵抗が小さくなる。従って、入力パターンPATおよび入力パターンXPATの立ち上がりタイミング後の予め定められた期間において、試験装置100の出力インピーダンスRoutは、伝送線路400の特性インピーダンスZoよりも小さくなる。その結果、試験装置100の出力信号は、入力パターンPATの立ち上がりタイミング後の予め定められた期間において、他の期間よりも高い電圧になる。また、当該出力信号は、入力パターンXPATの立ち上がりタイミング後の予め定められた期間において、他の期間よりも低い電圧になる。
当該出力信号は、伝送線路400を伝送されることにより、重畳された強調成分が減衰する。その結果、被試験デバイス500は、なまりのない波形を受信することができる。また、試験装置100は、伝送線路400との間でインピーダンス整合を確保できるので、入力パターンPATの立ち上がり後予め定められた時間の経過後に、反射波による波形歪みが生じない。
図3は、第2の実施形態に係るドライバ回路200の構成を示す。同図において、スイッチ部24はCMOSトランジスタ34を有する。また、ドライバ回路200は、n型用ゲート電圧出力部36およびp型用ゲート電圧出力部38を有する。
n型用ゲート電圧出力部36は、入力パターンPATに応じて、CMOSトランジスタ34のn型トランジスタのゲート端子に印加する電圧を出力する。p型用ゲート電圧出力部38は、入力パターンPATに応じて、CMOSトランジスタ34のp型トランジスタのゲート端子に印加する電圧を出力する。
強調成分生成部26は、n型用ゲート電圧出力部およびp型用ゲート電圧出力部に与えられる前の入力パターンPATに、強調成分を重畳する。強調成分生成部26は、n型用ゲート電圧出力部36とスイッチ部24との間、および、p型用ゲート電圧出力部38とスイッチ部24との間において、入力パターンPATに強調成分を重畳してもよい。
n型用ゲート電圧出力部36は、強調成分が重畳された期間において、強調成分が重畳されていない期間における電圧よりも高い電圧を、CMOSトランジスタ34のn型トランジスタのゲート端子に印加する。これに対して、p型用ゲート電圧出力部38は、強調成分が重畳された期間において、強調成分が重畳されていない期間における電圧よりも低い電圧を、CMOSトランジスタ34のp型トランジスタのゲート端子に印加する。
従って、CMOSトランジスタ34のn型トランジスタおよびp型トランジスタのオン抵抗は、強調成分が重畳された期間において、強調成分が重畳されていない期間におけるオン抵抗よりも小さくなる。その結果、ドライバ回路200は、出力信号の予め定められた期間における電圧を高めることができる。例えば、入力パターンPATの立ち上がりタイミングにおいて、CMOSトランジスタ34のゲート端子に強調成分が重畳された電圧が印加されれば、被試験デバイス500は、伝送線路400を介してなまりのない波形を受信することができる。
図4は、第3の実施形態に係るドライバ回路200の構成を示す。本実施形態において、強調成分生成部26は、トランジスタ30のソース端子に与えられる基準電圧VHsetに強調成分を重畳する。強調成分生成部26は、ボルテージフォロワ回路32に入力される基準電圧VHsetまたはボルテージフォロワ回路32が出力する電圧のいずれかに、強調成分を重畳してもよい。トランジスタ30は、トランジスタ30がオン状態の間、ソース端子に印加された電圧と略等しい電圧をドレイン端子から出力する。従って、トランジスタ30は、基準電圧VHsetに強調成分が重畳された出力信号を、ドレイン端子から出力することができる。
この場合において、強調成分生成部26は、トランジスタ30のソース端子およびドレイン端子間が導通するタイミングに同期するように、基準電圧VHsetに強調成分を重畳することにより、出力信号の立ち上がりタイミングから予め定められた時間内に、強調成分を重畳することができる。そこで、ドライバ回路200は、入力端子22とスイッチ部24との間に、同期用の遅延回路を有してよい。例えば、ドライバ回路は、強調成分生成部26が強調成分の生成に必要とする時間に相当する時間だけ、入力バッファ28が出力する信号を遅延した上で、トランジスタ30のゲート端子に印加してよい。なお、ドライバ回路210も同様の構成を有してよく、強調成分生成部126は、トランジスタ130のソース端子に与えられる基準電圧VLsetに強調成分を重畳してよい。
図5は、第4の実施形態に係るドライバ回路200の構成を示す。例えば、強調成分生成部26は、ボルテージフォロワ回路32とスイッチ部24のソース端子との間で、ボルテージフォロワ回路32が出力する基準電圧VHsetに、強調成分を重畳してよい。第3の実施形態と同様に、トランジスタ30は、トランジスタ30がオン状態の間、基準電圧VHsetに強調成分が重畳された出力信号を、ドレイン端子から出力することができる。
ドライバ回路210も同様の構成を有してよい。強調成分生成部126は、ボルテージフォロワ回路132とスイッチ部124のソース端子との間で、ボルテージフォロワ回路132が出力する基準電圧VLsetに、強調成分を重畳してよい。
図6は、第5の実施形態に係るドライバ回路200の構成を示す。ドライバ回路200は、入力側駆動電圧供給部40および入力側ゲート駆動部42をさらに有する。入力側駆動電圧供給部40は、トランジスタ30のソース端子に与えられる基準電圧VHsetに応じた入力側駆動電圧を生成して、入力側ゲート駆動部に供給する。入力側ゲート駆動部42は、与えられる複数の入力側駆動電圧のいずれかを入力パターンPATの論理値に応じて選択して、トランジスタ30のゲート端子に与える。強調成分生成部26は、入力側ゲート駆動部42が出力する電圧に、強調成分を重畳する。同様に、ドライバ回路210も、入力側駆動電圧供給部および入力側ゲート駆動部を有してよい。
具体的には、入力側駆動電圧供給部40は、基準電圧VHsetに第1の所定電圧を重畳した第1入力側駆動電圧、および、基準電圧VHsetに第2の所定電圧を重畳した第2入力側駆動電圧を生成する。第1の所定電圧は、トランジスタ30のソース端子とドレイン端子とを導通させる、ゲート端子およびソース端子の間の閾値電圧以上の電圧であってよい。第2の所定電圧は、0V以上であってよい。第1の所定電圧および第2の所定電圧は、可変電圧であってよい。
入力側駆動電圧供給部40は、基準電圧VHsetに基づいて入力側駆動電圧を生成する。従って、入力側駆動電圧供給部40は、基準電圧VHsetに追随して、入力側駆動電圧を変更することができる。その結果、ドライバ回路200は、トランジスタ30のソース端子とゲート端子との間の電圧を、基準電圧VHsetによらず、一定の電圧にすることができる。
入力側ゲート駆動部42は、入力パターンPATの論理値に応じて、第1入力側駆動電圧または第2入力側駆動電圧のいずれかを選択する。例えば、入力側ゲート駆動部42は、入力パターンPATの論理値が1の場合には、第1入力側駆動電圧を選択して、トランジスタ30のゲート端子に与えてよい。入力側ゲート駆動部42は、入力パターンPATの論理値が0の場合には、第2入力側駆動電圧を選択して、トランジスタ30のゲート端子に与えてよい。強調成分生成部26は、入力側ゲート駆動部42が出力する電圧に、強調成分を重畳する。
なお、強調成分生成部26は、入力側ゲート駆動部42が第1入力側駆動電圧を選択した場合に、入力側駆動電圧に強調成分を重畳すると共に、入力側ゲート駆動部42が第2入力側駆動電圧を選択した場合には、強調成分を重畳しないでもよい。強調成分生成部26は、第2入力側駆動電圧が選択された場合に強調成分を重畳しないことにより、トランジスタ30のゲート端子に与える電圧を、ゲート端子およびソース端子間の閾値電圧に対して十分に低い電圧にすることができる。
図7は、第6の実施形態に係るドライバ回路200の構成を示す。強調成分生成部26は、入力側駆動電圧供給部40が出力する入力側駆動電圧に強調成分を重畳する。例えば、強調成分生成部26は、第1入力側駆動電圧に強調成分を重畳してよい。第1入力側駆動電圧に重畳されると、入力側ゲート駆動部42は、入力パターンPATの論理値が1の場合に、強調成分が重畳された電圧をトランジスタ30のゲート端子に与える。その結果、ドライバ回路200は、入力パターンPATの論理値が1に変化するタイミングで、出力信号の電圧を上昇させることができる。同様に、ドライバ回路210においても、強調成分生成部126は、入力側駆動電圧供給部が出力する入力側駆動電圧に強調成分を重畳してよい。
図8は、第7の実施形態に係るドライバ回路200の構成を示す。スイッチ部24は、基準電圧が印加される電圧入力端子46と、出力信号を出力する出力端子48との間に、縦続接続された複数のトランジスタを有する。複数のトランジスタのうち、電圧入力端子46に最も近いトランジスタ30は、ソース端子および基板端子が電圧入力端子46に接続される。出力端子48に最も近いトランジスタ44は、ソース端子および基板端子が出力端子48に接続される。同様に、ドライバ回路210においても、スイッチ部124は、縦続接続された複数のトランジスタを有してよい。
トランジスタ30は、ソース端子が電圧入力端子46として機能するトランジスタであってよい。また、トランジスタ44は、ソース端子が出力端子48として機能するトランジスタであってよい。スイッチ部24は、縦続接続される3個以上のトランジスタを有してよい。
MOSトランジスタにおいては、トランジスタがオフ状態の場合であっても、ソース端子からドレイン端子の方向にリーク電流が流れる。本実施形態においては、2つのトランジスタのドレイン端子同士を接続することにより、いずれか一方のトランジスタは、他方のトランジスタのリーク電流が流れることを阻止する。その結果、縦続接続された複数のトランジスタのいずれの方向にも、リーク電流がほとんど流れない。
トランジスタ30およびトランジスタ44は、n型のMOSトランジスタであってよい。n型MOSトランジスタは、同等の性能のp型MOSトランジスタに対して面積が小さく、容量が小さい。従って、スイッチ部24は、トランジスタ30およびトランジスタ44にn型MOSトランジスタを用いることにより、高速にスイッチングできる。
図9は、第8の実施形態に係るドライバ回路200の構成を示す。強調成分生成部26は、それぞれ異なる時定数が与えられ、時定数に応じた帯域の強調成分を生成する複数の強調回路を有する。本実施形態においては、一例として、強調成分生成部26は、強調回路50、強調回路52、および、強調回路54の3つの強調回路を有する。強調成分生成部26は、それぞれの強調回路が生成した強調成分を合成して、スイッチ部24に与えられる電圧に重畳する。
強調成分生成部26は、異なる時定数に応じた帯域の強調成分を合成して、スイッチ部24に与える電圧に重畳することにより、ドライバ回路200の出力信号に重畳される強調成分の時定数を可変にすることができる。従って、伝送線路400の特性に応じて、波形のなまりが異なる場合であっても、伝送線路400の特性に適した時定数を有する強調成分を出力信号に重畳することができる。その結果、ドライバ回路200は、伝送線路400の特性によらず、なまりのない波形を被試験デバイス500に出力できる。同様に、ドライバ回路210においても、強調成分生成部126は、それぞれ異なる時定数が与えられ、時定数に応じた帯域の強調成分を生成する複数の強調回路を有してよい。
図10は、第9の実施形態に係るドライバ回路200の構成を示す。強調成分生成部26は、それぞれの強調回路が出力する強調成分に予め定められた係数を乗算する複数の乗算器をさらに有する。同様に、ドライバ回路210においても、強調成分生成部126は、それぞれの強調回路が出力する強調成分に予め定められた係数を乗算する複数の乗算器を有してよい。
例えば、乗算器60は、強調回路50が出力する強調成分に、強調成分の電圧を増幅する増幅率に相当する第1の係数を乗算してよい。乗算器62は、強調回路52が出力する強調成分に、強調成分の電圧を増幅する増幅率に相当する第2の係数を乗算してよい。乗算器64は、強調回路54が出力する強調成分に、強調成分の電圧を増幅する増幅率に相当する第3の係数を乗算してよい。それぞれの係数は、同一の値であってよく、異なる値であってもよい。また、それぞれの係数は、可変であってよい。
強調成分生成部26は、それぞれの強調回路に対応する乗算器を有することにより、スイッチ部24に与える電圧に重畳する電圧の可変範囲を大きくできる。その結果、ドライバ回路200は、強調回路の数を増やすことなく、伝送線路400の特性に適した波形を出力できる。
図11は、第10の実施形態に係る試験装置100の構成を示す。上記の実施形態においては、試験装置100は複数のドライバ回路200を備える。しかし、試験装置100は、1つのドライバ回路200を備えてよい。ドライバ回路200は、スイッチ部24と出力端子23との間に接続されたプルダウン抵抗360を有してよい。
ドライバ回路200は、入力パターンPATの論理値が1の場合には、出力端子23から基準電圧VHsetを出力してよい。ドライバ回路200は、入力パターンPATの論理値が0の場合には、プルダウン抵抗360を介して、接地電位を出力してよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
22 入力端子、23 出力端子、24 スイッチ部、26 強調成分生成部、28 入力バッファ、30 トランジスタ、32 ボルテージフォロワ回路、34 CMOSトランジスタ、36 n型用ゲート電圧出力部、38 p型用ゲート電圧出力部、40 入力側駆動電圧供給部、42 入力側ゲート駆動部、44 トランジスタ、46 電圧入力端子、48 出力端子、50 強調回路、52 強調回路、54 強調回路、60 乗算器、62 乗算器、64 乗算器、100 試験装置、122 入力端子、123 出力端子、124 スイッチ部、126 強調成分生成部、128 入力バッファ、130 トランジスタ、132 ボルテージフォロワ回路、200 ドライバ回路、210 ドライバ回路、300 測定部、350 出力抵抗、360 プルダウン抵抗、400 伝送線路、500 被試験デバイス
Claims (15)
- 被試験デバイスを試験する試験装置であって、
予め定められた入力パターンに応じた出力信号を生成して前記被試験デバイスに供給するドライバ回路と、
前記被試験デバイスが出力する応答信号を測定して、前記被試験デバイスの良否を判定する測定部と
を備え、
前記ドライバ回路は、
前記入力パターンを受け取る入力端子と、
前記入力パターンの論理値に応じて動作して、前記出力信号を生成するスイッチ部と、
前記入力端子および前記スイッチ部の間に設けられ、前記入力パターンの予め定められた高域成分に応じた強調成分を生成し、前記スイッチ部に与えられる電圧に前記強調成分を重畳する強調成分生成部と
を有する試験装置。 - 前記スイッチ部は、ソース端子に予め定められた基準電圧が与えられ、ドレイン端子から前記出力信号を出力し、ゲート端子に前記入力パターンが与えられるトランジスタを有する
請求項1に記載の試験装置。 - 前記強調成分生成部は、前記トランジスタのゲート端子に与えられる前記入力パターンに前記強調成分を重畳する
請求項2に記載の試験装置。 - 前記トランジスタは、CMOSトランジスタであり、
前記ドライバ回路は、
前記入力パターンに応じて、前記CMOSトランジスタのn型トランジスタのゲート端子に印加する電圧を出力するn型用ゲート電圧出力部と、
前記入力パターンに応じて、前記CMOSトランジスタのp型トランジスタのゲート端子に印加する電圧を出力するp型用ゲート電圧出力部と
を更に有し、
前記強調成分生成部は、前記n型用ゲート電圧出力部および前記p型用ゲート電圧出力部に与えられる前の前記入力パターンに、前記強調成分を重畳する
請求項2または3に記載の試験装置。 - 前記強調成分生成部は、前記トランジスタのソース端子に与えられる前記基準電圧に前記強調成分を重畳する
請求項2に記載の試験装置。 - 前記ドライバ回路は、前記基準電圧を受け取り、前記基準電圧に応じた電圧を前記トランジスタのソース端子に印加するボルテージフォロワ回路を更に有し、
前記強調成分生成部は、前記ボルテージフォロワ回路に入力される前記基準電圧または前記ボルテージフォロワ回路が出力する電圧のいずれかに、前記強調成分を重畳する
請求項5に記載の試験装置。 - 前記ドライバ回路は、
与えられる複数の入力側駆動電圧のいずれかの入力側駆動電圧を前記入力パターンの論理値に応じて選択して、前記トランジスタのゲート端子に与える入力側ゲート駆動部と、
前記トランジスタのソース端子に与えられる前記基準電圧に応じた前記入力側駆動電圧を生成して、前記入力側ゲート駆動部に供給する入力側駆動電圧供給部と
を更に有する請求項2に記載の試験装置。 - 前記強調成分生成部は、前記入力側ゲート駆動部が出力する電圧に前記強調成分を重畳する
請求項7に記載の試験装置。 - 前記強調成分生成部は、前記入力側駆動電圧に前記強調成分を重畳する
請求項7に記載の試験装置。 - 前記スイッチ部は、前記基準電圧が印加される電圧入力端子と、前記出力信号を出力する出力端子との間に、縦続接続された複数の前記トランジスタを有する
請求項7に記載の試験装置。 - 複数の前記トランジスタは、n型のMOSトランジスタである
請求項10に記載の試験装置。 - 複数の前記トランジスタのうち、前記電圧入力端子に最も近い前記トランジスタは、ソース端子および基板端子が前記電圧入力端子に接続され、前記出力端子に最も近い前記トランジスタは、ソース端子および基板端子が前記出力端子に接続される
請求項10または11に記載の試験装置。 - 前記強調成分生成部は、それぞれ異なる時定数が与えられ、前記時定数に応じた帯域の前記強調成分を生成する複数の強調回路を有し、前記複数の強調回路のそれぞれが生成した前記強調成分を合成して、前記スイッチ部に与えられる電圧に重畳する
請求項1から12のいずれか一項に記載の試験装置。 - 前記強調成分生成部は、前記複数の強調回路のそれぞれが出力する前記強調成分に予め定められた係数を乗算する複数の乗算器を更に有する
請求項13に記載の試験装置。 - 入力パターンに応じた出力信号を生成するドライバ回路であって、
前記入力パターンを受け取る入力端子と、
前記入力パターンの論理値に応じて動作して、前記出力信号を生成するスイッチ部と、
前記入力端子および前記スイッチ部の間に設けられ、前記入力パターンの予め定められた高域成分に応じた強調成分を生成し、前記スイッチ部に与えられる電圧に前記強調成分を重畳する強調成分生成部と
を備えるドライバ回路。
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