WO2007049674A1 - ドライバ回路、試験装置及び調整方法 - Google Patents

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WO2007049674A1
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output
circuit
test
driver
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PCT/JP2006/321333
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Naoki Matsumoto
Takashi Sekino
Toshiaki Awaji
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Advantest Corporation
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31928—Formatter
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/3181—Functional testing
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    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver

Definitions

  • the present invention relates to a driver circuit, a test apparatus, and an adjustment method.
  • the present invention relates to a driver circuit, a test apparatus, and an adjustment method for supplying an output signal having a waveform corresponding to an input signal to a connection destination circuit.
  • a test apparatus such as a semiconductor device is required to have a high-speed driver circuit that supplies a test signal to a device under test as the test rate increases. It should be noted that at this time, the existence of the prior art document is recognized, so the description regarding the prior art document is omitted. Disclosure of the invention
  • test signal is attenuated or lost in the transmission line due to the long circuit length of the transmission line to the device under test. For this reason, in the test apparatus, it is difficult to cope with the high speed of the test rate only by driving the driver circuit at high speed.
  • an object of the present invention is to provide a driver circuit, a test apparatus, and an adjustment method that can solve the above-described problems.
  • This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a driver circuit that supplies a waveform output signal corresponding to an input signal to a connection destination circuit, and is driven according to the input signal.
  • the main driver and sub-driver that output signals respectively, and the sub-driver outputs
  • a driver circuit comprising: a differentiation circuit that outputs a differential signal obtained by differentiating a driving signal to be applied; and an adder that outputs an output signal obtained by adding the differential signal to the drive signal output from the main driver.
  • a delay circuit for delaying an input signal input to the main driver for matching the phases of the drive signal and the differential signal may be further provided.
  • the sub driver may consume less power than the main driver.
  • the adder is a multiplier for correcting the amplitude of the differential signal by multiplying the differential signal by a predetermined correction value, and an output signal obtained by adding the differential signal corrected by the multiplier to the drive signal output from the main driver. May be included.
  • the adder has an output impedance that is substantially the same as the adder that adds the differential signal to the drive signal output from the main driver and the characteristic impedance of the transmission line that is transmitted to the circuit to which the connection is made. And an amplifier that outputs an output signal obtained by amplifying the output signal.
  • the driver circuit supplies an output signal having a waveform corresponding to an input signal to a connection destination circuit, and the input signal is data to be supplied to the connection destination circuit.
  • a main driver that outputs the drive signal, a plurality of sub-circuits that are provided corresponding to the respective bit signals and that output a differential signal obtained by differentiating the bit signal, and a plurality of drive signals that are output from the main driver.
  • a summing unit that outputs an output signal obtained by adding a plurality of differential signals output from the differential circuit
  • the adding unit is provided corresponding to each bit signal, and a plurality of multipliers that correct the amplitude of the differential signal by multiplying the differential signal by a correction value determined in advance according to the bit position, And an adder that outputs an output signal obtained by adding a plurality of differential signals corrected by a plurality of multipliers to the drive signal output from the main driver.
  • a driver circuit that supplies an output signal having a waveform corresponding to an input signal to a connection destination circuit, the main circuit outputting a drive signal corresponding to the input signal.
  • the driver has a different time constant and outputs a plurality of differentiating signals obtained by differentiating the input signals, and the driving signal output by the main driver outputs a plurality of differentiating circuits output by the differentiating circuits.
  • a driver circuit including an adder that outputs an output signal obtained by adding signals.
  • the adder is provided corresponding to each differentiation circuit, and the amplitude of the differentiation signal is obtained by multiplying the minute signal output from the differentiation circuit by a correction value predetermined according to the differentiation circuit. And a multiplier for outputting an output signal obtained by adding a plurality of differential signals corrected by the plurality of multipliers to a drive signal output from the main driver.
  • a test apparatus for testing a device under test a test signal generation unit for generating a test signal to be supplied to the device under test, and supplying the test signal to the device under test
  • a driver circuit that determines whether the device under test is good or bad based on an output signal that the device under test outputs in response to the test signal, and the driver circuit provides a drive signal corresponding to the test signal, respectively.
  • the differential circuit Depending on the test signal obtained by adding the differential signal to the drive signal output from the main driver and sub-driver, the differential circuit outputting the differential signal obtained by differentiating the drive signal output from the sub-driver, and the drive signal output from the main driver.
  • a test apparatus having an adder for supplying a signal having a waveform to the device under test is provided.
  • a test apparatus for testing a device under test a test signal generation unit for generating a test signal to be supplied to the device under test, and supplying the test signal to the device under test And a determination unit that determines the quality of the device under test based on the output signal output from the device under test according to the test signal.
  • the test signal is included in the data to be supplied to the device under test.
  • the driver circuit converts each of the plurality of bit signals into a signal having a predetermined amplitude in accordance with the bit position, and the converted plurality of bit signals.
  • a main driver that outputs a drive signal summing all the bit signals of the signal and a plurality of differential circuits that are provided corresponding to the respective bit signals and output differential signals obtained by differentiating the bit signals. If, on the driving signal main driver outputs, by adding a plurality of differential signals in which a plurality of differentiating circuit outputs There is provided a test apparatus having an adder for outputting an output signal.
  • the test apparatus is a test apparatus for testing a device under test, and generates a test signal to be supplied to the device under test, and supplies the test signal to the device under test.
  • a driver circuit that determines whether the device under test is good or bad based on an output signal that the device under test outputs in response to the test signal, and the driver circuit outputs a drive signal according to the test signal.
  • the main driver a plurality of differentiating circuits having different time constants and outputting a plurality of differentiating signals obtained by differentiating the test signals, and a plurality of differentiating circuits outputting the driving signals output from the main driver.
  • the adder is provided corresponding to each differentiation circuit, and the amplitude of the differentiation signal is obtained by multiplying the minute signal output from the differentiation circuit by a correction value predetermined according to the differentiation circuit.
  • the acquisition unit that acquires the end force output signal that connects the connection destination circuit in the transmission line that transmits the output signal to the connection destination circuit, and the acquisition unit acquires A comparison unit that compares the output signal and the expected value of the output signal to be supplied to the connection destination circuit according to the input signal, and an adjustment unit that adjusts a plurality of correction values based on the comparison result of the comparison unit And an adjustment unit
  • Each of the multiple correction values has a large time constant of the corresponding differentiating circuit!
  • a selection unit that selects the correction values in order from the correction value and a time constant of the differentiating circuit corresponding to the correction value to be adjusted.
  • the timing setting unit that acquires the output signal at a timing when a longer time has passed after the input signal is changed, and the value of the output signal at the timing is based on the comparison result by the comparison unit.
  • an adjustment processing unit that adjusts the correction value so as to substantially match the expected value of the output signal to be supplied to the connection destination circuit according to the input signal.
  • the driver circuit in the driver circuit adjustment method for supplying an output signal having a waveform corresponding to an input signal to a connection destination circuit, the driver circuit outputs a drive signal corresponding to the input signal.
  • the main driver has different time constants and the input signal
  • a plurality of differentiating circuits that output a plurality of differentiated differential signals and a driving signal output by the main driver are determined in advance according to the differentiating circuits for the plurality of differentiating signals output by the plurality of differentiating circuits.
  • an addition unit that outputs an output signal obtained by adding the signal multiplied by the correction value, and the adjustment method connects a connection destination circuit in a transmission line that transmits the output signal to the connection destination circuit.
  • An acquisition stage for acquiring an output signal from the end, a comparison stage for comparing the output signal acquired by the acquisition stage with an expected value of an output signal to be supplied to a connection destination circuit according to the input signal, and a plurality of stages
  • Each of the correction values has a large time constant of the corresponding differentiation circuit !, a selection stage in which the correction value is selected in order from the correction value, and an input signal when the time constant of the differentiation circuit corresponding to the correction value to be adjusted is larger
  • the output signal value at the timing is supplied to the connected circuit according to the input signal, based on the timing setting stage in which the output signal is acquired at the acquisition stage at a timing when a longer time elapses and the comparison result in the comparison stage.
  • an adjustment method comprising an adjustment processing step for adjusting a correction value so as to substantially match an expected value of an output signal to be performed.
  • FIG. 1 shows a configuration of a test apparatus 10 according to the first embodiment.
  • FIG. 2 shows the drive signal output from the main driver 22, the differential signal output from the differentiating circuit 24, the output signal output from the adding unit 25, and the end of the transmission line 200 on the DUT 100 side. The output signal is shown.
  • FIG. 3 shows a configuration example of the adding unit 25.
  • FIG. 4 shows a configuration of a test apparatus 40 according to the second embodiment.
  • FIG. 5 shows the drive signal (point a), the input value of the differentiation circuit 53 (point b), and the input value of the differentiation circuit 54 (point c) with respect to the logical values of the DRE signal and the PAT signal.
  • Figure 6 shows the waveform (point d) obtained by multiplying the differential signal output from the differentiation circuit 53 by the correction value for the drive signal waveform (point a), and the correction value for the differential signal output from the differentiation circuit 54.
  • the waveform (point e) multiplied by, and the waveform of the output signal output from the adder 33 (point f) are shown.
  • FIG. 7 shows a configuration of a test apparatus 70 according to the third embodiment.
  • FIG. 8 shows a configuration of a test apparatus 80 according to a modification of the third embodiment.
  • FIG. 9 shows a specific configuration of the adjustment unit 83.
  • FIG. 10 shows a flow of adjustment processing by a test apparatus 80 according to a modification of the third embodiment.
  • FIG. 1 shows a configuration of a test apparatus 10 according to the first embodiment.
  • the test apparatus 10 according to the present embodiment supplies an output signal to the device under test 100 (hereinafter referred to as DUT 100) via the transmission line 200, and a signal output from the DUT 100 in response to the supply of the output signal. From this point, the DUT100 is tested.
  • the DUT 100 may be an electric circuit or the like to which an output signal is supplied through the transmission line 200.
  • the test apparatus 10 includes a test signal generation unit 11, a driver circuit 12, a level comparator 13, and a determination unit 14.
  • the test signal generation unit 11 generates a test signal to be supplied to the DUT 100.
  • the driver circuit 12 receives the test signal generated by the test signal generation unit 11 as an input signal, and supplies an output signal having a waveform corresponding to the input signal to the DUT 100 via the transmission line 200.
  • the driver circuit 12 has a drive capability sufficient for driving the DUT 100.
  • the level comparator 13 receives the signal output from the DUT 100 via the transmission line 200 and determines the logical level of the signal.
  • the determination unit 14 compares the result of the logical level determination by the level comparator 13 with the expected value generated by the test signal generation unit 11, and determines the quality of the DUT 100.
  • the driver circuit 12 includes a delay circuit 21, a main driver 22, a sub driver 23, a differential circuit 24, and an adder 25.
  • the delay circuit 21 receives the input signal output from the test signal generation unit 11, and the input signal that matches the phases of the drive signal output from the main driver 22 and the differential signal output from the differentiating circuit 24. Delay. Specifically, the delay circuit 21 has a differential circuit. The input signal is delayed by the delay time of path 24.
  • the main driver 22 receives the input signal delayed by the delay circuit 21 and outputs a drive signal corresponding to the input signal. Specifically, the main driver 22 outputs a drive signal having the same waveform as the input signal or a drive signal having a waveform specified by the input signal.
  • the sub-driver 23 receives the input signal output from the test signal generator 11 and outputs a drive signal corresponding to the input signal.
  • the sub driver 23 is a circuit simulating the main driver 22, has a frequency characteristic equivalent to that of the main driver 22, and preferably consumes less power than the main driver 22.
  • the differentiating circuit 24 receives the drive signal output from the sub-driver 23 and outputs a differential signal obtained by differentiating the drive signal.
  • the adder 25 outputs an output signal obtained by adding the differential signal output from the differentiating circuit 24 to the drive signal output from the main driver 22.
  • the output signal output from the adder 25 is supplied to the DUT 100 via the transmission line 200.
  • FIG. 2 shows a drive signal output from the main driver 22, a minute signal output from the differentiation circuit 24, an output signal output from the adder 25, and an end of the DUT 100 of the transmission line 200. The output signal is shown.
  • the drive signal (FIG. 2A) output from the main driver 22 is supplied to the adder 25.
  • the differential signal (FIG. 2 (B)) is a signal obtained by extracting the edge component of the driving signal force and is supplied to the adding unit 25.
  • the output signal (Fig. 2 (C)) is a waveform obtained by adding the drive signal and the differential signal, that is, a waveform in which the edge portion of the drive signal is emphasized.
  • the output signal is supplied to the DUT 100 after the high-frequency component is lost by the transmission line 200 as shown by the dotted line in FIG.
  • the driver circuit 12 supplies an output signal that emphasizes the edge portion of the drive signal, and compensates for the loss in the transmission line 200. Therefore, the driver circuit 12 can apply an output signal having the same waveform as the drive signal to the DUT 100 also with the end force of the transmission line 200 (solid line in FIG. 2 (D)).
  • the driver circuit 12 compensates for the deterioration of the high-frequency component caused by the transmission line 200.
  • the drive signal is emphasized by the differentiation circuit 24 in advance.
  • the driver circuit 12 the signal waveform at the output end of the main driver 22 can be reproduced at the connection destination circuit end, and an appropriate signal can be supplied to the connection destination circuit. Therefore, according to the test apparatus 10 according to the present embodiment, the DUT 100 can be appropriately tested. Further, since the driver circuit 12 emphasizes the drive signal by the differential signal, it is possible to compensate for the loss caused by the time constant longer than the cycle of the test signal.
  • FIG. 3 shows a configuration example of the adding unit 25.
  • the adder 25 may include a multiplier 31, a correction value register 32, an adder 33, and an amplifier 34.
  • the multiplier 31 corrects the amplitude of the differential signal by multiplying the differential signal output from the differentiating circuit 24 by a predetermined correction value.
  • the test apparatus 10 can add an appropriate differential signal according to the characteristics of the transmission line 200 to the drive signal by correcting the amplitude of the differential signal by the multiplier 31.
  • the correction value register 32 stores the correction value multiplied by the multiplier 31.
  • the adder 33 outputs an output signal obtained by adding the differential signal whose amplitude is corrected by the correction value register 32 to the drive signal output from the main driver 22.
  • the amplifier 34 outputs an output signal obtained by amplifying the signal output from the adder 33.
  • the amplifier 34 has an output impedance substantially the same as the characteristic impedance of the transmission line 200 transmitted to the DUT 100. Therefore, the adder 25 and the transmission line 200 are impedance matched, and the output signal can be supplied to the DUT 100 with the least transmission loss.
  • FIG. 4 shows a configuration of the test apparatus 40 according to the second embodiment.
  • the test apparatus 40 according to the present embodiment supplies a multilevel output signal to the DUT 100 via the transmission line 200. Then, the test apparatus 40 tests the DUT 100 by determining a signal output from the DUT 100 in response to the supply of the output signal.
  • members denoted by the same reference numerals as those of the test apparatus 10 according to the first embodiment have substantially the same functions and configurations as those of the test apparatus 10 according to the first embodiment. Is omitted.
  • the test apparatus 40 includes a test signal generation unit 41, a second driver circuit 42, a level comparator 13, and a determination unit 14.
  • the test signal generator 41 generates a test signal to be supplied to the DUT 100.
  • test The test signal generated by the signal generation unit 41 includes a plurality of bit signals each indicating a logical value for each bit included in data to be supplied to the DUT 100.
  • the test signal generator 41 generates test signals (DRE signal, PAT signal) that specify three values: VL (minimum level), VH (intermediate level), and VT (maximum level). More specifically, VT is specified when the DRE signal is L logic, VL is specified when the DRE signal is H logic and PAT signal power logic, the DRE signal is H logic and the PAT signal is H logic. Sometimes a test signal specifying VH is generated.
  • the second driver circuit 42 receives the test signal generated by the test signal generation unit 41 as an input signal, and supplies an output signal having a waveform specified by the input signal to the DUT 100 via the transmission line 200. .
  • the second driver circuit 42 has a drive capability sufficient for driving the DUT 100.
  • the second driver circuit 42 includes a main driver 51, a logic circuit 52, a plurality of differentiating circuits 53 and 54, and an adder 55.
  • the main driver 51 receives the test signal from the test signal generation unit 41, converts each of the plurality of bit signals into a signal having a predetermined amplitude according to the bit position, and converts the plurality of bits after the conversion. A drive signal summing up the signals is output. As an example, the main driver 51 converts the drive signal to a ternary level (VL, VH, VT) determined according to the logical value of the bit signal included in the DRE signal and the PAT signal.
  • VL, VH, VT ternary level
  • the differentiating circuit 53 and the differentiating circuit 54 are provided corresponding to a plurality of bit signals, respectively, and output differential signals obtained by differentiating the bit signals.
  • the differentiation circuit 53 differentiates the signal output from the logic circuit 52 that detects whether the driving signal is VL or not, thereby obtaining a bit signal indicating the logical value of the bit position of the first bit. Output the differentiated differential signal.
  • the differentiating circuit 54 differentiates the DRE signal generated by the test signal generation unit 41 to output a differential signal obtained by differentiating the bit signal indicating the logical value of the bit position of the second bit.
  • the adder 55 outputs an output signal obtained by adding the differential signals output from the differentiating circuits 53 and 54 to the drive signal output from the main driver 51.
  • the adder 55 includes multipliers 61 and 62 provided corresponding to the differentiating circuits 53 and 54, respectively.
  • the correction value registers 63 and 64 provided corresponding to the multipliers 61 and 62, the adder 33, and the amplifier 34 may be included.
  • the multipliers 61 and 62 correct the amplitude of the differential signal by multiplying the differential signal output from the corresponding differentiating circuits 53 and 54 by a correction value determined in advance according to the bit position.
  • the correction value registers 63 and 64 store correction values to be multiplied by the corresponding multipliers 61 and 62.
  • the adder 33 outputs an output signal obtained by adding a plurality of differential signals corrected by the plurality of multipliers 61 and 62 to the drive signal output from the main driver 51.
  • a delay circuit may be provided before the main driver 51 or before the plurality of differentiating circuits 53 and 54, and the phases to the adder 33 may be matched.
  • Fig. 5 shows the drive signal (point a) output from the main driver 51 for the DRE signal and PAT signal, the input value of the differentiation circuit 53 (point b), and the input value of the differentiation circuit 54 (point c). Indicates.
  • the drive signal output from the main driver 51 is VT when the DRE signal power is logic, VL when the DRE signal is H logic and the PAT signal is L logic, and the DRE signal is H logic and PAT. VH when the signal is H logic.
  • Differentiating circuit 53 receives L logic when DRE signal is H logic and PAT signal is L logic, and H logic is input regardless of PAT signal at DRE signal power logic, rising and falling (point b) .
  • the differentiation circuit 54 is inputted with L logic when the drive signal is VT and H logic when the drive signal is VL and VH).
  • FIG. 6 shows, as an example, a waveform (point d) obtained by multiplying the differential signal output from the differentiation circuit 53 by the correction value for the drive signal waveform (point a) output from the main driver 51.
  • the waveform (point e) obtained by multiplying the differential signal output from the differentiation circuit 54 by the correction value, and the waveform (point f) of the output signal output from the adder 33 are shown.
  • the differential signal output from the differential circuit 53 changes in level when the drive signal also changes to VH force or changes to VH (point d).
  • the level of the differential signal output from the differential circuit 53 changes when the drive signal changes from VT to VT (point e).
  • the amplitude of the differential signal is made to correspond to the drive signal by providing the correction value registers 63 and 64 with amplitude information. Therefore, the output signal has an edge portion 1S of the drive signal that has a waveform emphasized with an amplitude corresponding to the level change amount (point f).
  • the edge component of the drive signal is emphasized. Therefore, the signal waveform of the output end of the main driver 51 is reproduced at the connection destination circuit end, and the connection destination circuit is connected. Appropriate signals can be supplied.
  • FIG. 7 shows a configuration of a test apparatus 70 according to the third embodiment.
  • the test apparatus 70 according to the present embodiment supplies an output signal to the DUT 100 via the transmission line 200, and determines the signal output from the DUT 100 according to the supply of the output signal, thereby testing the DUT 100. To experiment.
  • the test apparatus 70 can test by supplying an appropriate signal to the circuit end of the connection destination.
  • members denoted by the same reference numerals as those of the test apparatus 10 according to the first embodiment have substantially the same functions and configurations as those of the test apparatus 10 according to the first embodiment. Omitted.
  • the test apparatus 70 includes a test signal generation unit 11, a level comparator 13, a determination unit 14, and a third driver circuit 71.
  • the third driver circuit 71 receives the test signal generated by the test signal generation unit 11 as an input signal, and supplies an output signal having a waveform corresponding to the input signal to the DUT 100 via the transmission line 200.
  • the third driver circuit 71 has a drive capability sufficient for driving the DUT 100.
  • the third driver circuit 71 includes the main driver 22, a plurality of differentiating circuits 72 (72—1, 72—2,..., 72—n (n is an integer of 2 or more ;;)), and addition Part 73.
  • the main driver 22 receives the input signal output from the test signal generator 11, and outputs a drive signal having a waveform corresponding to the input signal.
  • the plurality of differentiating circuits 72 are input with the input signal output from the test signal generating unit 11 and output a plurality of minute signals obtained by differentiating the input signals.
  • the differentiating circuits 72 have different time constants.
  • the adder 73 outputs an output signal obtained by adding the differential signal to the drive signal output from the main driver 22.
  • the adder 73 is provided with a plurality of multipliers 74 (74
  • the plurality of multipliers 74 are respectively converted into differential signals output from the corresponding differentiating circuits 72. By multiplying a predetermined correction value, the amplitude of the differential signal is corrected.
  • the plurality of correction value registers 75 store correction values to be supplied to the corresponding multipliers 74.
  • the adder 33 adds the differential signal whose amplitude has been corrected by each multiplier 74 to the drive signal output from the main driver 22, and outputs an output signal.
  • the test apparatus 70 adds the plurality of minute signals generated by the plurality of differentiating circuits 72 having different time constants to the drive signal, the drive signal can be adjusted by appropriate distribution according to the transmission line 200. .
  • a delay circuit may be provided before the main driver 22 or before the plurality of differentiating circuits 72, and the phases of the signals input to the adder 33 may be matched.
  • FIG. 8 shows a configuration of a test apparatus 80 according to a modification of the third embodiment.
  • the test apparatus 80 includes an acquisition unit 81, a comparison unit 82, and an adjustment unit 83 in addition to the circuits included in the test apparatus 70 illustrated in FIG. It has an adjustment function to adjust the correction value.
  • the acquisition unit 81 is connected to the DUT 100 when adjusting the correction value, and acquires an output signal from an end of the transmission line 200 connecting the DUT 100.
  • the comparison unit 82 compares the output signal acquired by the acquisition unit 81 with the expected value of the output signal to be supplied to the DUT 100 according to the input signal.
  • the adjustment unit 83 adjusts the plurality of correction values stored in the plurality of correction value registers 75 based on the comparison result by the comparison unit 82.
  • FIG. 9 shows a specific configuration of the adjustment unit 83.
  • the adjustment unit 83 includes a selection unit 86, a timing setting unit 87, and an adjustment processing unit 88.
  • the selection unit 86 selects each of the plurality of correction values as an adjustment target in order from the correction value having the larger time constant of the corresponding differentiating circuit 72.
  • the timing setting unit 87 causes the acquisition unit 81 to acquire the output signal at a timing when a longer time has elapsed after changing the input signal when the time constant of the differentiating circuit 72 corresponding to the correction value to be adjusted is larger. .
  • the adjustment processing unit 88 sets the correction value so that the value of the output signal at the timing substantially matches the expected value of the output signal to be supplied to the DUT 100 according to the input signal. adjust.
  • FIG. 10 shows a flow of adjustment processing in the test apparatus 80 according to this modification.
  • the selection unit 86 first selects a correction value corresponding to the differentiation circuit 72 having the largest time constant as an adjustment target (step S11). Specifically, the selection unit 86 selects, from among the plurality of correction value registers 75, one correction value register 75 that stores a correction value corresponding to the differentiation circuit 72 having the largest time constant as an adjustment target. Subsequently, the timing setting unit 87 sets a measurement time from the timing at which the amplitude of the input signal changes to the timing at which the acquisition unit 81 acquires the output signal (step S12).
  • the test apparatus 80 performs a measurement process (step S13). Specifically, steps S21 to S24 are performed as measurement processing.
  • the test signal generator 11 changes the value of the input signal, and supplies the output signal corresponding to the input signal to the DUT 100 (step S21).
  • the timing setting unit 87 gives an acquisition instruction to the acquisition unit 81 for a predetermined measurement time for the timing force at which the value of the input signal changes (step S22).
  • the acquisition unit 81 acquires an output signal from the end of the DUT 100 (step S23).
  • the comparison unit 82 compares the value of the output signal acquired by the acquisition unit 81 with the expected value of the output signal at the same timing (step S24).
  • step S13 the adjustment processing unit 88 substantially matches the expected value with the value of the output signal acquired by the acquisition unit 81 based on the comparison result obtained in step S13. In this manner, the selected correction value is adjusted (step S14). Specifically, the adjustment processing unit 88 changes the correction value in the correction value register 75 selected by the selection unit 86.
  • the selection unit 86 selects a correction value corresponding to the differentiation circuit 72 having the next largest time constant as an adjustment target (step S15).
  • the timing setting unit 87 sets the measurement time from the timing at which the amplitude of the input signal is changed to the timing at which the acquisition unit 81 acquires the output signal (step S16). At this time, the timing setting unit 87 sets the measurement time so that the previously adjusted time constant is shorter than the large correction value.
  • test apparatus 80 performs the same measurement process as Step S13 (Step S17).
  • the adjustment processing unit 88 sets the selected correction value based on the comparison result obtained in step S17 so that the value of the output signal acquired by the acquisition unit 81 and the expected value substantially match. Adjust (Step S18). Subsequently, the test apparatus 80 according to the present modification determines whether or not the adjustment is completed for the correction value having the smallest time constant (step S19). As a result of the determination, if the adjustment is not completed, the process is repeated from step S15, and if the adjustment is completed, the adjustment process is terminated.
  • the test apparatus 80 first adjusts the correction amount force for the differentiation circuit 72 having a long time constant (steps S11 and S15), and the time constant is larger. In this case, adjust the correction value by extending the measurement time (step S22). For this reason, since the test apparatus 80 adjusts the correction amount force that affects a wider band, the adjustment can be efficiently performed.

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Abstract

　被試験デバイスを試験する試験装置であって、被試験デバイスに供給すべき試験信号を生成する試験信号生成部と、試験信号を被試験デバイスに供給するドライバ回路と、被試験デバイスが試験信号に応じて出力する出力信号に基づいて、被試験デバイスの良否を判定する判定部とを備え、ドライバ回路は、試験信号に応じた駆動信号をそれぞれ出力するメインドライバおよびサブドライバと、サブドライバが出力する駆動信号を微分した微分信号を出力する微分回路と、メインドライバが出力する駆動信号に微分信号を加算して得られる、試験信号に応じた波形の信号を、被試験デバイスに供給する加算部とを有する試験装置を提供する。

Description

明 細 書
ドライバ回路、試験装置及び調整方法
技術分野
[0001] 本発明は、ドライバ回路、試験装置及び調整方法に関する。特に本発明は入力信 号に応じた波形の出力信号を接続先の回路へ供給するドライバ回路、試験装置及 び調整方法に関する。本出願は、下記の米国出願に関連する。文献の参照による組 み込みが認められる指定国にっ 、ては、下記の出願に記載された内容を参照により 本出願に組み込み、本出願の一部とする。
1.米国特許出願 第 11Z262507号 出願日 2005年 10月 28日
背景技術
[0002] 半導体デバイス等の試験装置は、テストレートの高速ィ匕に伴 、、被試験デバイスに 対して試験信号を供給するドライバ回路の高速ィヒが求められる。なお、現時点で先 行技術文献の存在を認識して 、な 、ので、先行技術文献に関する記載を省略する。 発明の開示
発明が解決しょうとする課題
[0003] し力しながら、試験装置においては、ドライバ回路力も被試験デバイスまでの伝送 線路の物理長が長いこと等により、伝送線路中で試験信号が減衰又は損失してしま う。このために、試験装置においては、ドライバ回路を高速ィ匕しただけでは、テストレ ートの高速ィ匕に対応するのは困難である。
そこで本発明は、上記の課題を解決することのできるドライバ回路、試験装置及び 調整方法を提供することを目的とする。この目的は特許請求の範囲における独立項 に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な 具体例を規定する。
課題を解決するための手段
[0004] 上記課題を解決するために、本発明の第 1形態においては、入力信号に応じた波 形の出力信号を接続先の回路へ供給するドライバ回路であって、入力信号に応じた 駆動信号をそれぞれ出力するメインドライバおよびサブドライバと、サブドライバが出 力する駆動信号を微分した微分信号を出力する微分回路と、メインドライバが出力す る駆動信号に、微分信号を加算した出力信号を出力する加算部とを備えるドライバ 回路を提供する。
[0005] 駆動信号および微分信号の位相を一致させるベくメインドライバに入力される入力 信号を遅延させる遅延回路を更に備えてよい。
サブドライバは、メインドライバと比較し消費電力が小さくてよい。
加算部は、微分信号に予め定められた補正値を乗じることにより微分信号の振幅を 補正する乗算器と、メインドライバが出力する駆動信号に、乗算器により補正された 微分信号を加算した出力信号を出力する加算器とを有してよい。
加算部は、メインドライバが出力する駆動信号に、微分信号を加算する加算器と、 接続先の回路に伝送する伝送線路の特性インピーダンスと実質的に同一の出力イン ピーダンスを有し、加算器が出力する信号を増幅した出力信号を出力する増幅器と を有してよい。
[0006] 本発明の第 2形態においては、入力信号に応じた波形の出力信号を接続先の回 路へ供給するドライバ回路であって、入力信号は、接続先の回路へ供給すべきデー タに含まれるビット毎の論理値をそれぞれ示す複数のビット信号を含み、複数のビット 信号のそれぞれをビット位置に応じて予め定められた振幅の信号に変換し、変換後 の複数のビット信号を合計した駆動信号を出力するメインドライバと、それぞれのビッ ト信号に対応して設けられ、当該ビット信号を微分した微分信号を出力する複数の微 分回路と、メインドライバが出力する駆動信号に、複数の微分回路が出力する複数の 微分信号を加算した出力信号を出力する加算部とを備えるドライバ回路を提供する
[0007] 加算部は、それぞれのビット信号に対応して設けられ、微分信号に対し、ビット位置 に応じて予め定められた補正値を乗じることにより微分信号の振幅を補正する複数 の乗算器と、メインドライバが出力する駆動信号に、複数の乗算器により補正された 複数の微分信号を加算した出力信号を出力する加算器とを有してよい。
[0008] 本発明の第 3形態においては、入力信号に応じた波形の出力信号を接続先の回 路へ供給するドライバ回路であって、入力信号に応じた駆動信号を出力するメインド ライバと、互いに異なる時定数を有し、入力信号をそれぞれ微分した複数の微分信 号を出力する複数の微分回路と、メインドライバが出力する駆動信号に、複数の微分 回路が出力する複数の微分信号を加算した出力信号を出力する加算部とを備えるド ライバ回路を提供する。
[0009] 加算部は、それぞれの微分回路に対応して設けられ、当該微分回路が出力する微 分信号に対し、当該微分回路に応じて予め定められた補正値を乗じることにより微分 信号の振幅を補正する複数の乗算器と、メインドライバが出力する駆動信号に、複数 の乗算器により補正された複数の微分信号を加算した出力信号を出力する加算器と を有してよい。
[0010] 本発明の第 4形態においては、被試験デバイスを試験する試験装置であって、被 試験デバイスに供給すべき試験信号を生成する試験信号生成部と、試験信号を被 試験デバイスに供給するドライバ回路と、被試験デバイスが試験信号に応じて出力 する出力信号に基づいて、被試験デバイスの良否を判定する判定部とを備え、ドライ バ回路は、試験信号に応じた駆動信号をそれぞれ出力するメインドライバおよびサブ ドライバと、サブドライバが出力する駆動信号を微分した微分信号を出力する微分回 路と、メインドライバが出力する駆動信号に微分信号を加算して得られる、試験信号 に応じた波形の信号を、被試験デバイスに供給する加算部とを有する試験装置を提 供する。
[0011] 本発明の第 5形態においては、被試験デバイスを試験する試験装置であって、被 試験デバイスに供給すべき試験信号を生成する試験信号生成部と、試験信号を被 試験デバイスに供給するドライバ回路と、被試験デバイスが試験信号に応じて出力 する出力信号に基づいて、被試験デバイスの良否を判定する判定部とを備え、試験 信号は、被試験デバイスへ供給すべきデータに含まれるビット毎の論理値をそれぞ れ示す複数のビット信号を含み、ドライバ回路は、複数のビット信号のそれぞれをビッ ト位置に応じて予め定められた振幅の信号に変換し、変換後の複数のビット信号を 合計した駆動信号を出力するメインドライバと、それぞれのビット信号に対応して設け られ、当該ビット信号を微分した微分信号を出力する複数の微分回路と、メインドライ バが出力する駆動信号に、複数の微分回路が出力する複数の微分信号を加算した 出力信号を出力する加算部とを有する試験装置を提供する。
[0012] 本発明の第 6形態においては、被試験デバイスを試験する試験装置であって、被 試験デバイスに供給すべき試験信号を生成する試験信号生成部と、試験信号を被 試験デバイスに供給するドライバ回路と、被試験デバイスが試験信号に応じて出力 する出力信号に基づいて、被試験デバイスの良否を判定する判定部とを備え、ドライ バ回路は、試験信号に応じた駆動信号を出力するメインドライバと、互いに異なる時 定数を有し、試験信号をそれぞれ微分した複数の微分信号を出力する複数の微分 回路と、メインドライバが出力する駆動信号に、複数の微分回路が出力する複数の微 分信号を加算した出力信号を出力する加算部とを有する試験装置を提供する。
[0013] 加算部は、それぞれの微分回路に対応して設けられ、当該微分回路が出力する微 分信号に対し、当該微分回路に応じて予め定められた補正値を乗じることにより微分 信号の振幅を補正する複数の乗算器と、メインドライバが出力する駆動信号に、複数 の乗算器により補正された複数の微分信号を加算した出力信号を出力する加算器と を有し、複数の乗算器に供給する複数の補正値を調整する場合において、出力信 号を接続先の回路へ伝送する伝送線における接続先の回路を接続する端部力 出 力信号を取得する取得部と、取得部が取得した出力信号と、入力信号に応じて接続 先の回路へ供給されるべき出力信号の期待値とを比較する比較部と、比較部による 比較結果に基づいて、複数の補正値を調整する調整部とを更に備え、調整部は、複 数の補正値のそれぞれを、対応する微分回路の時定数が大き!、補正値から順に調 整対象として選択する選択部と、調整対象の補正値に対応する微分回路の時定数 力 り大きい場合に入力信号を変化させた後により長い時間が経過したタイミングで 出力信号を取得部により取得させるタイミング設定部と、比較部による比較結果に基 づいて、タイミングにおける出力信号の値が、入力信号に応じて接続先の回路へ供 給されるべき出力信号の期待値と略一致するように補正値を調整する調整処理部と を有してよい。
[0014] 本発明の第 7形態においては、入力信号に応じた波形の出力信号を接続先の回 路へ供給するドライバ回路の調整方法において、ドライバ回路は、入力信号に応じた 駆動信号を出力するメインドライバと、互いに異なる時定数を有し、入力信号をそれ ぞれ微分した複数の微分信号を出力する複数の微分回路と、メインドライバが出力 する駆動信号に、複数の微分回路が出力する複数の微分信号に対し、当該微分回 路に応じて予め定められた補正値を乗じた信号を、加算した出力信号を出力する加 算部とを備え、当該調整方法は、出力信号を接続先の回路へ伝送する伝送線にお ける接続先の回路を接続する端部から出力信号を取得する取得段階と、取得段階 が取得した出力信号と、入力信号に応じて接続先の回路へ供給されるべき出力信号 の期待値とを比較する比較段階と、複数の補正値のそれぞれを、対応する微分回路 の時定数が大き!、補正値から順に調整対象として選択する選択段階と、調整対象の 補正値に対応する微分回路の時定数がより大きい場合に入力信号を変化させた後 により長い時間が経過したタイミングで出力信号を取得段階により取得させるタイミン グ設定段階と、比較段階による比較結果に基づいて、タイミングにおける出力信号の 値が、入力信号に応じて接続先の回路へ供給されるべき出力信号の期待値と略一 致するように補正値を調整する調整処理段階とを備える調整方法を提供する。
[0015] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
図面の簡単な説明
[0016] [図 1]図 1は、第 1実施形態に係る試験装置 10の構成を示す。
[図 2]図 2は、メインドライバ 22から出力される駆動信号、微分回路 24から出力される 微分信号、加算部 25から出力される出力信号及び伝送線路 200の DUT100側の 端で検出される出力信号を示す。
[図 3]図 3は、加算部 25の構成例を示す。
[図 4]図 4は、第 2実施形態に係る試験装置 40の構成を示す。
[図 5]図 5は、 DRE信号及び PAT信号の論理値に対する、駆動信号 (a点）、微分回 路 53の入力値 (b点）、微分回路 54の入力値 (c点）を示す。
[図 6]図 6は、駆動信号波形 (a点）に対する、微分回路 53から出力される微分信号に 補正値を乗算した波形 (d点)、微分回路 54から出力される微分信号に補正値を乗 算した波形 (e点)、加算器 33から出力される出力信号の波形 (f点)を示す。
[図 7]図 7は、第 3実施形態に係る試験装置 70の構成を示す。 [図 8]図 8は、第 3実施形態の変形例に係る試験装置 80の構成を示す。
[図 9]図 9は、調整部 83の具体的な構成を示す。
[図 10]図 10は、第 3実施形態の変形例に係る試験装置 80による調整処理のフロー を示す。
発明を実施するための最良の形態
[0017] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐ又実施形態の中で説明されている特徴 の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0018] 図 1は、第 1実施形態に係る試験装置 10の構成を示す。本実施形態に係る試験装 置 10は、伝送線路 200を介して被試験デバイス 100 (以下、 DUT100という。）に出 力信号を供給し、当該出力信号の供給に応じて DUT100から出力される信号を判 定すること〖こより、当該 DUT100を試験する。なお、 DUT100は、伝送線路 200を 介して出力信号が供給される電気回路等であってよい。
[0019] 試験装置 10は、試験信号生成部 11と、ドライバ回路 12と、レベルコンパレータ 13 と、判定部 14とを備える。
試験信号生成部 11は、 DUT100に対して供給すべき試験信号を生成する。ドライ バ回路 12は、試験信号生成部 11により生成された試験信号が入力信号として入力 され、当該入力信号に応じた波形の出力信号を伝送線路 200を介して DUT100〖こ 供給する。ドライバ回路 12は、 DUT100の駆動に十分なドライブ能力を有する。レべ ルコンパレータ 13は、試験信号としての出力信号の供給に応じて DUT100から出 力された信号が伝送線路 200を介して入力され、当該信号の論理レベルを判断する 。判定部 14は、レベルコンパレータ 13による論理レベル判断された結果と、試験信 号生成部 11により生成された期待値と比較し、 DUT100の良否を判定する。
[0020] ドライバ回路 12は、遅延回路 21と、メインドライバ 22と、サブドライバ 23と、微分回 路 24と、加算部 25とを有する。
遅延回路 21は、試験信号生成部 11から出力された入力信号が入力され、メインド ライバ 22から出力される駆動信号と微分回路 24から出力される微分信号との位相を 一致させるベぐ当該入力信号を遅延させる。具体的には、遅延回路 21は、微分回 路 24による遅延時間分、入力信号を遅延する。
[0021] メインドライバ 22は、遅延回路 21により遅延された入力信号が入力され、当該入力 信号に応じた駆動信号を出力する。具体的には、メインドライバ 22は、入力信号と同 一波形の駆動信号、又は、入力信号により指定される波形の駆動信号を出力する。 サブドライバ 23は、試験信号生成部 11力も出力された入力信号が入力され、当該入 力信号に応じた駆動信号を出力する。サブドライバ 23は、メインドライバ 22を模擬し た回路であり、メインドライバ 22と同等の周波数特性を有し、好ましくはメインドライバ 22と比較して消費電力が小さい。
[0022] 微分回路 24は、サブドライバ 23から出力された駆動信号が入力され、当該駆動信 号を微分した微分信号を出力する。加算部 25は、メインドライバ 22から出力された駆 動信号に、微分回路 24から出力された微分信号を加算した出力信号を出力する。 加算部 25から出力された出力信号は、伝送線路 200を介して DUT100に供給され る。
[0023] 図 2は、メインドライバ 22から出力される駆動信号、微分回路 24から出力される微 分信号、加算部 25から出力される出力信号及び伝送線路 200の DUT100の端部 で検出される出力信号を示す。
メインドライバ 22から出力された駆動信号（図 2 (A) )は、加算部 25に供給される。 また、微分信号 (図 2 (B) )は、駆動信号力もエッジ成分を抽出した信号であり、加算 部 25に供給される。出力信号 (図 2 (C) )は、駆動信号と微分信号とを加算した波形 であり、すなわち、駆動信号のエッジ部分を強調した波形である。
[0024] ここで、通常伝送線路 200は積分特性を有するので、出力信号は、図 2 (D)の点線 に示すように、伝送線路 200により高周波成分が損失されて DUT100に供給される これに対し、ドライバ回路 12は、駆動信号のエッジ部分を強調した出力信号を供給 し、伝送線路 200での損失分を補償する。従って、ドライバ回路 12は、駆動信号と同 じ波形の出力信号を伝送線路 200の端部力も DUT100に印加できる（図 2 (D)の実 線)。
[0025] 以上のように、ドライバ回路 12は、伝送線路 200による高周波数成分の劣化を補償 すべぐ予め微分回路 24により駆動信号を強調する。このことにより、ドライバ回路 12 によれば、接続先の回路端でメインドライバ 22の出力端の信号波形を再現し、当該 接続先の回路に適切な信号を供給することができる。従って、本実施形態に係る試 験装置 10によれば、 DUT100を適切に試験することができる。また、ドライバ回路 12 は、微分信号によって駆動信号を強調するので、試験信号の周期より長い時定数に より生じる損失を補償することができる。
[0026] 図 3は、加算部 25の構成例を示す。加算部 25は、乗算器 31と、補正値レジスタ 32 と、加算器 33と、増幅器 34とを含んでよい。
乗算器 31は、微分回路 24から出力された微分信号に、予め定められた補正値を 乗じることにより、微分信号の振幅を補正する。本実施形態に係る試験装置 10は、乗 算器 31により微分信号の振幅を補正することによって、伝送線路 200の特性に応じ た適切な微分信号を駆動信号に加算することができる。補正値レジスタ 32は、乗算 器 31により乗算される補正値を格納する。加算器 33は、メインドライバ 22から出力さ れた駆動信号に、補正値レジスタ 32により振幅が補正された微分信号を加算した出 力信号を出力する。増幅器 34は、加算器 33が出力する信号を増幅した出力信号を 出力する。増幅器 34は、 DUT100に伝送する伝送線路 200の特性インピーダンスと 実質的に同一の出力インピーダンスを有する。このため、加算部 25と伝送線路 200 とがインピーダンス整合し、最も伝送損失が少ない状態で出力信号を DUT100に供 給することができる。
[0027] 図 4は、第 2実施形態に係る試験装置 40の構成を示す。本実施形態に係る試験装 置 40は、伝送線路 200を介して DUT100に多値レベルの出力信号を供給する。そ して、試験装置 40は、当該出力信号の供給に応じて DUT100から出力される信号 を判定することにより、当該 DUT100を試験する。試験装置 40において、第 1実施 形態に係る試験装置 10と同一の符号を付した部材は、第 1実施形態に係る試験装 置 10の略同一の機能及び構成を有する、以下相違点を除き説明を省略する。
[0028] 試験装置 40は、試験信号生成部 41と、第 2ドライバ回路 42と、レベルコンパレータ 13と、判定部 14とを備える。
試験信号生成部 41は、 DUT100に対して供給すべき試験信号を生成する。試験 信号生成部 41により生成される試験信号は、 DUT100へ供給すべきデータに含ま れるビット毎の論理値をそれぞれ示す複数のビット信号を含む。試験信号生成部 41 は、一例として、 VL (最小レベル）、 VH (中間レベル）、 VT (最大レベル）の 3値を指 定する試験信号 (DRE信号， PAT信号)を生成する。より具体的には、 DRE信号が L論理の時には VTを指定し、 DRE信号が H論理で且つ PAT信号力 論理の時に は VLを指定し、 DRE信号が H論理で且つ PAT信号が H論理の時には VHを指定 する試験信号を生成する。
[0029] 第 2ドライバ回路 42は、試験信号生成部 41により生成された試験信号が入力信号 として入力され、当該入力信号により指定される波形の出力信号を伝送線路 200を 介して DUT100に供給する。第 2ドライバ回路 42は、 DUT100の駆動に十分なドラ イブ能力を有する。
第 2ドライバ回路 42は、メインドライバ 51と、論理回路 52と、複数の微分回路 53, 5 4と、加算部 55とを有する。
[0030] メインドライバ 51は、試験信号生成部 41から試験信号が入力され、複数のビット信 号のそれぞれをビット位置に応じて予め定められた振幅の信号に変換し、変換後の 複数のビット信号を合計した駆動信号を出力する。メインドライバ 51は、一例として、 DRE信号及び PAT信号に含まれるビット信号の論理値に応じて定められた 3値レべ ル (VL, VH, VT)の駆動信号に変換する。
[0031] 微分回路 53及び微分回路 54は、それぞれ複数のビット信号に対応して設けられ、 当該ビット信号を微分した微分信号を出力する。微分回路 53は、一例として、駆動信 号が VLである力否かを検出する論理回路 52から出力された信号を微分することに より、 1ビット目のビット位置の論理値を示すビット信号を微分した微分信号を出力す る。また、微分回路 54は、一例として、試験信号生成部 41により生成された DRE信 号を微分することにより、 2ビット目のビット位置の論理値を示すビット信号を微分した 微分信号を出力する。
[0032] 加算部 55は、メインドライバ 51が出力する駆動信号に、それぞれの微分回路 53, 54が出力する微分信号を加算した出力信号を出力する。
加算部 55は、それぞれの微分回路 53, 54に対応して設けられた乗算器 61, 62と 、それぞれの乗算器 61, 62に対応して設けられた補正値レジスタ 63, 64と、加算器 33と、増幅器 34とを含んでよい。乗算器 61, 62は、対応する微分回路 53, 54から 出力された微分信号に対し、ビット位置に応じて予め定められた補正値を乗じること により微分信号の振幅を補正する。補正値レジスタ 63, 64は、対応する乗算器 61, 62に乗算する補正値を記憶する。加算器 33は、メインドライバ 51が出力する駆動信 号に、複数の乗算器 61, 62により補正された複数の微分信号を加算した出力信号 を出力する。
なお、試験装置 40において、メインドライバ 51の前段又は複数の微分回路 53, 54 の前段に遅延回路を設け、加算器 33への位相を合わせてもよい。
[0033] 図 5は、 DRE信号及び PAT信号に対する、メインドライバ 51から出力される駆動信 号 (a点）、微分回路 53の入力値 (b点）、微分回路 54の入力値 (c点)を示す。
本例においては、メインドライバ 51から出力される駆動信号は、 DRE信号力 論理 の時には VTとなり、 DRE信号が H論理で且つ PAT信号が L論理の時には VLとなり 、 DRE信号が H論理で且つ PAT信号が H論理の時には VHとなる。微分回路 53は 、 DRE信号が H論理且つ PAT信号が L論理の時には L論理が入力され、 DRE信号 力 論理，立上り，立下りの時には PAT信号に関わらず H論理が入力される（b点)。 また、微分回路 54は、駆動信号が VTの時には L論理、駆動信号が VL及び VHの時 には H論理が入力される 点)。
[0034] 図 6は、一例としての、メインドライバ 51から出力される駆動信号波形 (a点）に対す る、微分回路 53から出力される微分信号に補正値を乗算した波形 (d点）、微分回路 54から出力される微分信号に補正値を乗算した波形 (e点）、加算器 33から出力され る出力信号の波形 (f点)を示す。
微分回路 53から出力される微分信号は、駆動信号が VH力も変化した時又は VH へ変化した時に、レベルが変化する（d点)。また、微分回路 53から出力される微分 信号は、駆動信号が VTから変化した時又は VTへ変化した時に、レベルが変化する (e点)。さらに、微分信号の振幅は、補正値レジスタ 63, 64に振幅情報を持たせるこ とにより、駆動信号に対応させている。従って、出力信号は、駆動信号のエッジ部分 1S そのレベル変化量に応じた振幅で強調された波形となる (f点)。 以上のように、第 2ドライバ回路 42によれば、駆動信号のエッジ成分を強調するの で、接続先の回路端でメインドライバ 51の出力端の信号波形を再現し、当該接続先 の回路に適切な信号を供給することができる。
[0035] 図 7は、第 3実施形態に係る試験装置 70の構成を示す。本実施形態に係る試験装 置 70は、伝送線路 200を介して DUT100に出力信号を供給し、当該出力信号の供 給に応じて DUT100から出力される信号を判定することにより、当該 DUT100を試 験する。試験装置 70は、接続先の回路端に適切な信号を供給して試験することがで きる。試験装置 70において、第 1実施形態に係る試験装置 10と同一の符号を付した 部材は、第 1実施形態に係る試験装置 10の略同一の機能及び構成を有する、以下 相違点を除き説明を省略する。
[0036] 本実施形態に係る試験装置 70は、試験信号生成部 11と、レベルコンパレータ 13と 、判定部 14と、第 3ドライバ回路 71とを備える。
第 3ドライバ回路 71は、試験信号生成部 11により生成された試験信号が入力信号 として入力され、当該入力信号に応じた波形の出力信号を伝送線路 200を介して D UT100に供給する。第 3ドライバ回路 71は、 DUT100の駆動に十分なドライブ能力 を有する。
[0037] 第 3ドライバ回路 71は、メインドライバ 22と、複数の微分回路 72 (72— 1, 72— 2, · ··, 72— n(nは 2以上の整数。；)）と、加算部 73とを有する。
メインドライバ 22は、試験信号生成部 11から出力された入力信号が入力され、入 力信号に応じた波形の駆動信号を出力する。複数の微分回路 72は、試験信号生成 部 11から出力された入力信号が入力され、入力信号をそれぞれ微分した複数の微 分信号を出力する。複数の微分回路 72は、互いに異なる時定数を有する。加算部 7 3は、メインドライバ 22から出力される駆動信号に、微分信号を加算した出力信号を 出力する。
[0038] 加算部 73は、それぞれの微分回路 72に対応して設けられた複数の乗算器 74 (74
- 1, 74- 2, · ··, 74— n)と、それぞれの乗算器 74に対応して設けられた補正値レ ジスタ 75 (75— 1, 75- 2, · ··, 75— n)と、カロ算器 33と、増幅器 34とを含む。
複数の乗算器 74は、それぞれ対応する微分回路 72から出力された微分信号に、 予め定められた補正値を乗じることにより、微分信号の振幅を補正する。複数の補正 値レジスタ 75は、それぞれ対応する乗算器 74に供給する補正値を格納する。加算 器 33は、メインドライバ 22から出力された駆動信号に、各乗算器 74により振幅が補 正された微分信号を加算し、出力信号を出力する。
[0039] 試験装置 70は、時定数の異なる複数の微分回路 72によって生成された複数の微 分信号を駆動信号に加算するので、伝送線路 200に応じた適切な配分により駆動信 号を調整できる。
なお、試験装置 70において、メインドライバ 22の前段又は複数の微分回路 72の前 段等に遅延回路を設け、加算器 33へ入力される信号の位相を合わせてもよい。
[0040] 図 8は、第 3実施形態の変形例に係る試験装置 80の構成を示す。
本変形例に係る試験装置 80は、図 7に示した試験装置 70が備える各回路に加え て、取得部 81と、比較部 82と、調整部 83とを備え、複数の乗算器 74に供給する補 正値を調整する調整機能を有する。
取得部 81は、補正値を調整する場合において DUT100と接続され、伝送線路 20 0における DUT100を接続する端部から出力信号を取得する。比較部 82は、取得 部 81が取得した出力信号と、入力信号に応じて DUT100へ供給されるべき出力信 号の期待値とを比較する。調整部 83は、比較部 82による比較結果に基づいて、複 数の補正値レジスタ 75に格納された複数の補正値を調整する。
[0041] 図 9は、調整部 83の具体的な構成を示す。
調整部 83は、選択部 86と、タイミング設定部 87と、調整処理部 88とを有する。 選択部 86は、複数の補正値のそれぞれを、対応する微分回路 72の時定数が大き い補正値から順に調整対象として選択する。タイミング設定部 87は、調整対象の補 正値に対応する微分回路 72の時定数がより大きい場合に入力信号を変化させた後 により長い時間が経過したタイミングで出力信号を取得部 81により取得させる。調整 処理部 88は、比較部 82による比較結果に基づいて、タイミングにおける出力信号の 値が、入力信号に応じて DUT100へ供給されるべき出力信号の期待値と略一致す るように補正値を調整する。
[0042] 図 10は、本変形例に係る試験装置 80における調整処理のフローを示す。 調整処理が開始されると、まず、選択部 86は、時定数が最も大きい微分回路 72に 対応した補正値を調整対象として選択する (ステップ S 11)。具体的には、選択部 86 は、複数の補正値レジスタ 75のうち、時定数が最も大きい微分回路 72に対応した補 正値が格納された 1つの補正値レジスタ 75を調整対象として選択する。続いて、タイ ミング設定部 87は、入力信号の振幅が変化したタイミングから、取得部 81が出力信 号を取得するタイミングまでの測定時間を設定する (ステップ S 12)。
[0043] 続 、て、本変形例に係る試験装置 80は、測定処理を行う（ステップ S 13)。具体的 には、測定処理として、ステップ S21〜S24の処理を行う。試験装置 80は、試験信号 生成部 11が入力信号の値を変化させ、当該入力信号に応じた出力信号を DUT10 0に供給する (ステップ S21)。続いて、タイミング設定部 87は、入力信号の値が変化 したタイミング力も所定の測定時間の取得部 81に取得指示を与える (ステップ S22)。 続いて、取得部 81は、取得指示を受けると、 DUT100の端部から出力信号を取得 する (ステップ S23)。続いて、比較部 82は、取得部 81が取得した出力信号の値と、 同一タイミングの出力信号の期待値とを比較する (ステップ S24)。
[0044] 続いて、ステップ S13の測定処理を終えると、調整処理部 88は、ステップ S13で得 られた比較結果に基づき、取得部 81が取得した出力信号の値と期待値とが略一致 するように、選択した補正値を調整する (ステップ S 14)。具体的には、調整処理部 88 は、選択部 86により選択されている補正値レジスタ 75内の補正値を変更する。
続いて、選択部 86は、時定数が次に大きい微分回路 72に対応した補正値を調整 対象として選択する (ステップ S 15)。続いて、タイミング設定部 87は、入力信号の振 幅を変化させたタイミングから、取得部 81が出力信号を取得するタイミングまでの測 定時間を設定する (ステップ S16)。このとき、タイミング設定部 87は、先に調整した時 定数が大きい補正値よりも短くなるように、測定時間を設定する。
[0045] 続 、て、本変形例に係る試験装置 80は、ステップ S13と同じ測定処理を行う（ステ ップ S17)。
続いて、調整処理部 88は、ステップ S 17の処理で得られた比較結果に基づき、取 得部 81が取得した出力信号の値と期待値とが略一致するように、選択した補正値を 調整する (ステップ S 18)。 続いて、本変形例に係る試験装置 80は、時定数が最も小さい補正値についての 調整が完了した力否かを判断する (ステップ S19)。判断の結果、調整が未完了であ ればステップ S15から処理を繰り返し、調整が完了していれば当該調整処理を終了 する。
[0046] 以上のように、本変形例に係る試験装置 80は、時定数が長い微分回路 72につい ての補正量力も先に調整するとともに (ステップ S 11、 S 15)、時定数がより大きい場 合にはより測定時間を長くして、補正値を調整する (ステップ S22)。このため、試験 装置 80は、より広い帯域に影響を与える補正量力 先に調整することから、効率的 に調整処理することができる。
[0047] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改 良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範 囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
産業上の利用可能性
[0048] 上記説明から明らかなように、本発明によれば、接続先の回路端に適切な信号を 供給するドライバ回路、試験装置及び調整方法を実現することができる。

Claims

請求の範囲
[1] 入力信号に応じた波形の出力信号を接続先の回路へ供給するドライバ回路であつ て、
前記入力信号に応じた駆動信号をそれぞれ出力するメインドライバおよびサブドラ ィバと、
前記サブドライバが出力する前記駆動信号を微分した微分信号を出力する微分回 路と、
前記メインドライバが出力する前記駆動信号に、前記微分信号を加算した前記出 力信号を出力する加算部と
を備えるドライバ回路。
[2] 前記駆動信号および前記微分信号の位相を一致させるベく前記メインドライバに入 力される前記入力信号を遅延させる遅延回路を更に備える請求項 1に記載のドライ バ回路。
[3] 前記サブドライバは、前記メインドライバと比較し消費電力が小さい請求項 1に記載 のドライバ回路。
[4] 前記加算部は、
前記微分信号に予め定められた補正値を乗じることにより前記微分信号の振幅を 補正する乗算器と、
前記メインドライバが出力する前記駆動信号に、前記乗算器により補正された前記 微分信号を加算した前記出力信号を出力する加算器と
を有する請求項 1に記載のドライバ回路。
[5] 前記加算部は、
前記メインドライバが出力する前記駆動信号に、前記微分信号を加算する加算器と 前記接続先の回路に伝送する伝送線路の特性インピーダンスと実質的に同一の 出力インピーダンスを有し、前記加算器が出力する信号を増幅した前記出力信号を 出力する増幅器と
を有する請求項 1に記載のドライバ回路。
[6] 入力信号に応じた波形の出力信号を接続先の回路へ供給するドライバ回路であつ て、
前記入力信号は、前記接続先の回路へ供給すべきデータに含まれるビット毎の論 理値をそれぞれ示す複数のビット信号を含み、
前記複数のビット信号のそれぞれをビット位置に応じて予め定められた振幅の信号 に変換し、変換後の前記複数のビット信号を合計した前記駆動信号を出力するメイ ンドライバと、
それぞれの前記ビット信号に対応して設けられ、当該ビット信号を微分した微分信 号を出力する複数の微分回路と、
前記メインドライバが出力する前記駆動信号に、前記複数の微分回路が出力する 複数の前記微分信号を加算した前記出力信号を出力する加算部と
を備えるドライバ回路。
[7] 前記加算部は、
それぞれの前記ビット信号に対応して設けられ、前記微分信号に対し、ビット位置 に応じて予め定められた補正値を乗じることにより前記微分信号の振幅を補正する 複数の乗算器と、
前記メインドライバが出力する前記駆動信号に、前記複数の乗算器により補正され た前記複数の微分信号を加算した前記出力信号を出力する加算器と
を有する請求項 6に記載のドライバ回路。
[8] 入力信号に応じた波形の出力信号を接続先の回路へ供給するドライバ回路であつ て、
前記入力信号に応じた駆動信号を出力するメインドライバと、
互いに異なる時定数を有し、前記入力信号をそれぞれ微分した複数の微分信号を 出力する複数の微分回路と、
前記メインドライバが出力する前記駆動信号に、前記複数の微分回路が出力する 前記複数の微分信号を加算した前記出力信号を出力する加算部と
を備えるドライバ回路。
[9] 前記加算部は、 それぞれの前記微分回路に対応して設けられ、当該微分回路が出力する前記微 分信号に対し、当該微分回路に応じて予め定められた補正値を乗じることにより前記 微分信号の振幅を補正する複数の乗算器と、
前記メインドライバが出力する前記駆動信号に、前記複数の乗算器により補正され た前記複数の微分信号を加算した前記出力信号を出力する加算器と
を有する請求項 8に記載のドライバ回路。
[10] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給すべき試験信号を生成する試験信号生成部と、 前記試験信号を前記被試験デバイスに供給するドライバ回路と、
前記被試験デバイスが前記試験信号に応じて出力する出力信号に基づいて、前 記被試験デバイスの良否を判定する判定部と
を備え、
前記ドライバ回路は、
前記試験信号に応じた駆動信号をそれぞれ出力するメインドライバおよびサブドラ ィバと、
前記サブドライバが出力する前記駆動信号を微分した微分信号を出力する微分回 路と、
前記メインドライバが出力する前記駆動信号に前記微分信号を加算して得られる、 前記試験信号に応じた波形の信号を、前記被試験デバイスに供給する加算部と を有する試験装置。
[11] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給すべき試験信号を生成する試験信号生成部と、 前記試験信号を前記被試験デバイスに供給するドライバ回路と、
前記被試験デバイスが前記試験信号に応じて出力する出力信号に基づいて、前 記被試験デバイスの良否を判定する判定部と
を備え、
前記試験信号は、前記被試験デバイスへ供給すべきデータに含まれるビット毎の 論理値をそれぞれ示す複数のビット信号を含み、 前記ドライバ回路は、
前記複数のビット信号のそれぞれをビット位置に応じて予め定められた振幅の信号 に変換し、変換後の前記複数のビット信号を合計した駆動信号を出力するメインドラ ィバと、
それぞれの前記ビット信号に対応して設けられ、当該ビット信号を微分した微分信 号を出力する複数の微分回路と、
前記メインドライバが出力する前記駆動信号に、前記複数の微分回路が出力する 複数の前記微分信号を加算した前記出力信号を出力する加算部と
を有する試験装置。
[12] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給すべき試験信号を生成する試験信号生成部と、 前記試験信号を前記被試験デバイスに供給するドライバ回路と、
前記被試験デバイスが前記試験信号に応じて出力する出力信号に基づいて、前 記被試験デバイスの良否を判定する判定部と
を備え、
前記ドライバ回路は、
前記試験信号に応じた駆動信号を出力するメインドライバと、
互いに異なる時定数を有し、前記試験信号をそれぞれ微分した複数の微分信号を 出力する複数の微分回路と、
前記メインドライバが出力する前記駆動信号に、前記複数の微分回路が出力する 前記複数の微分信号を加算した前記出力信号を出力する加算部と
を有する試験装置。
[13] 前記加算部は、それぞれの前記微分回路に対応して設けられ、当該微分回路が 出力する前記微分信号に対し、当該微分回路に応じて予め定められた補正値を乗 じることにより前記微分信号の振幅を補正する複数の乗算器と、前記メインドライバが 出力する前記駆動信号に、前記複数の乗算器により補正された前記複数の微分信 号を加算した前記出力信号を出力する加算器とを有し、
前記複数の乗算器に供給する複数の前記補正値を調整する場合にぉ 、て、前記 出力信号を前記接続先の回路へ伝送する伝送線における前記接続先の回路を接 続する端部力 前記出力信号を取得する取得部と、
前記取得部が取得した前記出力信号と、前記入力信号に応じて前記接続先の回 路へ供給されるべき前記出力信号の期待値とを比較する比較部と、
前記比較部による比較結果に基づいて、前記複数の補正値を調整する調整部と を更に備え、
前記調整部は、
前記複数の補正値のそれぞれを、対応する前記微分回路の時定数が大き!、前記 補正値から順に調整対象として選択する選択部と、
調整対象の前記補正値に対応する前記微分回路の時定数がより大きい場合に前 記入力信号を変化させた後により長い時間が経過したタイミングで前記出力信号を 前記取得部により取得させるタイミング設定部と、
前記比較部による比較結果に基づいて、前記タイミングにおける前記出力信号の 値が、前記入力信号に応じて前記接続先の回路へ供給されるべき前記出力信号の 期待値と略一致するように前記補正値を調整する調整処理部と
を有する請求項 12に記載の試験装置。
入力信号に応じた波形の出力信号を接続先の回路へ供給するドライバ回路の調 整方法において、
前記ドライバ回路は、
前記入力信号に応じた駆動信号を出力するメインドライバと、
互いに異なる時定数を有し、前記入力信号をそれぞれ微分した複数の微分信号を 出力する複数の微分回路と、
前記メインドライバが出力する前記駆動信号に、前記複数の微分回路が出力する 前記複数の微分信号に対し、当該微分回路に応じて予め定められた補正値を乗じ た信号を、加算した前記出力信号を出力する加算部とを備え、
当該調整方法は、
前記出力信号を前記接続先の回路へ伝送する伝送線における前記接続先の回路 を接続する端部から前記出力信号を取得する取得段階と、 前記取得段階が取得した前記出力信号と、前記入力信号に応じて前記接続先の 回路へ供給されるべき前記出力信号の期待値とを比較する比較段階と、
前記複数の補正値のそれぞれを、対応する前記微分回路の時定数が大き!、前記 補正値から順に調整対象として選択する選択段階と、
調整対象の前記補正値に対応する前記微分回路の時定数がより大きい場合に前 記入力信号を変化させた後により長い時間が経過したタイミングで前記出力信号を 前記取得段階により取得させるタイミング設定段階と、
前記比較段階による比較結果に基づいて、前記タイミングにおける前記出力信号 の値が、前記入力信号に応じて前記接続先の回路へ供給されるべき前記出力信号 の期待値と略一致するように前記補正値を調整する調整処理段階と
を備える調整方法。
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