JP7121089B2 - 複合ピンドライバ - Google Patents

Description

本発明は、電子デバイス試験のための試験システムに関する。

電子デバイス試験のための試験システムは、試験中のデバイス（ＤＵＴ）に電圧試験パルスを提供するピンドライバ回路を含むことができる。応答的に、試験システムは、ＤＵＴが１つ以上の指定された動作パラメータを満たすかどうかを判定するように、ＤＵＴからの応答を測定するように構成することができる。試験システムは、任意選択で、異なる振幅またはタイミング特性を有する回路試験信号を提供するためにクラスＡＢドライバ回路およびクラスＡドライバ回路などの複数のドライバ回路を含むことができる。一例では、試験システムは、ＤＵＴピンでの遷移を検知するために、アクティブ負荷およびコンパレータ回路を使用してＤＵＴからの応答を測定するように構成される。

デジタル集積回路（ＩＣ）を試験するためのシステムは、ＤＵＴに複数の電圧レベル（例えば、Ｖｈｉｇｈ、Ｖｌｏｗ、およびＶｔｅｒｍ）を提供するように構成されたドライバ回路を含むことができる。ＤＵＴは、刺激を供給することもでき、刺激を受けることもできるという点で双方向（Ｉ／Ｏ）能力を示すことができる。ドライバ回路のＶｈｉｇｈおよびＶｌｏｗレベルは、その「入力」状態の間にＤＵＴを刺激する役割を果たし、Ｖｔｅｒｍは、その「出力」状態のＤＵＴの終端として機能する。Ｖｈｉｇｈ、Ｖｌｏｗ、およびＶｔｅｒｍ間の切り替えプロセスは、３つのスイッチの集合として概念化することができ、各スイッチの一方の端子はＶｈｉｇｈ、Ｖｌｏｗ、またはＶｔｅｒｍのいずれかに接続され、他方の端子は共通の５０オーム抵抗器に接続され、これは次いでＤＵＴノードに接続される。このようにして、任意の所与の時間に１つのスイッチのみを閉じた状態などで、適切なスイッチを開閉することによって、３つのレベル間の遷移を実現することができる。

ＡＴＥ試験システムの特徴は、ＤＵＴへの正確なタイミングのＶｈｉｇｈ、Ｖｌｏｗ、およびＶｔｅｒｍ信号または遷移を送達する能力である。試験システムは、試験システムの有効性を損なう可能性のある温度、周波数、デューティサイクル、パルス幅、または試験ベクトル履歴などの変数とは無関係に、実質的に一定の伝播遅延および予測可能な信号エッジ配置を提供することが重要であり得る。

本発明者は、とりわけ、解決されるべき問題が、比較的小さい、生産するために安価である、従来のシステムよりも少ない電力を消費する、または従来のシステムと比較してより高い忠実度性能を提供する試験信号生成器システムを提供することを含むことを認識している。例えば、問題は、改善されたパルスエッジ配置精度または改善された帯域幅特性を有する試験信号生成器を提供することを含むことができる。

一例では、これらおよび他の問題の解決策は、複合ステージを有するドライバシステムを含むことができる。複合ステージは、広範囲の電圧および電流入出力信号に対応することができ、高帯域幅信号を改善された精度でサポートすることができる。一例では、複合ステージは、電圧信号を受信することができる第１の入力を含むことができ、かつ電流信号を受信することができる第２の入力を含むことができ、受信した電圧信号と電流信号の組み合わせに基づいて複合出力信号を提供することができる。一例では、複合ステージを含む試験システムは、クラスＡＢドライバのものと同様の電力操作特性を有し得、クラスＡドライバのものと同様の帯域幅特性を有し得る。

一例では、複合ステージは、高インピーダンス環境を提供し、したがって、フロントエンドスイッチングまたはドライバ回路で使用されるデバイスは、従来のクラスＡスイッチング回路で使用されるであろうデバイスよりも何倍も小さくすることができる。さらに、スイッチング動作は、複合ステージの高インピーダンス環境内で実行することができるため、フロントエンドスイッチング電流信号は、従来のクラスＡスイッチング回路で使用されるであろう電流信号よりも何倍も小さくすることができる。

一例では、複合ステージはまた、フロントエンドドライバまたはスイッチングステージをＤＵＴから分離するのに役立ち得る。従来のドライバ配置よりも改善した分離により、寄生負荷効果を低減することができ、帯域幅を改善することができる。したがって、容量キャンセルデバイスをより小さくまたはより少なく使用することができ、または完全に省略することができる。

この要約は、本特許出願の主題の概要を提供することを意図している。本発明の排他的または網羅的な説明を提供することを意図するものではない。発明を実施するための形態は、本特許出願に関するさらなる情報を提供するために含まれている。

任意の特定の要素または動作の議論を容易に識別するために、参照番号の最上位桁（複数可）は、その要素が最初に導入される図番号を指す。

図１は、概して、複数のドライバ回路を含む試験システムトポロジの例を示す。 図２は、概して、複合ステージおよび複数のドライバ回路を含む試験システムトポロジの例を示す。 図３は、概して、試験システムのための複合ステージのブロック図の例を示す。 図４は、概して、試験システムのための複合ステージの一部の概略図の例を示す。 図５は、概して、ＤＵＴに試験信号を提供するために試験システム内の複合ステージを使用することを含むことができる方法の例を示す。

試験システムのピンドライバ回路は、指定された時間に試験中のデバイス（ＤＵＴ）に電圧パルス刺激を提供することができ、任意選択で、ＤＵＴからの応答を測定することができる。試験システムは、比較的大きな出力信号の大きさ範囲にわたって高忠実度出力信号パルスを提供し、試験中の異なるタイプのデバイスに対応するように構成することができる。いくつかの例では、試験システムは、大きな電圧スイングを容易にするための物理的に大きな電流スイッチングステージを含む。しかしながら、そのような大電流スイッチングステージは、試験信号波形忠実度および試験信号帯域幅を損ない得る物理的に大きなスイッチングステージに関連する寄生効果に起因するなどの偽信号により、小さな電圧スイングの生成に関する傾向を示す可能性がある。

本明細書に記載される試験システムおよび方法は、とりわけ、高または低電力動作レベルでのパルスエッジ配置精度および信号帯域幅を改善することができるピンドライバアーキテクチャを提供する。一例では、本明細書に記載されたシステムは、信号をＤＵＴに提供する前に、複数の異なるドライバ回路から信号を受信し、組み合わせるための複合ステージを含むことができる。一例では、複合ステージは、クラスＡＢドライバステージからの信号を受信および処理するように構成されるような電圧信号増幅器回路と、クラスＡドライバステージからの信号を受信および処理するように構成されるようなトランスインピーダンス回路と、を含むことができる。さらに、ドライバステージ、または１つ以上のタイプのドライバステージの複数のインスタンスは、任意選択で、本明細書で説明する複合ステージとともに使用することができる。

一例では、複数のドライバまたはドライバステージを使用して、可変電圧および速度要件を有する様々な半導体デバイスを試験するように構成可能な試験システムを提供することができる。さらに、複数のドライバを使用して、物理層試験のための複数の信号レベル試験または「多重化」を強化または可能にすることができる。物理層試験中、複数のドライバを同時に切り替えて、様々な異なる刺激または駆動信号をＤＵＴに提供することができる。

一例では、クラスＡＢドライバは、広範囲の異なる電圧大きさ信号を送達するように構成することができ、最小量の電力を消費するように構成することができる。クラスＡＢドライバは、中程度の帯域幅およびタイミング精度を有することができる。クラスＡＢドライバは、ダイオードブリッジ、差動対のトランジスタ、または他のスイッチング要素を含むか、または使用することができる。一例では、クラスＡＢドライバは、システムオンチップ回路または他の回路もしくはデバイスの中程度の速度試験のために構成され得る。

一例では、クラスＡドライバは、比較的低い大きさの電流信号を送達するように構成することができ、高い帯域幅およびタイミング精度のために構成することができる。一例では、クラスＡドライバは、より大きな電流信号を、例えば、ドライバの出力ノードまたはＤＵＴの入力で直接的に、切り替えるように構成することができる。一例では、クラスＡドライバは、メモリ回路または他のデバイスの高速試験のために構成され得る。一例では、クラスＡドライバは、例えば、ＤＵＴで大きな電流信号を切り替えるために使用される大きな構成デバイスに起因して、ＤＵＴ上のその寄生負荷のために、試験システムの全体的な帯域幅を減少させることができる。一例では、いくつかの試験システムは、クラスＡドライバの負荷効果を相殺するための容量キャンセル要素を含むことができるが、そのような要素は物理的に大きい可能性があり、部品サイズおよびダイコストの増加に寄与し得る。一例では、本明細書で論じられるように、複合ステージは、そのようなキャンセル要素の必要性を減らすかまたは排除するために、より小さなクラスＡドライバとともに使用することができる。

図１は、概して、複数のドライバ回路を含む試験システムトポロジの第１の例１００を示す。第１の例１００は、クラスＡＢドライバ回路を含むことができる第１のドライバＡＢ１０８と、クラスＡドライバ回路を含むことができる第１のドライバＡ１１６と、を含む。第１の例１００は、指定された出力または負荷インピーダンスを提供するように構成することができる第１の抵抗器１０４などの出力要素をさらに含むことができる。一例では、第１の例１００は、コンパレータ回路、アクティブ負荷、または他の負荷デバイスを含むことができるなど、第１の負荷回路１２２を含むことができる。一例では、試験システムは、第１の出力電流１０６、ｉ＿ＯＵＴをＤＵＴピン１０２に提供するように構成される。

一例では、第１のドライバＡＢ１０８は、独自の専用ＤＣ電圧レベルによって駆動される各ブリッジと並列接続されたダイオードブリッジ間で選択することによって、電圧刺激信号を生成するように構成することができる。図１の第１の例１００では、ＤＣ電圧Ｖｉｈ１１０およびＶｉｌ１１２が、第１のドライバＡＢ１０８内のダイオードブリッジを駆動させる。スイッチングステージの後には、５０オームＤＵＴ環境を提供するために大きな電流を生成するように使用することができるような、電力ゲインを提供することができる電圧バッファリングステージが続き得る。

第１のドライバＡＢ１０８とは対照的に、第１のドライバＡ１１６は、ＤＵＴピン１０２に直接結合することができる比較的大きな電流スイッチステージを使用して、ＤＵＴピン１０２で遷移を生成するように構成することができる。第１のドライバＡ１１６の電流スイッチングステージは、電圧制御信号であり得るような制御信号スイング１２０に応答して、ＤＵＴピン１０２への電流およびＤＵＴピン１０２からの電流を交互に切り替えることができる。第１のドライバＡ１１６は、例えば、高速動作を提供することができる。なぜなら、それは、その付随する帯域幅制限および他の性能制限を有するクラスＡＢ電圧バッファリングステージによって負担されなくてもよいからである。

一例では、第１のドライバＡ１１６は、ＤＵＴピン１０２において比較的低い振幅信号を提供するように構成することができる。例えば、第１のドライバＡ１１６は、約２ボルトのスイングを有する信号を提供することができる。第１のドライバＡＢ１０８は、ＤＵＴピン１０２において、比較的高い振幅信号、例えば、－１．５～＋７ボルトを提供するように構成することができる。第１のドライバＡ１１６は、概して、第１のドライバＡＢ１０８よりも高いスイッチング速度または帯域幅で動作する。一例では、第１のドライバＡＢ１０８は、第１のドライバＡ１１６からスイッチング電流を吸収するように構成することができる。すなわち、第１のドライバＡＢ１０８は、第１のドライバＡ１１６が、例えば第１の抵抗器１０４を通って、電流を供給することができるバッファとして機能することができる。

第１のドライバＡＢ１０８および第１のドライバＡ１１６の特定の一方または両方を選択して、それ以外の場合、単一のドライバによって満たされない場合がある異なるＤＵＴ試験要件を満たすことができる。例えば、両方のドライバ回路はＤＵＴ波形を提供することができるが、第１のドライバＡＢ１０８は、大きな振幅、低帯域幅刺激信号を提供するように構成することができ、第１のドライバＡ１１６は、低振幅、高帯域幅刺激信号を提供するように構成することができる。

一例では、第１のドライバＡＢ１０８および第１のドライバＡ１１６は、有効ピンを共有しない。代わりに、各ドライバ回路は、ピンＥｎＡＢ１１４およびＥｎＡ１１８を介した独立したイネーブル制御を含む。独立したイネーブル制御は、第１のドライバＡＢ１０８が低速、高電圧刺激源として機能し、第１のドライバＡ１１６からスイッチング電流を吸収するための静的、非遷移バッファとして機能することを容易にする。

図２は、概して、複合ステージ２０２および複数のドライバ回路を含む試験システムトポロジの第２の例２００を示す。第２の例２００は、第２のドライバＡＢ２０８および第２のドライバＡ２１６を含むことができる。一例では、第２のドライバＡＢ２０８は、第１のドライバＡＢ１０８と同じまたは類似のデバイスであることができ、第２のドライバＡ２１６は、図１の例から第１のドライバＡ１１６と同じまたは類似のデバイスであることができる。

一例では、第２のドライバＡ２１６は、第１のドライバＡ１１６よりも物理的に小さなデバイスであり得る。例えば、第２のドライバＡ２１６は、第１のドライバＡ１１６よりも少なくとも１倍および任意選択で数倍小さくすることができる。第２のドライバＡ２１６は、第１のドライバＡ１１６と同様のタイミング特性を有するが、異なる振幅特性を有する信号を提供するように構成することができる。一例では、第２のドライバＡ２１６は、より少ないダイエリアを占有することができるか、あるいはより寛大な性能要件を有する構成要素を含むか、または使用することができるため、第１のドライバＡ１１６よりも製造するために費用対効果を高くすることができる。

第２の例２００は、図１の考察で上述した項目と同じであるかまたは類似であることができるように、第１の抵抗器１０４、ＤＵＴピン１０２、および第１の負荷回路１２２をさらに含むことができる。すなわち、第２の例２００の第２のドライバＡＢ２０８および第２のドライバＡ２１６は、図１の例からのドライバと互換的に使用されて、ＤＵＴピン１０２を介してＤＵＴに信号を提供することができるか、または、第２のドライバＡＢ２０８および第２のドライバＡ２１６は、図１の例のように、同じ第１の抵抗器１０４または第１の負荷回路１２２で終端することができる。

第２の例２００は、複合ステージ２０２および第１の増幅器回路２０４をさらに含むことができる。複合ステージ２０２は、第２のドライバＡＢ２０８からおよび第２のドライバＡ２１６から試験信号を受信し、応答的に、第１の増幅器回路２０４を介して信号をＤＵＴピン１０２に提供するように構成することができる。第１の増幅器回路２０４は、ＤＵＴピン１０２に送達するために、複合ステージ２０２からの信号をバッファリングまたは増幅するように構成することができる。一例では、複合ステージ２０２は、第２のドライバＡＢ２０８または第２のドライバＡ２１６からの信号を同時にまたは順次受信し、応答することができる。

複合ステージ２０２は、第２のドライバＡＢ２０８または第２のドライバＡ２１６から受信した信号に対して比較的高い入力インピーダンス環境を提供することができる。したがって、第２のドライバＡＢ２０８または第２のドライバＡ２１６の一方または両方によって提供されるスイッチング信号は、例えば、図１からの第１の例１００の第１のドライバＡＢ１０８または第１のドライバＡ１１６によって提供される信号よりも比較的小さくてもよい。例えば、第２のドライバＡ２１６からの電流信号のスイッチングは、第１のドライバＡ１１６からの信号よりも１倍または数倍小さくてもよい。複合ステージ２０２は、より小さい信号を受信し、それらを電圧信号に変換し、次いで、第１の増幅器回路２０４を介して信号をＤＵＴピン１０２に送達することができる。複合ステージ２０２および第１の増幅器回路２０４によってＤＵＴピン１０２から分離された第２のドライバＡ２１６により、第２のドライバＡ２１６からの寄生負荷を低減または排除することができ、したがって、信号経路からキャンセル構成要素または他の緩和回路を省略することができる。

図３は、概して、複合ステージ２０２のブロック図の例を示す。複合ステージ２０２は、とりわけ、複合ステージゲイン回路３０８およびトランスインピーダンス回路３１０を含むことができる。複合ステージゲイン回路３０８は、電圧入力ノード３０２から第１の入力信号を受信するように構成することができ、トランスインピーダンス回路３１０は、電流入力ノード３０４から第２の入力信号を受信するように構成することができる。すなわち、複合ステージ２０２は、電圧入力ノード３０２で電圧入力信号を受信するように構成することができ、複合ステージ２０２は、電流入力ノード３０４で電流入力信号を受信するように構成することができる。

一例では、複合ステージゲイン回路３０８は、電圧入力ノード３０２を使用して第２のドライバＡＢ２０８から１つ以上の信号を受信するように構成されたバッファ回路または増幅器回路を含むことができる。電圧入力ノード３０２での信号に応答して、複合ステージゲイン回路３０８は、加算ノード３１２で出力信号の第１の部分を提供することができる。一例では、複合ステージゲイン回路３０８は、振幅、持続時間、周波数、位相、または他の特性において、電圧入力ノード３０２で第２のドライバＡＢ２０８から受信した信号と実質的に同じ信号を提供する通過電圧バッファを含むことができる。

一例では、トランスインピーダンス回路３１０は、電流入力ノード３０４を使用して第２のドライバＡ２１６から１つ以上の信号を受信するように構成された回路を含むことができる。電流入力ノード３０４で受信された電流信号に応答して、トランスインピーダンス回路３１０は、加算ノード３１２で出力信号の第２の部分を提供することができる。すなわち、トランスインピーダンス回路３１０は、電流信号を受信し、応答的に、対応する電圧信号を提供することができる。一例では、トランスインピーダンス回路３１０は、電流入力ノード３０４で電流信号を受信し、次いで、受信した電流信号の特性に対応するか、またはそれに依存する振幅、持続時間、周波数、位相、または他の信号特性を有する電圧信号を提供するように構成することができる。

一例では、加算ノード３１２は、複合ステージゲイン回路３０８から出力信号の第１の部分を受信し、トランスインピーダンス回路３１０から出力信号の第２の部分を受信する。加算ノード３１２は、信号部分を一緒に組み合わせるかまたは加算して、出力信号の第１の部分と第２の部分との重ね合わせである出力信号を提供するように構成されたノードまたは回路を含むことができる。他の信号も同様に、加算ノード３１２で重ね合わせることができるか、または組み合わせることができる。複合ステージ２０２は、複合ステージ出力ノード３０６における加算ノード３１２から、例えば、第１の増幅器回路２０４に出力信号を提供することができる。例えば、第１の増幅器回路２０４は、複合ステージ出力ノード３０６から電圧出力信号の第１および第２の部分を含む重ね合わせ信号を受信し、応答的に、第１の抵抗器１０４またはＤＵＴピン１０２に試験信号を提供することができる。

図４は、概して、複合ステージ２０２の概略図の例を示す。一例では、複合ステージ２０２の概略図は、図３のブロック図の例から、複合ステージゲイン回路３０８またはトランスインピーダンス回路３１０で使用することができる構成要素を含むかまたは表現することができる。

図４の例では、複合ステージ２０２は、電圧入力ノード３０２から電圧信号を受信するように構成された複合ステージ増幅器回路４０２を含む。複合ステージ増幅器回路４０２は、電圧入力ノード３０２における信号に応答して、複合ステージ増幅器回路４０２と複合ステージ出力ノード３０６との間に結合されたフィードバックネットワーク４０６に対応する電圧信号を提供することができる。一例では、複合ステージ増幅器回路４０２および／またはフィードバックネットワーク４０６は、電圧入力ノード３０２で受信された信号の実質的に１：１の表現を含むことができる信号を複合ステージ出力ノード３０６に提供するように構成することができる。フィードバックネットワーク４０６の様々な構成要素を一例として示し、他の構成または構成要素を使用して、例えば、複合ステージ２０２の帯域幅特性を同様に強化することができる。

図４の例では、複合ステージ２０２は、トランスインピーダンス抵抗器４０４を含む。トランスインピーダンス抵抗器４０４は、電流入力ノード３０４に結合することができ、例えば、第２のドライバＡ２１６から電流入力信号を受信するように構成することができる。一例では、トランスインピーダンス抵抗器４０４は、１キロオームなどの固定抵抗特性を有することができる。一例では、トランスインピーダンス抵抗器４０４は、例えば、電流入力ノード３０４から受信される信号の大きさまたは他の特性に基づいて判定することができる可変または選択可能な抵抗特性を有することができる。トランスインピーダンス抵抗器４０４は、例えば、フィードバックネットワーク４０６を使用して、または信号を組み合わせるように構成された別の回路を使用して、電流入力信号を受信し、それを複合ステージ増幅器回路４０２または電圧入力ノード３０２からの他の電圧信号と組み合わせることができる電圧信号に変換するために使用することができる。一例では、フィードバックネットワーク４０６は、電流入力ノード３０４における複合ステージ２０２の見かけの入力インピーダンス特性を、例えば、トランスインピーダンス抵抗器４０４のインピーダンス特性未満に低減するように構成することができる。

図５は、概して、試験システムにおいて複合ステージを使用して、試験信号をＤＵＴに提供することを含むことができる方法５００の例を示す。一例では、方法５００は、図２、図３、または図４の例からの複合ステージ２０２を含むか、または使用することができる。方法５００の例の複合ステージは、それぞれの電圧および電流刺激信号を受信し、電流刺激信号を電圧に変換し、電圧信号を組み合わせて電圧出力信号をＤＵＴに提供するように構成することができる。

ブロック５０２において、方法５００は、電圧ドライバに制御信号を提供することを含むことができる。ブロック５０２は、タイミングコントローラまたは他の制御回路を含むか、または使用して、第２のドライバＡＢ２０８などの電圧ドライバに制御信号を発行することができる。一例では、ブロック５０２は、タイミングコントローラを使用して、Ｖｉｈ１１０およびＶｉｌ１１２信号を異なるそれぞれの重複していない時間に第２のドライバＡＢ２０８に提供することを含み得る。ブロック５０２で提供される制御信号に応答して、方法５００は、ブロック５０４で継続し、電圧ドライバを使用して、電圧試験信号を複合ステージに提供することができる。例えば、ブロック５０４は、第２のドライバＡＢ２０８を使用して、電圧試験信号または複数の電圧試験信号を複合ステージ２０２に提供することを含むことができる。

ブロック５０６において、方法５００は、制御信号を電流ドライバに提供することを含むことができる。ブロック５０６は、同じもしくは異なるタイミングコントローラまたは他の制御回路を含むか、または使用して、第２のドライバＡ２１６などの電流ドライバに制御信号を発行することができる。一例では、ブロック５０６は、制御信号スイング１２０を第２のドライバＡ２１６に提供するためにタイミングコントローラを使用することを含み得る。ブロック５０６で提供される制御信号に応答して、方法５００は、ブロック５０８で継続し、電流ドライバを使用して、電流試験信号を複合ステージに提供することができる。例えば、ブロック５０８は、第２のドライバＡ２１６を使用して、電流試験信号または複数の電流試験信号を複合ステージ２０２に提供することを含むことができる。一例では、ブロック５０２およびブロック５０６に提供される制御信号は、ブロック５０４に提供される電圧試験信号およびブロック５０８に提供される電流試験信号が実質的に順次提供され得るか、または実質的に同時に提供され得るように、実質的に同時に提供され得る。言い換えれば、電圧試験信号は、電流試験信号が複合ステージに提供されるのと異なる時間または同時に複合ステージに提供することができる。

ブロック５１０において、複合ステージは、ブロック５０４から１つ以上の電圧試験信号を受信することができ、複合ステージは、ブロック５０８から１つ以上の電流試験信号を受信することができる。様々な電圧信号および電流信号は、異なる重複しない到着時間および持続時間を有することができ、または信号は、重複することができるか、または同時に受信することができる。１つ以上の電圧試験信号は、複合ステージ２０２の電圧入力ノード３０２で受信することができ、１つ以上の電流試験信号は、複合ステージ２０２の電流入力ノード３０４で受信することができる。

ブロック５１２およびブロック５１４は、実質的に同時に実行することができるか、または順次または異なる時間に実行することができる。ブロック５１２において、方法５００は、ブロック５１０において複合ステージで受信した電圧試験信号をバッファリングすることと、応答的に、複合ステージ出力信号の第１の電圧信号部分を提供することと、を含むことができる。ブロック５１２で電圧試験信号をバッファリングすることは、複合ステージゲイン回路３０８、複合ステージ増幅器回路４０２、または複合ステージ２０２のフィードバックネットワーク４０６のうちの１つ以上を使用することを含むことができる。

ブロック５１４において、方法５００は、ブロック５１０において複合ステージで受信した電流試験信号を処理することと、応答的に、複合ステージ出力信号の第２の電圧信号部分を提供することと、を含むことができる。ブロック５１４で電流試験信号を処理することは、複合ステージ２０２のトランスインピーダンス回路３１０またはトランスインピーダンス抵抗器４０４を使用することなど、トランスインピーダンスデバイスまたは回路を使用することを含むことができる。

ブロック５１６において、方法５００は、ブロック５１２およびブロック５１４からの第１および第２の電圧信号部分を組み合わせて、複合ステージ出力信号を提供することを含むことができる。一例では、例えば、加算ノード３１２で、第１および第２の電圧信号部分を加算して、または重ね合わせて、複合ステージ出力信号を提供することができる。ブロック５１８において、複合ステージ出力信号は、例えば、第１の増幅器回路２０４を使用して、バッファリングまたは増幅され得、ＤＵＴピン１０２などのＤＵＴに提供され得る。

一例では、前述のように、解決されるべき問題は、比較的小さい、生産するのに安価である、従来のシステムよりも少ない電力を消費する、または従来のシステムと比較してより高い忠実度性能を提供する試験信号生成器システムを提供することを含む。例えば、問題は、改善されたパルスエッジ配置精度または改善された帯域幅特性を有する試験信号生成器を提供することを含むことができる。本開示の様々な態様は、試験システムに関連するこれらのおよび他の問題の解決策を提供するのに役立つことができる。

一例では、態様１は、ピンドライバシステムのための複合ステージ回路であって、少なくとも第１のドライバおよび第２のドライバからの入力信号に応答する複合ステージ回路を含むことか、または使用することができ、複合ステージ回路は、複合ステージ出力ノードで出力電圧信号を出力ゲインステージに提供するように構成されるように、主題（装置、システム、デバイス、方法、動作を実行するための手段、またはデバイスによって実行されるとデバイスに動作を実行させることができる命令を含むデバイス可読媒体、または製品など）を含むか、または使用することができる。態様１において、複合ステージ回路は、第１のドライバから入力電圧信号を受信するように構成された電圧入力ノードと、第２のドライバから入力電流信号を受信するように構成された電流入力ノードと、電圧入力ノードで入力電圧信号を受信し、入力電圧信号に基づいて、複合ステージ出力ノードで出力電圧信号の第１の部分を提供するように構成された第１のゲイン回路と、電流入力ノードで入力電流信号を受信し、入力電流信号に基づいて、複合ステージ出力ノードで出力電圧信号の第２の部分を提供するように構成されたトランスインピーダンス回路と、を含むことができる。態様１において、出力電圧信号の第１および第２の部分を複合ステージ出力ノードで重ね合わせて、出力電圧信号を提供することができる。

態様２は、電流入力ノードと複合ステージ出力ノードとの間に直列に結合された抵抗器を含むトランスインピーダンス回路を任意選択で含むように、態様１の主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様３は、電流入力ノードの見かけの入力インピーダンスを抵抗器のインピーダンス特性よりも小さいように低減するように構成されたフィードバックネットワークを含む第１のゲイン回路を任意選択で含むように、態様２の主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様４は、出力抵抗器を介して試験中のデバイス（ＤＵＴ）に試験信号を提供するように構成された出力ゲインステージを任意選択で含むまたは使用するように、態様１～３のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができ、試験信号は、複合ステージ出力ノードでの出力電圧信号に基づく。

態様５は、複合ステージ回路の帯域幅特性を増強するように構成されたフィードバックネットワークを含む第１のゲイン回路を任意選択で含むまたは使用するように、態様１～４のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様６は、出力電圧信号の第１の部分を、第１のドライバからの入力電圧信号と実質的に同じ大きさおよび位相で提供するように構成された第１のゲイン回路を任意選択で含むように、態様５の主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様７は、第１の速度で電圧試験信号を提供するように構成されたクラスＡＢドライバを含む第１のドライバと、第１の速度未満の第２の速度で電流試験信号を提供するように構成されたクラスＡドライバを含む第２のドライバと、を任意選択で含むまたは使用するように、態様１～６のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様８は、制御回路からの第１の制御信号に応答して第１のドライバから入力電圧信号を受信するように構成された電圧入力ノードを任意選択で含むように、態様１～７のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができ、あるいは任意選択で組み合わせることができ、電流入力ノードは、制御回路からの第２の制御信号に応答して第２のドライバから入力電流信号を受信するように構成される。態様８では、制御回路は、第１の制御信号と第２の制御信号を同時にアサートすることができる。

態様９は、加算回路を使用して複合ステージ出力ノードで、重ね合わされたまたは組み合わされた出力電圧信号の第１および第２の部分を任意選択で含むように、態様１～８のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様１０は、複合ステージ出力ノードでトランスインピーダンス回路に結合された第１のゲイン回路を任意選択で含むように、態様１～９のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様１１は、試験中のデバイス（ＤＵＴ）に試験信号を提供するためのドライバ回路を含むまたは使用することができるような、主題（装置、システム、デバイス、方法、動作を実行するための手段、またはデバイスによって実行されるとデバイスに動作を実行させることができる命令を含むデバイス可読媒体、または製品など）を含むまたは使用することができる。態様１１において、ドライバ回路は、第１のドライバステージからの入力電圧信号に応答して中間出力ノードに第１の電圧出力信号を提供するように構成された電圧バッファ回路と、異なる第２のドライバステージからの入力電流信号に応答して中間出力ノードに第２の電圧出力信号を提供するように構成されたトランスインピーダンス回路と、中間出力ノードから、第１の電圧出力信号および第２の電圧出力信号の重ね合わせを含む組み合わせ信号を受信し、組み合わせ信号に応答して、出力信号をＤＵＴに提供するように構成された増幅器回路と、を備える。

態様１２は、入力電圧信号を提供するために第１のドライバステージを任意選択で含むまたは使用し、入力電流信号を提供するために第２のドライバステージを含むまたは使用するように、態様１１の主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様１３は、任意選択で、入力電圧信号を２つ以上の離散および非ゼロ信号レベルで提供するように構成された第１のドライバステージを含み、入力電流信号を２つ以上の離散非ゼロ信号レベルで提供するように第２のドライバステージを含むように、態様１２の主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様１４は、任意選択で、信号の大きさおよび信号タイミング命令を第１および第２のドライバステージの各々に提供するように構成された制御回路を含むまたは使用するように、態様１２または１３のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様１５は、入力電圧信号として比較的低速信号を提供するために第１のドライバステージを任意選択で含むまたは使用するように、態様１２～１４のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。態様１５では、第２のドライバステージは、入力電流信号として比較的高速信号を提供するように構成することができる。

態様１６は、試験中のデバイス（ＤＵＴ）にデジタル試験信号を提供するための方法を含むまたは使用することができるような、主題（装置、システム、デバイス、方法、動作を実行するための手段、またはデバイスによって実行されるとデバイスに動作を実行させることができる命令を含むデバイス可読媒体、または製品など）を含むまたは使用することができる。態様１６では、方法は、電圧試験信号を電圧入力ノードに提供することと、電流試験信号を電流入力ノードに提供することと、電圧試験信号をバッファリングして、複合出力信号の第１の電圧信号部分を提供することと、電流試験信号を処理して、複合出力信号の第２の電圧信号部分を提供することであって、複合出力信号が、第１の電圧信号部分と第２の電圧信号部分の組み合わせを含む、提供することと、複合出力信号をバッファリングして、デジタル試験信号をＤＵＴに提供することと、を含むことができる。

態様１７は、任意選択で、電流試験信号を受信するためにトランスインピーダンス回路を使用することを含む、電流試験信号を処理することを含み、応答的に、複合出力信号の第１の電圧信号部分を提供するように、態様１６の主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様１８は、増幅器回路を使用して複合出力信号をバッファリングすることを任意選択で含むように、態様１６または１７のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様１９は、第１のクラスの信号ドライバに属する第１のドライバ回路を使用して電圧試験信号を提供することと、異なる第２のクラスの信号ドライバに属する第２のドライバ回路を使用して電流試験信号を提供することと、を任意選択で含むように、態様１６～１８のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

態様２０は、タイミングおよび／または大きさ制御信号を第１および第２のドライバ回路に提供することと、応答的に、第１および第２のドライバ回路を使用してそれぞれ電圧試験信号および電流試験信号を提供することと、を任意選択で含むように、態様１６～１９のうちの１つまたは任意の組み合わせの主題を含むまたは使用することができるか、あるいは任意選択で組み合わせることができる。

これらの非限定的な態様のそれぞれは、それ自体で成り立つ場合、あるいは本明細書の他の場所で論じられている他の態様、例、または特徴のうちの１つ以上を用いる様々な順列または組み合わせで組み合わせる場合がある。

この発明を実施するための形態は、発明を実施するための形態の一部を形成する添付図面の参照を含む。図面は、実例として、本発明を実施することができる特定の実施形態を示す。これらの実施形態は、本明細書では「例」とも呼ばれる。そのような例は、図示または記載されたものに加えて要素を含むことができる。しかしながら、本発明者らは、図示または記載された要素のみが提供される例も想到する。本発明者らは、特定の例（またはその１つ以上の態様）に関してか、または本明細書に図示または記載された他の例（またはその１つ以上の態様）に関して、図示または記載されたそれらの要素（またはその１つ以上の態様）の任意の組合せまたは順列を使用する例を想到する。

この文書では、「ａ」または「ａｎ」という用語は、特許文書で一般的であるように、「少なくとも１つ」または「１つ以上」の他の実例または使用法とは無関係に、１つまたは２つ以上を含むように使用される。この文書では、「または」という用語は、特に指定のない限り、「ＡまたはＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、および「ＡおよびＢ」を含むように、非排他的な「または」を指すために使用される。この文書では、「含む」および「それにおいて（ｉｎ ｗｈｉｃｈ）」という用語は、「備える」および「そこで（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語の同等語として使用される。

以下の請求項において、「含む」および「備える」という用語は制限のないものであり、すなわち、請求項でそのような用語の後に列挙されたものに加えて要素を含むシステム、デバイス、物品、組成物、調製物、またはプロセスは、依然としてその請求項の範囲内にあると考えられる。さらに、以下の請求項では、「第１」、「第２」、および「第３」などの用語は、単にラベルとして使用され、その対象に数値的な要件を課すことを意図するものではない。

本明細書に記載される方法の例は、少なくとも部分的に機械またはコンピュータに実装することができる。いくつかの例は、上記の例に記載したような方法を実行するために電子デバイスを構成するように動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含むことができる。そのような方法の実装は、マイクロコード、アセンブリ言語コード、高水準の言語コードなどのコードを含むことができる。そのようなコードは、様々な方法を実行するためのコンピュータ可読命令を含むことができる。コードは、コンピュータプログラム製品の一部を形成することができる。さらに、一例では、コードは、実行中または他の時点などで、１つ以上の揮発性、非一時的な、または不揮発性の有形のコンピュータ可読媒体上に有形に記憶することができる。これらの有形のコンピュータ可読媒体の例としては、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などを挙げることができるが、これらに限定されない。

上記の説明は例示的なものであり、限定的なものではないことが意図される。例えば、上記の例（またはその１つ以上の態様）を互いに組み合わせて使用してもよい。当業者などであれば、上記の説明を検討することにより、他の実施形態を使用することができる。要約は、読者が技術的開示の性質を迅速に確認することを可能にするために提供される。要約は、請求項の範囲または意味を解釈または限定するために使用されないということを理解した上で提出される。また、上記の発明を実施するための形態では、開示を簡素化するために、様々な特徴をグループ化してまとめることができる。これは、特許請求されていない開示された特徴がいずれかの請求項に不可欠であることを意図するものとして解釈されるべきではない。むしろ、本発明の主題は、特定の開示された実施形態のすべての特徴より少ない場合がある。したがって、以下の請求項は、ここで、例または実施形態として発明を実施するための形態に組み込まれ、各請求項は別個の実施形態としてそれ自体で成り立ち、そのような実施形態は、様々な組み合わせまたは順列で互いに組み合わせることができることが考えられる。本発明の範囲は、添付の請求項を参照して、そのような請求項が権利を与えられる均等物の全範囲とともに決定されるべきである。

108 ドライバＡＢ
116 ドライバＡ
120 スイング
122 負荷回路
202 複合ステージ
204 増幅器回路
208 ドライバＡＢ
216 ドライバＡ
308 複合ステージゲイン回路
310 トランスインピーダンス回路

Claims (20)

1. ピンドライバシステムのための複合ステージ回路であり、少なくとも第１のドライバおよび第２のドライバからのそれぞれの入力信号に応答する複合ステージ回路であって、前記複合ステージ回路は、複合ステージ出力ノードで、出力電圧信号を出力ゲインステージに提供するように構成されており、前記複合ステージ回路は、
   前記第１のドライバから入力電圧信号を受信するように構成された電圧入力ノードと、
   前記第２のドライバから入力電流信号を受信するように構成された電流入力ノードと、
   前記電圧入力ノードで前記入力電圧信号を受信し、前記入力電圧信号に基づいて、前記複合ステージ出力ノードで第１の電圧信号を提供するように構成された第１のゲイン回路と、
   前記電流入力ノードで前記入力電流信号を受信し、前記入力電流信号に基づいて、前記複合ステージ出力ノードで第２の電圧信号を提供するように構成されたトランスインピーダンス回路と、を備え、
   前記第１の電圧信号および第２の電圧信号が、前記複合ステージ出力ノードで組み合わされて、前記出力電圧信号を提供する、複合ステージ回路。
2. 前記トランスインピーダンス回路は、前記電流入力ノードと前記複合ステージ出力ノードとの間に直列に結合された抵抗器を含む、請求項１に記載の複合ステージ回路。
3. 前記第１のゲイン回路が、前記抵抗器のインピーダンス特性よりも小さい前記電流入力ノードの見かけの入力インピーダンスを提供するように構成されたフィードバックネットワークを含む、請求項２に記載の複合ステージ回路。
4. 出力抵抗器を介して試験中のデバイス（ＤＵＴ）に試験信号を提供するように構成された前記出力ゲインステージを備え、前記試験信号は、前記複合ステージ出力ノードでの前記出力電圧信号に基づく、請求項１に記載の複合ステージ回路。
5. 前記第１のゲイン回路は、フィードバックネットワークを含み、前記複合ステージ回路の帯域幅特性への影響によって、前記フィードバックネットワークの構成要素が選択される、請求項１に記載の複合ステージ回路。
6. 前記第１のゲイン回路は、前記第１の電圧信号に、前記第１のドライバからの前記入力電圧信号の大きさおよび位相特性に対応する大きさおよび位相特性を提供するように構成されている、請求項５に記載の複合ステージ回路。
7. 前記第１のドライバは、第１の速度で電圧試験信号を提供するように構成されたクラスＡＢドライバを含み、前記第２のドライバは、前記第１の速度以上の第２の速度で電流試験信号を提供するように構成されたクラスＡドライバを含む、請求項１に記載の複合ステージ回路。
8. 前記電圧入力ノードは、制御回路からの第１の制御信号に応答して前記第１のドライバから前記入力電圧信号を受信するように構成されており、前記電流入力ノードは、前記制御回路からの第２の制御信号に応答して前記第２のドライバから前記入力電流信号を受信するように構成されており、前記制御回路は、前記第１の制御信号および前記第２の制御信号を少なくとも部分的に同時にアサートする、請求項１に記載の複合ステージ回路。
9. 前記第１の電圧信号および前記第２の電圧信号は、加算回路を使用して前記複合ステージ出力ノードで重ね合わされている、請求項１に記載の複合ステージ回路。
10. 前記第１のゲイン回路は、前記複合ステージ出力ノードで前記トランスインピーダンス回路に結合されている、請求項１に記載の複合ステージ回路。
11. 試験中のデバイス（ＤＵＴ）に試験信号を提供するためのドライバ回路であって、
    第１のドライバステージからの入力電圧信号に応答して、中間出力ノードにおいて第１の電圧出力信号を提供するように構成された電圧バッファ回路と、
    異なる第２のドライバステージからの入力電流信号に応答して、前記中間出力ノードにおいて第２の電圧出力信号を提供するように構成されたトランスインピーダンス回路と、
    前記中間出力ノードから、前記第１および第２の電圧出力信号の重ね合わせを含む組み合わせ信号を受信し、前記組み合わせ信号に応答して、出力信号を前記ＤＵＴに提供するように構成された増幅器回路と、を備える、ドライバ回路。
12. 前記入力電圧信号を提供するように構成された前記第１のドライバステージと、前記入力電流信号を提供するように構成された前記第２のドライバステージと、を備える、請求項１１に記載のドライバ回路。
13. 前記第１のドライバステージは、２つ以上の離散および非ゼロ信号レベルで前記入力電圧信号を提供するように構成されており、前記第２のドライバステージは、２つ以上の離散の非ゼロ信号レベルで前記入力電流信号を提供するように構成されている、請求項１２に記載のドライバ回路。
14. 信号大きさ命令ならびに信号タイミング命令を前記第１のドライバステージおよび前記第２のドライバステージの各々に提供するように構成された制御回路をさらに備える、請求項１２に記載のドライバ回路。
15. 前記第１のドライバステージは、前記第２のドライバステージによって提供される前記入力電流信号の速度と比較して、前記入力電圧信号として比較的低速信号を提供するように構成されており、
    前記第２のドライバステージは、前記第１のドライバステージによって提供される前記入力電圧信号の速度と比較して、前記入力電流信号として比較的高速信号を提供するように構成されている、請求項１２に記載のドライバ回路。
16. デジタル試験信号を試験中のデバイス（ＤＵＴ）に提供するための方法であって、
    電圧試験信号を電圧入力ノードに提供することと、
    電流試験信号を電流入力ノードに提供することと、
    前記電圧試験信号をバッファリングして、第１の電圧信号を提供することと、
    前記電流試験信号を処理して、第２の電圧信号を提供することであって、複合出力信号が、前記第１の電圧信号と前記第２の電圧信号の組み合わせを含む、提供することと、
    前記複合出力信号をバッファリングして、前記デジタル試験信号を前記ＤＵＴに提供することと、を含む、方法。
17. 前記電流試験信号を処理することは、前記電流試験信号を受信し、応答的に、前記第２の電圧信号を提供するようにトランスインピーダンス回路を使用することを含む、請求項１６に記載の方法。
18. 前記複合出力信号をバッファリングすることは、前記複合出力信号を増幅することを含む、請求項１６に記載の方法。
19. 前記電圧試験信号を提供することは、第１のクラスＡＢドライバ回路を使用することを含み、前記電流試験信号を提供することは、異なる第２のクラスＡドライバ回路を使用することを含む、請求項１６に記載の方法。
20. タイミング制御信号または大きさ制御信号のうちの少なくとも１つを前記第１のクラスＡＢドライバ回路および前記第２のクラスＡドライバ回路にそれぞれ提供することと、応答的に、前記第１のクラスＡＢドライバ回路および前記第２のクラスＡドライバ回路を使用して、前記電圧試験信号および前記電流試験信号をそれぞれ提供することと、をさらに含む、請求項１９に記載の方法。

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