JP2020039576A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、回路面積が大きくなる問題があった。【解決手段】本発明の半導体装置は、１つの計測指示信号から複数の分岐計測指示信号を生成する分岐回路２２と、複数の分岐計測指示信号に対してそれぞれ遅延時間を与えてＮ本のプローブ信号を生成する送信側遅延回路２３と、プローブ信号を後段の回路に伝達するＭ個のプリドライバ回路２５と、プローブ信号に基づきＮ個の超音波素子を駆動するＭ個のドライバ回路２６と、Ｍ個のプリドライバ回路及びドライバ回路の中からＮ本のプローブ信号を伝達させるＮ個のプリドライバ回路２５及びドライバ回路２６を選択し、選択した範囲を測定範囲の走査タイミングに応じて切り替えるアクティブ範囲切替回路と、を有し、プリドライバ回路２５より前段の回路は、低耐圧素子により回路が構成され、前記ドライバ回路は、高耐圧素子により回路が構成される。【選択図】図２

Description

本発明は半導体装置に関し、例えば、複数の超音波素子を駆動して、超音波計測信号を取得する超音波プローブに用いられる半導体装置に関する。

近年、超音波信号を用いたエコー検査装置の利用が広がっている。特に、持ち運びが容易なポータブルエコー検査装置は利用できる場所も多く、エコー装置の利用範囲の拡大に寄与している。このようなポータブルエコー検査装置では、ケーブルの取り回しを容易にするために表示部及びデジタル信号処理を行う本体部と、超音波信号の送受信を行うプローブと、を接続するケーブルを有する。また、近年、プローブに搭載される超音波信号の送受信を行う超音波素子の数が多くなっている。そのため、超音波素子への送受信信号を本体部とプローブとを接続するケーブル内の配線を介して送受信するとケーブルが太くなる問題がある。

そこで、特許文献１、２に本体部とプローブとを接続するケーブルに含まれる信号線の削減技術が開示されている。特許文献１、２では、超音波素子に与える信号と超音波素子から受信した信号とに対して信号処理を行う信号処理回路をプローブに備える。そして、特許文献１、２では、信号処理回路により本体部とプローブを接続するケーブル内の信号線を介して送受信される信号の本数を削減する。これにより、特許文献１、２では、ケーブル内の信号線の数を削減してケーブルを細くする。

また、プローブの体積を小さくする要求も高まっている。プローブを小さくする1つの方法として、プローブ内に搭載される部品の小型がある。このような部品の小型化を行う一例が特許文献３に開示されている。特許文献３は、超音波探触子に関するものであり、超音波探触子が振動子と、低電圧トランジスタと高電圧トランジスタとのカレント・ミラーから成り、前記振動子に前記高電圧トランジスタが接続される振動子駆動部と、前記振動子駆動部の低電圧トランジスタに動作電流を供給する電流源から構成される送波回路と、前記振動子駆動部と同じ構成である送波回路駆動部レプリカと、前記送波回路駆動部レプリカに一定の電流を供給するバイアス部と、前記送波回路駆動部レプリカの低電圧トランジスタに流れる電流をコピーして取り出す観測部とから構成される補正部と、前記観測部で取り出した電流値と同じ電流値が流れるように、前記送波回路の電流源に信号を渡す分配部と、を有する。

特開２００７−１３９５７０号公報 特開２０１７−１７６３１１号公報 特開２０１７−２２１７０４号公報

近年、プローブに設ける超音波素子の数を増やし、複数の超音波素子の一部の超音波素子のみを超音波の送受信を行うアクティブ状態とし、このアクティブ状態とする超音波素子の範囲をずらして、測定範囲を走査することが行われている。このような場合、アクティブ状態とする超音波素子の範囲を選択するセレクタが必要になる。そして、このセレクタを設けることで回路面積が増大する問題が発生する。

しかしながら、特許文献１〜３に記載の技術ではでは、セレクタを有する構成は開示されておらず、例えば、特許文献３に記載の技術を用いてもセレクタを追加する一によっては回路面積が大幅に増加してしまう問題が発生する。

実施の形態１にかかる半導体装置は、１つの計測指示信号を分岐させて複数の分岐計測指示信号を生成する分岐回路と、複数の前記分岐計測指示信号に対してそれぞれ超音波ビームフォーミングの形状に応じた遅延時間を与えてＮ（Ｎは整数）本のプローブ信号を生成する送信側遅延回路と、前記プローブ信号を後段の回路に伝達するＭ（Ｍは整数）個のプリドライバ回路と、前記プリドライバ回路を介して伝達される前記プローブ信号に基づきＮ個の超音波素子を駆動するＭ個のドライバ回路と、Ｎ本の前記プローブ信号を伝達させるＮ個の前記プリドライバ回路及び前記ドライバ回路をＭ個の前記プリドライバ回路及び前記ドライバ回路の中から選択し、選択した範囲を測定範囲の走査タイミングに応じて切り替えるアクティブ範囲切替回路と、を有し、前記分岐回路、前記送信側遅延回路、前記アクティブ範囲切替回路及び前記プリドライバ回路は、接地配線と低電圧電源配線との間に構成される回路であって、低耐圧素子により回路が構成され、前記ドライバ回路は、前記接地配線と前記低電圧電源配線よりも高い電圧の高電圧電源が供給される高電圧電源配線との間に構成される回路であって、高耐圧素子により回路が構成される。

本発明にかかる半導体装置によれば、超音波素子の駆動処理と超音波素子から得られる計測信号の受信処理を行うアナログ信号処理回路を小型して回路面積を削減することができる。

本発明にかかる超音波測定装置によれば、超音波プローブを小型化することができる。

実施の形態１にかかる超音波検査装置のブロック図である。 実施の形態１にかかるアナログ信号処理部のブロック図である。 実施の形態１にかかるプリドライバ回路及びドライバ回路の回路図である。 実施の形態１にかかるプリドライバ回路及びドライバ回路の動作を説明するタイミングチャートである。 比較例にかかるアナログ信号処理部のブロック図である。 実施の形態１にかかるプリドライバ回路及び高圧ドライバ回路の第１の別例の回路図である。 実施の形態１にかかるプリドライバ回路及び高圧ドライバ回路の第２の別例の回路図である。 実施の形態２にかかるアナログ信号処理部のブロック図である。 実施の形態２にかかるアナログ信号処理部の送信経路の詳細なブロック図である。 実施の形態２にかかるアナログ信号処理部の受信経路の詳細なブロック図である。 実施の形態３にかかる超音波検査装置のブロック図である。 実施の形態３にかかるアナログ信号処理部の送信経路の詳細なブロック図である。

実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

図１に実施の形態１にかかる超音波検査装置１のブロック図を示す。図１に示すように、実施の形態１にかかる超音波検査装置１は、表示装置１０、デジタル信号処理部１１、アナログデジタル変換処理部１２、半導体装置（例えば、アナログ信号処理部１３）、送受信素子群１４を有する。そして、超音波検査装置１は、送受信素子群１４から出力する超音波を被測定物１５で反射させ、この反射波に基づき被測定物１５を測定する。

表示装置１０は、超音波検査装置１のユーザーインタフェース画面である。デジタル信号処理部１１は、アナログ信号処理部１３に送信する信号の生成と、アナログ信号処理部１３から出力される測定結果信号に対する信号処理と、測定結果信号に対する信号処理の結果を表示装置１０に出力する表示処理と、を行う。アナログデジタル変換処理部１２は、アナログ信号処理部１３を介して得られた測定結果信号をアナログ値からデジタル値に変換してデジタル信号処理部１１に出力する。

アナログ信号処理部１３は、デジタル信号処理部１１が出力する計測指示信号に基づき送受信素子群１４に含まれる超音波素子を駆動する。また、アナログ信号処理部１３は、送受信素子群１４に含まれる超音波素子により得られた計測結果信号をアナログデジタル変換処理部１２に出力する。送受信素子群１４は、超音波の送受信を行う超音波素子が一次元または二次元の配置で複数個（図１の例ではＭ個）配置される。以下では、特に、アナログ信号処理部１３についてより詳細に説明を行う。なお、以下の説明では、信号線の本数及び同一構成の回路の個数をＮ又はＭで表す。

図２に実施の形態１にかかる超音波検査装置１のアナログ信号処理部１３のブロック図を示す。アナログ信号処理部１３は、例えば、１つ又は複数の半導体チップ搭載される回路である。図２に示すように、実施の形態１にかかるアナログ信号処理部１３は、送信経路回路と受信経路回路とを有する。送信経路回路は、受信インタフェース回路２１、分岐回路２２、送信側遅延回路（例えば、アナログディレイライン２３）、アクティブ範囲切替回路（例えば、セレクタ２４）、プリドライバ回路２５、高圧ドライバ回路２６を有する。また、受信経路回路は、高圧スイッチ回路３１、プリアンプ回路３２、セレクタ３３、アナログディレイライン３４、加算回路３５、送信インタフェース回路３６を有する。

受信インタフェース回路２１は、デジタル信号処理部１１から送信される計測指示信号を受信して、後段の回路に伝達する入力バッファ回路である。分岐回路２２は、１つの計測指示信号から複数（例えば、Ｎ本であり、Ｎは整数である）の分岐計測指示信号を生成する。アナログディレイライン２３は、分岐回路２２で生成されたＮ本の同位相の分岐計測指示信号に対して、それぞれ超音波ビームフォーミングの形状に応じた遅延時間を与えてＮ本のプローブ信号を生成する。ここで、実施の形態１にかかる超音波検査装置１では、最終的に送受信素子群１４に与えられるプローブ信号となる計測指示信号は、デジタル信号処理部１１から１本の信号線を介してアナログ信号処理部１３に与えられる。そして、分岐回路２２が１本の計測指示信号をＮ本に分岐させ、分岐後のＮ本の分岐計測指示信号にビームフォーミングの形状に合わせた遅延時間を与えることで、実際に超音波の送受信をさせるＮ個の超音波素子に与えるＮ本のプローブ信号を生成する。これにより、実施の形態１にかかる超音波検査装置１では、デジタル信号処理部１１とアナログ信号処理部１３とを接続する信号線の数を削減する。

セレクタ２４は、プローブ信号を処理する後段回路の数がＭ（Ｍは整数）個であった場合、Ｎ本のプローブ信号を与える後段回路をＭ個の後段回路から選択して、選択した後段回路にプローブ信号を与える。また、セレクタ２４は、選択した後段回路の範囲を測定範囲の走査タイミングに応じて切り替える。プリドライバ回路２５は、セレクタ２４により与えられるプローブ信号を後段の回路に伝達する。高圧ドライバ回路２６は、プリドライバ回路２５を介して伝達されるプローブ信号に基づきＮ個の超音波素子を駆動する。プリドライバ回路２５及び高圧ドライバ回路２６は、送受信素子群１４に含まれる超音波素子の数がＭ個で有れば同じ構成の回路がＭ個設けられる。

ここで、セレクタ２４について詳細に説明する。セレクタ２４は、Ｎ本のプローブ信号を伝達させるＮ個のプリドライバ回路及びドライバ回路をＭ個のプリドライバ回路及びドライバ回路の中から選択し、当該選択範囲を測定範囲の走査タイミングに応じて切り替える。また、実施の形態１で用いられるセレクタ２４は、アナログディレイライン２３とプリドライバ回路２５の間に設けられ、Ｎ本のプローブ信号をＭ個から選択したＮ個のプリドライバ回路２５及び高圧ドライバ回路２６のいずれに与えるかを切り替える。

高圧スイッチ回路３１は、超音波素子を受信状態する受信期間にＭ個の超音波素子から選択したＮ個の超音波素子から出力されるＮ個の計測結果信号を後段回路に伝達する。プリアンプ回路３２は、複数の計測結果信号を増幅して後段回路に伝達する。ここで、高圧スイッチ回路３１及びプリアンプ回路３２は、超音波素子の数と同じＭ個の同じ回路が設けられるものとする。

セレクタ３３は、Ｍ個のプリアンプ回路３２から選択したＮ個のプリアンプ回路３２が出力する計測結果信号を後段の回路に伝達する。アナログディレイライン３４は、受信側セレクタが出力するＮ個の計測結果信号に、送信側遅延回路（例えば、アナログディレイライン２３）で与えた遅延時間を相殺するような遅延時間を与える。加算回路３５は、アナログディレイライン３４を介して入力されるＮ個の計測結果信号を加算して１つの受信信号を生成する。送信インタフェース回路３６は、加算回路３５が出力する受信信号をアナログデジタル変換処理部１２を介してデジタル信号処理部１１に出力する。

アナログ信号処理部１３では、上述した回路ブロックを破壊耐圧が低い低耐圧素子と、破壊耐圧が高い高耐圧素子と、を用いて回路を構成する。また、同一の電流駆動能力となる素子サイズを考えると、低耐圧素子は、高耐圧素子と比較して素子サイズが小さくなる。そして、実施の形態１にかかるアナログ信号処理部１３では、受信インタフェース回路２１、分岐回路２２、アナログディレイライン２３、セレクタ２４、プリドライバ回路２５、送信インタフェース回路３６、加算回路３５、アナログディレイライン３４、セレクタ３３、プリアンプ回路３２を低耐圧素子で構成する。また、アナログ信号処理部１３では、高圧ドライバ回路２６及び高圧スイッチ回路３１を高耐圧素子で構成する。

ここで、低耐圧素子で構成される回路と低耐圧素子で構成される回路との境界となる部分に位置するプリドライバ回路２５と高圧ドライバ回路２６の回路の一例を説明する。そこで、図３に実施の形態１にかかるプリドライバ回路及びドライバ回路の回路図を示す。

図３に示す例では、プリドライバ回路２５は、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、抵抗Ｒ０を有する。また、プリドライバ回路２５は、低圧電源配線を介して供給される低圧電源電圧ＶＤＤＬに基づき動作する。プリドライバ回路２５を構成するＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、低耐圧トランジスタである。また、高圧ドライバ回路２６は、ＮＭＯＳトランジスタＭＮ２〜ＭＮ５ＰＭＯＳトランジスタＭＰ１、ＭＰ２を有する。高圧ドライバ回路２６を構成するトランジスタＭＮ２〜ＭＮ５、ＭＰ１、ＭＰ２は、高耐圧トランジスタである。図３では、高耐圧トランジスタのゲートを示す線を太く示した。以下で回路構成を具体的に説明する。なお、後述するカレントミラー回路のミラー比の比精度を高めるためにはＮＭＯＳトランジスタＭＮ１を高耐圧トランジスタとしても良い。

抵抗Ｒ０は、一端に低圧電源電圧ＶＤＤＬが供給され、他端がＮＭＯＳトランジスタＭＮ１のドレインに接続される。ＮＭＯＳトランジスタＭＮ１は、ゲートが自トランジスタのドレインと接続され、ソースが接地配線（接地電圧ＶＳＳが供給される配線）に接続される。なお、ＮＭＯＳトランジスタＭＮ１のゲートは、ＮＭＯＳトランジスタＭＮ３及びＮＭＯＳトランジスタＭＮ５のゲートと共通接続される。

ＰＭＯＳトランジスタＭＰ１は、ソースが低圧電源源配線（低圧電源電圧ＶＤＤＬが供給される配線）に接続され、ドレインがＮＭＯＳトランジスタＭＮ２とＮＭＯＳトランジスタＭＮ３を接続するノードに接続される。また、ＰＭＯＳトランジスタＭＰ１はＮＭＯＳトランジスタＭＮ２とともにインバータを構成し、ゲートにはライズ制御信号ｔｒが与えられる。ＰＭＯＳトランジスタＰＭＯＳトランジスタＭＰ２は、ソースが低圧電源源配線に接続され、ドレインがＮＭＯＳトランジスタＭＮ４とＮＭＯＳトランジスタＭＮ５を接続するノードに接続される。また、ＰＭＯＳトランジスタＭＰ２はＮＭＯＳトランジスタＭＮ４とともにインバータを構成し、ゲートにはフォール制御信号ｔｆが与えられる。

ＮＭＯＳトランジスタＭＮ２は、ソースが接地配線に接続され、ドレインがＮＭＯＳトランジスタＭＮ３のソースに接続される。また、ＮＭＯＳトランジスタＭＮ２のゲートは、ＰＭＯＳトランジスタＭＰ１のゲートと接続され、かつ、ライズ制御信号ｔｒが与えられる。ＮＭＯＳトランジスタＭＮ３は、ゲートがＮＭＯＳトランジスタＭＮ１のゲートと共通接続され、ドレインがＰＭＯＳトランジスタＭＰ３のドレインに接続される。ＮＭＯＳトランジスタＭＮ４は、ソースが接地配線に接続され、ドレインがＮＭＯＳトランジスタＭＮ５のソースに接続される。また、ＮＭＯＳトランジスタＭＮ４のゲートは、ＰＭＯＳトランジスタＭＰ２のゲートと接続され、かつ、フォール制御信号ｔｆが与えられる。ＮＭＯＳトランジスタＭＮ５は、ゲートがＮＭＯＳトランジスタＭＮ１のゲートと共通接続され、ドレインがＰＭＯＳトランジスタＭＰ４のドレインに接続される。

ＰＭＯＳトランジスタＭＰ３は、ソースに高圧電源電圧ＶＤＤＨが供給され、ゲートとドレインが互いに接続され、ドレインがＮＭＯＳトランジスタＭＮ３のドレインに接続される。ＰＭＯＳトランジスタＭＰ４は、ソースに高圧電源電圧ＶＤＤＨが供給され、ゲートがＰＭＯＳトランジスタＭＰ３のゲートに接続され、ドレインがＮＭＯＳトランジスタＭＮ５のドレインに接続される。そして、高圧ドライバ回路２６では、ＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ５のドレインとを接続するノードを出力端子とする。

ここで、ライズ制御信号ｔｒ及びフォール制御信号ｔｆは、プローブ信号に含まれる信号である。プリドライバ回路２５及び高圧ドライバ回路２６は、ライズ制御信号ｔｒ及びフォール制御信号ｔｆに基づき、超音波素子を駆動する。

プリドライバ回路２５及び高圧ドライバ回路２６は、以下の動作を行う。ライズ制御信号ｔｒがアクティブ状態、かつ、フォール制御信号ｔｆがインアクティブ状態である第１の期間では、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２がオン、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４がオフ、という状態になる。これにより、第１の期間では、プリドライバ回路２５及び高圧ドライバ回路２６は、低圧電源電圧ＶＤＤＬからダイオード電圧を引いた電圧を抵抗Ｒ０で除して求められる電流値を有するソース電流を、ＮＭＯＳトランジスタＭＮ１、ＭＮ３で構成される第１のカレントミラー回路と、ＰＭＯＳトランジスタＭＰ３、ＭＰ４で構成される第２のカレントミラー回路と、により折り返して高圧ドライバ回路２６の出力端子から出力する。

また、ライズ制御信号ｔｒがインアクティブ状態、かつ、フォール制御信号ｔｆがアクティブ状態である第２の期間では、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２がオフ、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４がオン、という状態になる。これにより、第２の期間では、プリドライバ回路２５及び高圧ドライバ回路２６は、低圧電源電圧ＶＤＤＬからダイオード電圧を引いた電圧を抵抗Ｒ０で除して求められる電流値を有するソース電流を、ＮＭＯＳトランジスタＭＮ１、ＭＮ５で構成される第３のカレントミラー回路により折り返して高圧ドライバ回路２６の出力端子から出力する。

また、ライズ制御信号ｔｒ及びフォール制御信号ｔｆがともにインアクティブ状態である第３の期間では、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２がオフ、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４がオフ、という状態になる。これにより、第３の期間では、第１のカレントミラー回路から第３のカレントミラー回路が全てオフになり高圧ドライバ回路２６の出力端子をハイインピーダンス状態とする。

そこで、プリドライバ回路２５及び高圧ドライバ回路２６の動作について説明する。そこで、図４に実施の形態１にかかるプリドライバ回路２５及び高圧ドライバ回路２６の動作を説明するタイミングチャートを示す。

図４に示すように、実施の形態１にかかるプリドライバ回路２５及び高圧ドライバ回路２６は、ライズ制御信号ｔｒがロウレベルからハイレベルに切り替わるタイミングＴ１、Ｔ３からライズ制御信号ｔｒがハイレベルからロウレベルに切り替わるまでの第１の期間に高圧ドライバ回路２６の出力信号Ｖｏｕｔの電圧を上昇させる。また、実施の形態１にかかるプリドライバ回路２５及び高圧ドライバ回路２６は、フォール制御信号ｔｆがロウレベルからハイレベルに切り替わるタイミングＴ２、Ｔ４からフォール制御信号ｔｆがハイレベルからロウレベルに切り替わるまでの第２の期間に高圧ドライバ回路２６の出力信号Ｖｏｕｔの電圧を降下させる。

上記説明より、実施の形態１にかかるアナログ信号処理部１３では、セレクタ２４をプリドライバ回路２５の前段に配置すると共にセレクタ３３をプリアンプ回路３２の後段に配置することで、セレクタ２４及びセレクタ３３を低耐圧素子により構成することができる。これにより、実施の形態１にかかるアナログ信号処理部１３は回路面積を小さくすることができる。

ここで、比較例として、セレクタを高圧ドライバ回路２６の後段及び高圧スイッチ回路３１の前段に配置する例を説明する。図５に比較例にかかるアナログ信号処理部１３０のブロック図を示す。図５に示す例では、受信インタフェース回路２１０、分岐回路２２０、アナログディレイライン２３０、プリドライバ回路２４０、高圧ドライバ回路２５０、高圧セレクタ２６０により送信経路を構成する。また、高圧セレクタ２６０、高圧スイッチ回路３１０、プリアンプ回路３２０、アナログディレイライン３３０、加算回路３４０、送信インタフェース回路３５０により受信経路を構成する。なお、図５では、高圧セレクタ２６０を送信経路回路と受信経路回路で共通に利用する例を示した。

そして、比較例にかかるアナログ信号処理部１３０では、受信インタフェース回路２１０、分岐回路２２０、アナログディレイライン２３０、プリドライバ回路２４０、高圧ドライバ回路２５０、高圧セレクタ２６０の順に信号を伝搬させて送受信素子群１４を駆動する。このとき、アナログ信号処理部１３０では、高圧セレクタ２６０により、Ｍ個の超音波素子から選択したＮ個の超音波素子に高圧ドライバ回路２５０で生成したＮ個のプローブ信号を与える。また、比較例にかかるアナログ信号処理部１３０では、高圧セレクタ２６０によりＭ個の超音波素子から選択したＮ個の超音波素子が出力した測定結果信号を後段の回路に出力する。

この比較例にかかるアナログ信号処理部１３０では、高圧セレクタ２６０、高圧ドライバ回路２５０及び高圧スイッチ回路３１０を高耐圧トランジスタにより構成しなければならず回路規模が大きくなる。具体的には、送信経路を参照すると、実施の形態１にかかるアナログ信号処理部１３では高耐圧トランジスタにより構成される高圧ドライバ回路２６の数はＭ個である。一方、比較例となるアナログ信号処理部１３０では、高耐圧トランジスタにより構成される高圧セレクタ２６０の数の合計は、Ｍ×Ｎ個となる。つまり、比較例にかかるアナログ信号処理部１３０と比べると実施の形態１にかかるアナログ信号処理部１３における高耐圧トランジスタの個数が削減されることは、この比較例から明らかである。

また、高圧セレクタ２６０は、超音波素子を駆動する高圧ドライバ回路２５０の後段に設けられる。そのため、高圧ドライバ回路２５０と送受信素子群１４との間を接続する経路の抵抗値を下げるために高圧セレクタ２６０を構成するトランジスタの面積を大きく設定してオン抵抗を低減する必要があり、回路面積が増大する問題が発生する。しかしながら、実施の形態１にかかるアナログ信号処理部１３では、セレクタ２４が高圧ドライバ回路２６の前段に配置されており、低耐圧素子により構成される。そのため、実施の形態１にかかるアナログ信号処理部１３では比較例にかかるアナログ信号処理部１３０に比べてセレクタに関する回路面積を削減できる。

また、実施の形態１にかかるプリドライバ回路２５及び高圧ドライバ回路２６では、例えば差動対を利用した増幅回路を用いずにカレントミラー回路により電流増幅を行う。これにより、実施の形態１にかかるアナログ信号処理部１３では、高圧ドライバ回路２６の出力信号の電圧レベルを変化させない期間に消費される電力を大幅に削減することができる。これにより、実施の形態１にかかるアナログ信号処理部１３は、半導体装置に取り付ける放熱器等の放熱機構の体積を削減して装置の体積を小型化することができる。

また、実施の形態１にかかるアナログ信号処理部１３では、セレクタによりＭ個の超音波素子から駆動対象とするＮ個の超音波素子を選択し、その選択範囲をずらしていくことで、検査領域内を走査することができる。つまり、実施の形態１にかかるアナログ信号処理部１３を用いることで、装置を動かすことなく広い範囲を検査可能な超音波検査装置を実現することができる。

なお、図３で示したプリドライバ回路２５及び高圧ドライバ回路２６の回路は変形例を考えることができる。そこで、図６に、実施の形態１にかかるプリドライバ回路２５及び高圧ドライバ回路２６の第１の別例の回路図を示す。図６に示すように、高圧ドライバ回路２６の出力段となるＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ５とにおいて、ドレインとゲートとを接続する位置にコンデンサ４１、４２を設ける。このコンデンサ４１、４２は、出力波形のスルーレイトを安定化させるものである。

また、図７に実施の形態１にかかるプリドライバ回路２５及び高圧ドライバ回路２６の第２の別例の回路図を示す。図７では、プリドライバ回路２５の変形例となるプリドライバ回路２５ａと、高圧ドライバ回路２６の変形例となる高圧ドライバ回路２６ａを示した。

プリドライバ回路２５ａは、低圧電源配線から供給される低圧電源電圧ＶＤＤＬと接地配線の接地電圧ＶＳＳとの電圧差と電流決定抵抗の抵抗値とに基づき決定される電流を生成する定電流源（ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１１）と、定電流源が生成する定電流を折り返して生成する第１のスイッチ電流及び第２のスイッチ電流を、複数のプローブ信号に応じて出力するか否かを決定するカレントミラー回路（ＮＭＯＳトランジスタＭＮ１、ＭＮ３、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）と、を有する。

高圧ドライバ回路２６ａは、高電圧電源配線と接地配線との間に直列に接続されるＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ５と、ＰＭＯＳトランジスタＭＰ４のゲートとソースとの間に設けられ、第１のスイッチ電流が与えられる第１の抵抗Ｒ１１と、ＮＭＯＳトランジスタＭＮ５のゲートとソースとの間に設けられ、第２のスイッチ電流が与えられる第２の抵抗Ｒ１２と、有する。

そして、高圧ドライバ回路２６ａは、ＰＭＯＳトランジスタＭＰ４のゲート・ソース間に設けられた抵抗Ｒ１１とＮＭＯＳトランジスタＭＮ５のゲート・ソース間に設けられた抵抗Ｒ１２にプリドライバ回路２５ａで生成した電流を与えるか否かに基づきＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ５をオンさせるかどうかを切り替える。このように、出力段となるトランジスタをゲート・ソース間に設けられる抵抗に流れる電流に基づき制御することで、高圧ドライバ回路２６ａでは高耐圧トランジスタの数を削減することができる。なお、高圧ドライバ回路２６ａのＰＭＯＳトランジスタＭＰ４のゲート・ドレイン間及びＮＭＯＳトランジスタＭＮ５のゲート・ソース間にコンデンサ４１、４２を追加しても良い。

実施の形態２
実施の形態２では、実施の形態１にかかるアナログ信号処理部１３の別の形態となるアナログ信号処理部１３ａについて説明する。なお、実施の形態２の説明において、実施の形態１で説明した構成要素と同じ構成要素については同じ符号を付して説明を省略する。

図８に実施の形態２にかかるアナログ信号処理部１３ａのブロック図を示す。図８に示すように、アナログ信号処理部１３ａは、アクティブ範囲切替回路として、セレクタ２４及びセレクタ３３の代わりにアクティブ範囲制御回路５９ａを有する。アクティブ範囲制御回路５９ａは、Ｍ本のアクティブ範囲制御信号を含むアクティブ範囲制御信号ＰＤを出力する。アクティブ範囲制御回路５９ａは、アクティブ範囲制御信号ＰＤに基づき、Ｍ個の超音波素子のうち制御対象のＮ個の超音波素子以外の超音波素子に対応する回路を非活性状態に制御する。

ここで、ドライバ回路等を非活性状態について説明する。実施の形態２にかかるアナログ信号処理部１３ａでは、出力端子をハイインピーダンス状態とする状態をドライバ回路等の非活性状態とする。例えば、図３に示す回路を用いた場合、ライズ制御信号ｔｒ及びフォール制御信号ｔｆの値にかかわらず、ライズ制御信号ｔｒ及びフォール制御信号ｔｆが与えられるトランジスタのゲートにロウレベル（例えば、接地電圧）が与えられるように例えばＡＮＤゲート回路等を用いた制御回路を追加する。そして、ＡＮＤゲートの回路の一方の入力端子にアクティブ範囲制御信号ＰＤを入力し、他方の入力端子にライズ制御信号ｔｒ及びフォール制御信号ｔｆを入力する。そして、ＡＮＤゲートの出力を図３のライズ制御信号ｔｒとフォール制御信号ｔｆとする。このような制御回路を追加することにより、アクティブ範囲制御信号ＰＤがロウレベルとなった場合には、ＡＮＤゲート回路の出力はライズ制御信号ｔｒとフォール制御信号ｔｆの値にかかわらずロウレベルとなるため、ドライバ回路の出力端子をハイインピーダンス状態に制御することができる。なお、非活性状態としては、ドライバ回路等の電源を遮断する方法もあるが、この場合ドライバ回路の出力端子がハイインピーダンス状態となるとは限らず、他の回路の動作を阻害する要因となるため、実施の形態２にかかるアナログ信号処理部１３の動作としては適さない。

また、アナログ信号処理部１３ａでは、プリドライバ回路２５、プリドライバ回路２５、高圧ドライバ回路２６に代えて、プリドライバ回路５１、高圧ドライバ回路５２を有する。プリドライバ回路５１は、プリドライバ回路２５の回路数をＭ個からＮ個に減らしたものである。また、高圧ドライバ回路５２は、高圧ドライバ回路２６の回路数をＭ個からＮ×Ｍ個に増加させたものである。また、高圧ドライバ回路５２は、アクティブ範囲制御回路５９aが出力するパワーダウン信号ＰＤに基づき駆動対象の超音波素子に対応する高圧ドライバ回路以外の高圧ドライバ回路が非活性状態に制御される。

また、アナログ信号処理部１３ａでは、プリアンプ回路３２、アナログディレイライン３４に代えて、プリアンプ回路６１、アナログディレイライン６２を有する。プリアンプ回路６１は、プリアンプ回路３２にアクティブ範囲制御信号ＰＤに基づく信号選択機能を持たせたものである。より具体的には、プリアンプ回路６１は、パワーダウン信号ＰＤに基づきＭ個のプリアンプ回路のうち信号を後段回路に伝達するＮ個のプリアンプ回路以外のプリアンプ回路がアクティブ範囲制御信号ＰＤに基づき非活性状態に制御される。アナログディレイライン６２は、パワーダウン信号ＰＤに基づきＭ本のアナログディレイラインのうち信号を後段回路に伝達するＮ本のアナログディレイライン以外のアナログディレイラインがアクティブ範囲制御信号ＰＤに基づき非活性状態に制御される。

続いて、図９及び図１０を参照して実施の形態２にかかるアナログ信号処理部１３ａについてより詳細に説明する。なお、図９及び図１０に示す例は、Ｎを２、Ｍを８とする例である。図９は、実施の形態２にかかるアナログ信号処理部１３ａの送信経路の詳細なブロック図である。図９に示すように、実施の形態２にかかるアナログ信号処理部１３ａは、分岐回路２２に分岐後の各経路にバッファ回路（例えば、図９のＢＵＦ１、ＢＵＦ２）が設けられる。アナログディレイライン２３は、各経路にアナログディレイライン（図９のＡＤＬ１、ＡＤＬ２）が設けられる。プリドライバ回路５１は、Ｎ個（図９の例では２個）のプリドライバ回路（図９のＰＤＲＶ１、ＰＤＲＶ２）が設けられる。そして、高圧ドライバ回路５２には、プローブ信号が伝達経路毎にＭ個（図９の例では８個）のドライバ回路（図９のＤＲＶ１１〜ＤＲＶ１８、ＤＲＶ２１〜ＤＲＶ２８、以下場合に応じて単にＤＲＶと称す）が設けられる。そして、高圧ドライバ回路５２に含まれるドライバ回路ＤＲＶは、アクティブ範囲制御信号ＰＤ１１〜ＰＤ１８、ＰＤ２１〜ＰＤ２８に基づき個別に動作状態と非活性状態とが切り替えられる。

高圧ドライバ回路５２では、例えば、Ｍ個の超音波素子のうち１番目と２番目の超音波素子を駆動する場合、ドライバ回路ＤＲＶ１１とドライバ回路ＤＲＶ２２が動作状態に制御され、他のドライバ回路は非活性状態に制御される。

続いて、図１０に実施の形態２にかかるアナログ信号処理部の受信経路の詳細なブロック図を示す。図１０に示すように、プリアンプ回路６１は、Ｍ個（図１０に示す例では８個）のプリアンプ回路ＰＡＭＰ１〜ＰＡＭＰ８を有する。またアナログディレイライン６２あ、アナログディレイライン６２に含まれるプリアンプ回路毎にアナログディレイラインＡＤＬとバッファ回路ＢＵＦの組を１組有し、８個のプリアンプ回路に対応してアナログディレイラインＡＤＬとバッファ回路ＢＵＦの組を８組有する。図１０に示す例では、アナログディレイライン６２は、アナログディレイラインＡＤＬ１〜ＡＤＬ８と、バッファ回路ＢＵＦ１〜ＢＵＦ２を有する。

そして、プリアンプ回路ＰＡＭＰ１〜ＰＡＭＰ８及びバッファ回路ＢＵＦ１〜ＢＵＦ８は、ｍ本（図１０に示す例では８本）アクティブ範囲制御信号を含むアクティブ範囲制御信号ＰＤｍに基づき個別に動作状態と非活性状態とが切り替えられる。

プリアンプ回路６１及びアナログディレイライン６２では、例えば、Ｍ個の超音波素子のうち１番目と２番目の超音波素子から計測結果信号を受信する場合、プリアンプ回路ＰＡＭＰ１、ＰＡＭＰ２及びバッファ回路ＢＵＦ１、ＢＵＦ２が動作状態に制御され、他のプリアンプ回路及びバッファ回路は非活性状態に制御される。そして、加算回路３５は、動作状態となったＮ本の経路を介して受信される計測結果信号を加算して受信信号を生成する。

上記説明より、実施の形態２では、セレクタ２４及びセレクタ３３に代えてアクティブ範囲制御回路５９ａによりＭ本の経路からＮ本の有効な経路を形成する。ここで、実施の形態２にかかるアクティブ範囲制御回路５９ａは、論理回路で有り、セレクタ２４及びセレクタ３３よりも小さな回路規模を有する。そして、実施の形態２にかかるアナログ信号処理部１３ａは、セレクタに要する回路をより回路規模の回路となるアクティブ範囲制御回路５９ａにより信号選択動作を行う。これにより、実施の形態２にかかるアナログ信号処理部１３ａは、実施の形態１よりも回路規模を小さくすることができる。

実施の形態３
実施の形態３では、実施の形態２にかかるアナログ信号処理部１３ａの別の形態となるアナログ信号処理部１３ｂについて説明する。なお、実施の形態３の説明において、実施の形態１、２で説明した構成要素と同じ構成要素については同じ符号を付して説明を省略する。

図１１に実施の形態３にかかるアナログ信号処理部１３ｂのブロック図を示す。図１１に示すように、アナログ信号処理部１３ｂは、アクティブ範囲切替回路としてアクティブ範囲制御回路５９ｂを有する。アクティブ範囲制御回路５９ｂは、Ｍ本のアクティブ範囲制御信号を含むアクティブ範囲制御信号ＰＤを出力する。アクティブ範囲制御回路５９ｂは、アクティブ範囲制御信号ＰＤに基づき、Ｍ個の超音波素子のうち制御対象のＮ個の超音波素子以外の超音波素子に対応する回路を非活性状態に制御する。

また、アナログ信号処理部１３ｂでは、プリドライバ回路５１、高圧ドライバ回路５２に代えて、プリドライバ回路７１、高圧ドライバ回路７２を有する。プリドライバ回路７１は、プリドライバ回路５１の回路数をＮ個からＮ×Ｍ個に増加させたものである。また、高圧ドライバ回路７２は、高圧ドライバ回路５２の回路数をＮ×Ｍ個からＭ個に減らしたものである。また、プリドライバ回路７１及び高圧ドライバ回路７２は、アクティブ範囲制御回路５９ｂが出力するパワーダウン信号ＰＤに基づき駆動対象の超音波素子に対応する回路以外の回路が非活性状態に制御される。

続いて、図１２を参照して実施の形態３にかかるアナログ信号処理部１３ｂについてより詳細に説明する。なお、図１２に示す例は、Ｎを２、Ｍを８とする例である。図１２は、実施の形態３にかかるアナログ信号処理部１３ｂの送信経路の詳細なブロック図である。図１１に示すように、実施の形態３にかかるアナログ信号処理部１３ｂは、プリドライバ回路７１が、プローブ信号の伝達経路毎にＭ個（図１２の例では８個）のプリドライバ回路（図１のＰＤＲＶ１１〜ＰＤＲＶ１８、ＰＤＲＶ２１〜ＰＤＲＶ２８、以下場合に応じて単にＰＤＲＶと称す）が設けられる。そして、プリドライバ回路７１に含まれるプリドライバ回路ＰＤＲＶは、アクティブ範囲制御信号ＰＤ１１〜ＰＤ１８、ＰＤ２１〜ＰＤ２８に基づき個別に動作状態と非活性状態とが切り替えられる。

また、高圧ドライバ回路７２は、Ｍ個（図１１の例では８個）のドライバ回路（図１１のＤＲＶ１〜ＤＲＶ８）が設けられる。ドライバ回路ＤＲＶ１〜ＤＲＶ８には、プローブ信号の各伝達経路に設けられるＭ個のプリドライバ回路のうち１つが接続される。

高圧ドライバ回路５２では、例えば、Ｍ個の超音波素子のうち１番目と２番目の超音波素子を駆動する場合、ドライバ回路ＤＲＶ１１とドライバ回路ＤＲＶ２２が動作状態に制御され、他のドライバ回路は非活性状態に制御される。そして、ドライバ回路ＤＲＶ１〜ＤＲＶ８は、ｍ本（図１２に示す例では８本）アクティブ範囲制御信号を含むアクティブ範囲制御信号ＰＤｍに基づき個別に動作状態と非活性状態とが切り替えられる。

プリドライバ回路７１及び高圧ドライバ回路７２では、例えば、Ｍ個の超音波素子のうち１番目と２番目の超音波素子を駆動する場合、プリドライバ回路ＰＤＲＶ１１、ＰＤＲＶ２２及びドライバ回路ＤＲＶ１、ＤＲＶ２が動作状態に制御され、他のプリドライバ回路及びドライバ回路は非活性状態に制御される。

上記説明より、実施の形態３では、回路面積が大きな高耐圧素子で形成されるドライバ回路の数を実施の形態２よりも削減し、回路面積が小さな低耐圧素子で形成されるプリドライバ回路の数を増やした。そして、プリドライバ回路によりＮ本の遅延を有するプローブ信号を高圧ドライバ回路７２に伝達して、Ｍ個から選択されたＮ個の超音波素子を駆動する。つまり、実施の形態３にかかるアナログ信号処理部１３ｂは、実施の形態２にかかるアナログ信号処理部１３ａよりも回路面積を削減しながら、Ｍ個から選択されたＮ個の超音波素子を駆動することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 超音波検査装置
１０ 表示装置
１１ デジタル信号処理部
１２ アナログデジタル変換処理部
１３ アナログ信号処理部
１４ 送受信素子群
１５ 被測定物
２１ 受信インタフェース回路
２２ 分岐回路
２３、３４、６２ アナログディレイライン
２４、３３ セレクタ
２５、５１、７１ プリドライバ回路
２６、５２、７２ 高圧ドライバ回路
３１ 高圧スイッチ回路
３２、６１ プリアンプ回路
３５ 加算回路
３６ 送信インタフェース回路
４１、４２ コンデンサ
５９ａ、５９ｂ アクティブ範囲制御回路
ＢＵＦ バッファ回路
ＡＤＬ アナログディレイライン
ＰＤＲＶ プリドライバ回路
ＤＲＶ ドライバ回路
ＰＡＭＰ プリアンプ

Claims (6)

1. １つの計測指示信号を分岐させて複数の分岐計測指示信号を生成する分岐回路と、
   複数の前記分岐計測指示信号に対してそれぞれ超音波ビームフォーミングの形状に応じた遅延時間を与えてＮ（Ｎは整数）本のプローブ信号を生成する送信側遅延回路と、
   前記プローブ信号を後段の回路に伝達するＭ（Ｍは整数）個のプリドライバ回路と、
   前記プリドライバ回路を介して伝達される前記プローブ信号に基づきＮ個の超音波素子を駆動するＭ個のドライバ回路と、
   Ｎ本の前記プローブ信号を伝達させるＮ個の前記プリドライバ回路及び前記ドライバ回路をＭ個の前記プリドライバ回路及び前記ドライバ回路の中から選択し、選択した範囲を測定範囲の走査タイミングに応じて切り替えるアクティブ範囲切替回路と、を有し、
   前記分岐回路、前記送信側遅延回路、前記アクティブ範囲切替回路及び前記プリドライバ回路は、接地配線と低電圧電源配線との間に構成される回路であって、低耐圧素子により回路が構成され、
   前記ドライバ回路は、前記接地配線と前記低電圧電源配線よりも高い電圧の高電圧電源が供給される高電圧電源配線との間に構成される回路であって、高耐圧素子により回路が構成される半導体装置。
2. アクティブ範囲切替回路は、前記送信側遅延回路と前記プリドライバ回路の間に設けられ、前記Ｎ本のプローブ信号をＭ個から選択したＮ個の前記プリドライバ回路及び前記ドライバ回路のいずれに与えるかを切り替えるセレクタである請求項１に記載の半導体装置。
3. アクティブ範囲切替回路は、Ｍ個の前記プリドライバ回路及び前記ドライバ回路から選択したＮ個の前記プリドライバ回路及び前記ドライバ回路以外の前記プリドライバ回路及び前記ドライバ回路を非活性化させ、非活性化させる前記プリドライバ回路及び前記ドライバ回路の範囲を切り替える請求項１に記載の半導体装置。
4. 前記超音波素子を受信状態する受信期間にＭ個の前記超音波素子から選択したＮ個の前記超音波素子から出力される複数の計測結果信号を後段回路に伝達するＭ個の高圧スイッチ回路と、
   前記計測結果信号を増幅して後段回路に伝達するＭ個のプリアンプ回路と、
   Ｍ個の前記プリアンプ回路から選択したＮ個のプリアンプ回路が出力する計測結果信号を後段の回路に伝達する受信側セレクタと、
   前記受信側セレクタが出力するＮ個の前記計測結果信号に、前記送信側遅延回路で与えた遅延時間を相殺するような遅延時間を与える受信側遅延回路と、
   前記受信側遅延回路を介して入力されるＮ個の前記計測結果信号を加算して１つの受信信号を生成する加算器と、を有し、
   前記高圧スイッチ回路は、高耐圧素子で構成され、
   前記プリアンプ回路より後段の回路は、低耐圧素子により回路が構成される請求項１に記載の半導体装置。
5. 前記プリドライバ回路は、低電圧電源配線の電圧と接地配線の接地電圧との電圧差と電流決定抵抗の抵抗値とに基づき決定される電流を生成する定電流源を有し、
   前記ドライバ回路は、高電圧電源配線と接地配線との間に形成され、前記定電流源が生成する定電流を折り返して出力するカレントミラー回路を有する請求項１に記載の半導体装置。
6. 前記プリドライバ回路は、低電圧電源配線の電圧と接地配線の接地電圧との電圧差と電流決定抵抗の抵抗値とに基づき決定される電流を生成する定電流源と、
   前記定電流源が生成する定電流を折り返して生成する第１のスイッチ電流及び第２のスイッチ電流を、前記複数のプローブ信号に応じて出力するか否かを決定するカレントミラー回路と、を有し、
   前記ドライバ回路は、高電圧電源配線と接地配線との間に直列に接続されるＰＭＯＳトランジスタ及びＮＯＭＳトランジスタと、
   前記ＰＭＯＳトランジスタのソースとゲートとの間に設けられ、前記第１のスイッチ電流が与えられる第１の抵抗と、
   前記ＮＭＯＳトランジスタのソースとゲートとの間に設けられ、前記第２のスイッチ電流が与えられる第２の抵抗と、有する請求項１に記載の半導体装置。

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