JP2012124573A

JP2012124573A - 差動信号出力装置、差動信号出力装置のテスト方法、および、テスタ

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Publication number: JP2012124573A
Application number: JP2010271579A
Authority: JP
Inventors: Ryota Terauchi; 内亮太寺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-12-06
Filing date: 2010-12-06
Publication date: 2012-06-28
Also published as: US20120143556A1; US8798123B2

Abstract

【課題】差動信号とコモンモード信号をより適切に評価することが可能な差動信号出力装置を提供する。
【解決手段】差動信号を評価する差動信号テストモードにおいて、差動信号出力装置の第１の制御回路は、第１の制御信号に応じて、差動信号生成回路にデータ信号に応じた差動信号を生成させて第１および第２の送信端子に出力させ、且つ、差動信号出力装置の第２の制御回路は、第２の制御信号に応じて、コモンモード信号生成回路の動作を停止する。コモンモード信号を評価するコモンモード信号テストモードにおいて、第１の制御回路は、第１の制御信号に応じて、差動信号生成回路に固定の差動信号を生成させて第１および第２の送信端子に出力させ、且つ、第２の制御回路は、第２の制御信号に応じて、コモンモード信号生成回路にクロック信号に応じたコモンモード信号を生成させて第１および第２の送信端子に出力させる。
【選択図】図１

Description

本発明の実施形態は、差動信号を出力する差動信号出力装置に関する。

従来、例えば、差動伝送規格の一つであるＬＶＤＳ（Ｌｏｗｖｏｌｔａｇｅｄｉｆｆｅｒｅｎｔｉａｌｓｉｇｎａｌｉｎｇ）の差動信号をテスタで測定する場合、差動信号の中心電圧を閾値に設定し、該閾値よりも大きい信号を論理“１”とし、一方、該閾値よりも小さい信号を論理“０”として差動信号の論理を評価する。

しかし、差動信号とコモンモード信号を評価する場合、一つの閾値では信号の論理を正確に評価できない。

ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ，ＳｌｅｗＲａｔｅＣｏｎｔｒｏｌｏｆＬＶＤＳＣｉｒｃｕｉｔｓ，ＳＬＬＡ０３４Ａ，ＡｐｐｌｉｃａｔｉｏｎＲｅｐｏｒｔ，１９９９年３月、［平成２２年、１２月３日検索］、インターネット＜URL：http://www.nalanda.nitc.ac.in/industry/appnotes/Texas/analog/slla034a.pdf

差動信号とコモンモード信号をより適切に評価することが可能な差動信号出力装置を提供する。

実施例に従った差動信号出力装置は、差動信号およびコモンモード信号を重畳して出力するための第１の送信端子および第２の送信端子を備える。差動信号出力装置は、第１の制御信号が入力される第１の制御端子と、第２の制御信号が入力される第２の制御端子と、を備える。差動信号出力装置は、データ信号が入力されるデータ端子と、クロック信号が入力されるクロック端子と、を備える。差動信号出力装置は、差動信号を生成し前記第１および第２の送信端子に出力する差動信号生成回路と、前記第１の制御信号に応じて、前記差動信号生成回路の動作を制御する第１の制御回路と、を備える。差動信号出力装置は、コモンモード信号を生成し前記第１および第２の送信端子に出力するコモンモード信号生成回路と、前記第２の制御信号に応じて、前記コモンモード信号生成回路の動作を制御する第２の制御回路と、を備える。

前記差動信号を評価する差動信号テストモードにおいて、前記第１の制御回路は、前記第１の制御信号に応じて、前記差動信号生成回路に前記データ信号に応じた差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記第２の制御回路は、前記第２の制御信号に応じて、前記コモンモード信号生成回路の動作を停止する。

前記コモンモード信号を評価するコモンモード信号テストモードにおいて、前記第１の制御回路は、前記第１の制御信号に応じて、前記差動信号生成回路に固定の差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記第２の制御回路は、前記第２の制御信号に応じて、前記コモンモード信号生成回路に前記クロック信号に応じたコモンモード信号を生成させて前記第１および第２の送信端子に出力させる。

図１は、実施形態に係る差動信号出力装置１０１を含む伝送システム１０００の構成の一例を示す図である。図２は、図１に示す差動信号生成回路１０１ｂおよびコモンモード信号生成回路１０１ｄを含む回路構成の一例を示す図である。図３は、図１に示す差動信号出力装置１０１の各モードにおける出力信号の波形の例を示す図である。図４は、差動信号テストモードにおける差動信号出力装置１０１の出力波形の一例を示す図である。図５は、コモンモード信号テストモードにおける差動信号出力装置１０１の出力波形の一例を示す図である。

以下、各実施例について図面に基づいて説明する。

図１は、実施形態に係る差動信号出力装置１０１を含む伝送システム１０００の構成の一例を示す図である。また、図２は、図１に示す差動信号生成回路１０１ｂおよびコモンモード信号生成回路１０１ｄを含む回路構成の一例を示す図である。

図１に示すように、伝送システム１０００は、差動信号出力装置（ドライバ）１０１と、一対の差動信号線１０３ａ、１０３ｂと、受信装置（レシーバ）１０２と、を備える。

また、図１に示すように、差動信号出力装置１０１は、第１の制御端子Ｔ１と、第２の制御端子Ｔ２と、データ端子ＴＤと、クロック端子ＴＣと、第１の送信端子Ｔｏｕｔ１と、第２の送信端子Ｔｏｕｔ２と、第１の制御回路（論理回路）１０１ａと、差動信号生成回路１０１ｂと、第２の制御回路（論理回路）１０１ｃと、コモンモード信号生成回路１０１ｄと、を備える。

第１の制御端子Ｔ１は、テスタ１００から第１の制御信号ＳＣＯＮ１が入力されるようになっている。

第２の制御端子Ｔ２は、テスタ１００から第２の制御信号ＳＣＯＮ２が入力されるようになっている。

データ端子ＴＤは、データ信号Ｄａｔａが入力されるようになっている。図１に示すように、テスト時は、テスタ１００からテスト用のデータ信号Ｄａｔａが入力されるが、通常動作時は、図示しない論理回路等からデータ信号Ｄａｔａがこのデータ端子ＴＤに入力される。

クロック端子ＴＣは、クロック信号Ｃｌｏｃｋが入力されるようになっている。図１に示すように、テスト時は、テスタ１００からテスト用のクロック信号Ｃｌｏｃｋが入力されるが、通常動作時は、図示しないクロック信号Ｃｌｏｃｋを発生する回路等からクロック信号Ｃｌｏｃｋがこのクロック端子ＴＣに入力される。

第１の送信端子Ｔｏｕｔ１は、差動信号線１０３ａの一端に接続されている。

第２の送信端子Ｔｏｕｔ２は、差動信号線１０３ｂの一端に接続されている。

これらの第１の送信端子Ｔｏｕｔ１および第２の送信端子Ｔｏｕｔ２は、一対の差動信号線１０３ａ、１０３ｂに、差動信号およびこの差動信号に重畳されるコモンモード信号を出力するようになっている。

差動信号生成回路１０１ｂは、データ信号Ｄａｔａに応じて差動信号を生成し第１の送信端子Ｔｏｕｔ１および第２の送信端子Ｔｏｕｔ２に出力するようになっている。

コモンモード信号生成回路１０１ｄは、クロック信号Ｃｌｏｃｋに応じてコモンモード信号を生成し第１の送信端子Ｔｏｕｔ１および第２の送信端子Ｔｏｕｔ２に出力するようになっている。

第１の制御回路１０１ａは、第１の制御信号ＳＣＯＮ１に応じて、差動信号生成回路１０１ｂの動作を制御するようになっている。

例えば、第１の制御回路１０１ａは、差動信号を評価する差動信号テストモードにおいて、入力されたデータ信号Ｄａｔａを差動信号生成回路１０１ｂに供給し、第１の制御信号ＳＣＯＮ１に応じて、差動信号生成回路１０１ｂにデータ信号Ｄａｔａに応じた差動信号を生成させて第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２に出力させる。

また、第１の制御回路１０１ａは、コモンモード信号を評価するコモンモード信号テストモードにおいて、第１の制御信号ＳＣＯＮ１に応じて、差動信号生成回路１０１ｂに固定の差動信号を生成させて第１および第２の送信端子に出力させる。例えば、このコモンモード信号テストモードにおいて、差動信号生成回路は、差動信号の論理を論理“０”もしくは論理“１”に固定する。

なお、第１の制御回路１０１ａは、差動信号出力装置１０１が通常の動作をする通常動作モードにおいて、データ端子ＴＤを介して入力されたデータ信号Ｄａｔａをそのまま差動信号生成回路１０１ｂに供給する。

第２の制御回路１０１ｃは、第２の制御信号ＳＣＯＮ２に応じて、コモンモード信号生成回路１０１ｄの動作を制御するようになっている。

例えば、第２の制御回路１０１ｃは、該差動信号テストモードにおいて、入力されたクロック信号Ｃｌｏｃｋをコモンモード信号生成回路１０１ｄに供給し、第２の制御信号ＳＣＯＮ２に応じて、コモンモード信号生成回路１０１ｄの動作を停止する。

また、第２の制御回路１０１ｃは、該コモンモード信号テストモードにおいて、第２の制御信号ＳＣＯＮ２に応じて、コモンモード信号生成回路１０１ｄにクロック信号Ｃｌｏｃｋに応じたコモンモード信号を生成させて第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２に出力させる。

なお、第２の制御回路１０１ｃは、該通常動作モードにおいて、クロック端子ＴＣを介して入力されたクロック信号Ｃｌｏｃｋをそのままコモンモード信号生成回路１０１ｄに供給する。

ここで、図２に示すように、差動信号生成回路１０１ｂは、第１の送信端子Ｔｏｕｔ１に一端が接続され、データ信号Ｄａｔａによりオン／オフが制御されるスイッチ回路ＳＷ１ａと、第２の送信端子Ｔｏｕｔ２に一端が接続され、データ信号Ｄａｔａの位相を反転した信号によりオン／オフが制御されるスイッチ回路ＳＷ１ｂと、スイッチ回路ＳＷ１ａ、ＳＷ１ｂの他端と接地との間に接続され、差動信号生成回路１０１ｂの動作電流を出力する電流源Ｉ１と、を有する。

スイッチ回路ＳＷ１ａ、ＳＷ１ｂは、データ信号Ｄａｔａにより相補的にオン／オフが制御される。これにより、差動信号生成回路１０１ｂは、差動信号を出力する。

また、コモンモード信号生成回路１０１ｄは、第１の送信端子Ｔｏｕｔ１に一端が接続され、クロック信号Ｃｌｏｃｋによりオン／オフが制御されるスイッチ回路ＳＷ２ａと、第２の送信端子Ｔｏｕｔ２に一端が接続され、クロック信号Ｃｌｏｃｋによりオン／オフが制御されるスイッチ回路ＳＷ２ｂと、スイッチ回路ＳＷ２ａ、ＳＷ２ｂの他端と接地との間に接続され、コモンモード信号生成回路１０１ｄの動作電流を出力する電流源Ｉ２と、を有する。

スイッチ回路ＳＷ２ａ、ＳＷ２ｂは、クロック信号Ｃｌｏｃｋにより同期してオン／オフが制御される。これにより、コモンモード信号生成回路１０１ｄは、コモンモード信号を出力する。

ここで、第１の制御回路１０１ａは、第１の制御信号ＳＣＯＮ１に応じて、データ信号Ｄａｔａを“Ｈｉｇｈ”レベル、すなわち論理“１”または“Ｌｏｗ”レベルにすなわち論理“０”に固定することにより、スイッチ回路ＳＷ１ａ、ＳＷ１ｂの何れか一方をオンにし、他方をオフにする。これにより、差動信号生成回路１０１ｂに固定の差動信号を生成させて第１および第２の送信端子に出力させる。

また、第２の制御回路１０１ｃは、第２の制御信号ＳＣＯＮ２に応じてコモンモード信号生成回路１０１ｄに対するクロック信号Ｃｌｏｃｋの供給を停止ことにより、スイッチ回路ＳＷ２ａ、ＳＷ２ｂをオフにする。または、第２の制御回路１０１ｃは、第２の制御信号ＳＣＯＮ２に応じてコモンモード信号生成回路１０１ｄの動作電流を出力する電流源Ｉ２の動作を停止させる。これにより、コモンモード信号生成回路１０１ｄの動作を停止することができる。

また、図１に示すように、受信装置１０２は、第１の受信端子Ｔｉｎ１と、第２の受信端子Ｔｉｎ２と、インピーダンス回路Ｒと、レシーバ回路１０２ａ、１０２ｂと、を有する。

第１の受信端子Ｔｉｎ１は、差動信号線１０３ａの他端に接続されている。

第２の受信端子Ｔｉｎ２は、差動信号線１０３ｂの他端に接続されている。

これらの第１の受信端子Ｔｉｎ１および第２の受信端子Ｔｉｎ２は、一対の差動信号線１０３ａ、１０３ｂから、差動信号およびコモンモード信号が入力されるようになっている。

インピーダンス回路Ｒは、一端が電源に接続され、他端が第１の受信端子Ｔｉｎ１に接続された第１の終端抵抗Ｒ１と、一端が電源に接続され、他端が第２の受信端子Ｔｉｎ２に接続された第２の終端抵抗Ｒ２と、を有する。

これらの第１の終端抵抗Ｒ１と第２の終端抵抗Ｒ２とは、抵抗値ＲＴを有する。この抵抗値ＲＴには、受信装置１０２の反射波を抑制するように差動信号線とインピーダンスが整合する値が選択される。

レシーバ回路１０２ａは、第１、第２の受信端子Ｔｉｎ１、Ｔｉｎ２に入力が接続され、差動信号を受信し、データ信号Ｄａｔａを出力するようになっている。

レシーバ回路１０２ｂは、第１、第２の受信端子Ｔｉｎ１、Ｔｉｎ２に入力が接続され、コモンモード信号を受信し、クロック信号Ｃｌｏｃｋを出力するようになっている。

ここで、テスタ１００は、第１、第２の制御信号ＳＣＯＮ１、ＳＣＯＮ２、テスト用のデータ信号Ｄａｔａ、および、テスト用のクロック信号Ｃｌｏｃｋを差動信号出力装置１０１に出力し、これらの信号に応じて差動信号出力装置１０１から出力された出力信号を評価するようになっている。

例えば、テスタ１００は、差動信号テストモードにおいて、第１の制御信号ＳＣＯＮ１により、差動信号生成回路１０１ｂにデータ信号Ｃｌｏｃｋに応じた差動信号を生成させて第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２に出力させ、且つ、第２の制御信号ＳＣＯＮ２によりコモンモード信号生成回路１０１ｄの動作を停止した状態で、第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２から出力される第１の信号（差動信号）と第１の閾値とを比較し、この比較結果に基づいて差動信号を評価する。

例えば、テスタ１００は、該第１の信号と該第１の閾値との比較結果に応じた論理と、差動信号テストモード時のデータ信号Ｄａｔａに対応した第１の期待値とを比較することにより、差動信号を評価する。

また、テスタ１００は、コモンモード信号テストモードにおいて、第１の制御信号ＳＣＯＮ１により差動信号生成回路１０１ｂに固定の差動信号を生成させて第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２に出力させ、且つ、第２の制御信号ＳＣＯＮ２によりコモンモード信号生成回路１０１ｄにクロック信号Ｃｌｏｃｋに応じたコモンモード信号を生成させて第１および第２の送信端子に出力させた状態で、第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２から出力される第２の信号（コモンモード信号）と第２の閾値とを比較し、この比較結果に基づいてコモンモード信号を評価する。

例えば、テスタ１００は、該第２の信号と該第２の閾値との比較結果に応じた論理と、コモンモード信号テストモード時のクロック信号Ｃｌｏｃｋに対応した第２の期待値とを比較することにより、コモンモード信号を評価する。

なお、該第１の閾値は、該第２の閾値とは異なるように設定される。例えば、該第１の閾値は、差動信号の最大値と最小値の中間の電圧に設定される。また、該第２の閾値は、コモンモード信号の最大値と最小値の中間の電圧に設定される。

ここで、既述のような構成を有する差動信号出力装置１０１の出力信号について詳述する。図３は、図１に示す差動信号出力装置１０１の各モードにおける出力信号の波形の例を示す図である。

差動信号出力装置１０１は、既述のように、３つの動作モード、すなわち、（Ａ）通常動作モードと、（Ｂ）差動信号テストモードと、（Ｃ）コモンモード信号テストモードと、を有する。

（Ａ）通常動作モード時
この通常動作モードは、データ信号Ｄａｔａとクロック信号Ｃｌｏｃｋを同時に伝送するモードである。

この通常動作モードでは、データ端子ＴＤに入力されたデータ信号Ｄａｔａは第１の制御回路１０１ａを介して、差動信号生成回路１０１ｂに入力される。そして、差動信号生成回路１０１ｂは、入力されたデータ信号Ｄａｔａを差動信号に変換した差動信号を出力する。

同時に、クロック端子ＴＤに入力されたクロック信号Ｃｌｏｃｋは第２の制御回路１０１ｃを介して、コモンモード出力回路に入力される。コモンモード信号生成回路１０１ｄは、入力されたクロック信号Ｃｌｏｃｋをコモンモード信号に変換したコモンモード信号を出力する。すなわち、差動信号にコモンモード信号が重畳される。

このときの差動信号出力装置１０１の出力波形を図３（ａ）に示す。

（Ｂ）差動信号テストモード時
この差動信号テストモードは、データ信号Ｄａｔａのみを出力するモードである。

この差動信号テストモードでは、データ端子ＴＤに入力されたデータ信号Ｄａｔａは第１の制御回路１０１ａを介して、差動信号生成回路１０１ｂに入力される。そして、差動信号生成回路１０１ｂは、入力されたデータ信号Ｄａｔａを差動信号に変換した差動信号を出力する。

第２の制御回路１０１ｃは、第２の制御信号ＳＣＯＮ２に応じて、コモンモード信号発生回路１０１ｄにコモンモード信号の出力を停止させる。

このとき、コモンモード信号発生回路は停止するため、第１、第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２からは差動信号のみが出力される。

このときの差動信号出力装置１０１の出力波形を図３（ｂ）に示す。

（Ｃ）コモンモード信号テストモード
このコモンモード信号テストモードは、差動信号を固定しコモンモード信号を出力するモードである。

クロック端子ＴＤに入力されたクロック信号Ｃｌｏｃｋは第２の制御回路１０１ｃを介して、コモンモード信号生成回路１０１ｄに入力される。

コモンモード信号生成回路１０１ｄは、入力されたクロック信号Ｃｌｏｃｋをコモンモード信号に変換したコモンモード信号を出力する。

第１の制御回路１０１ａは、第１の制御信号ＳＣＯＮ１に応じて、差動信号生成回路１０１ｂの出力の論理を例えば“１”に固定する。

このとき、差動信号生成回路１０１ｂは、第１の送信端子Ｔｏｕｔ１に論理“１”の信号を出力するとともに、第２の送信端子Ｔｏｕｔ２に論理“０”の信号を出力する。

このときの差動信号出力装置１０１の出力波形を図３（ｃ）に示す。

次に、既述のような構成を有する差動信号出力回路１０１の出力信号をテスタ１００で評価する方法について説明する。

ここで、図４は、差動信号テストモードにおける差動信号出力装置１０１の出力波形の一例を示す図である。

図４に示すように、テスタ１００の該第１の閾値を１つの差動信号の中心電圧（Ｄｈｉｇｈ＋Ｄｌｏｗ）／２に設定する（図４（ｂ））。

既述のように、テスタ１００は、この差動信号テストモードにおいて、第１の制御信号ＳＣＯＮ１により、差動信号生成回路１０１ｂにデータ信号Ｃｌｏｃｋに応じた差動信号を生成させて第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２に出力させ、且つ、第２の制御信号ＳＣＯＮ２によりコモンモード信号生成回路１０１ｄの動作を停止した状態で、第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２から出力される第１の信号（図４（ａ））と該第１の閾値（Ｄｈｉｇｈ＋Ｄｌｏｗ）／２とを比較し、この比較結果に基づいて差動信号を評価する。

例えば、テスタ１００は、該第１の信号が該第１の閾値より大きい場合は論理“１”とし、該第１の信号が該第１の閾値よりも小さい場合は論理“０”として差動信号の論理を評価する。そして、例えば、テスタ１００は、この論理と、差動信号テストモード時のデータ信号Ｄａｔａに対応した第１の期待値とを比較することにより、差動信号を評価する。

なお、図４（ｂ）の例では、信号ＴＸＰに関して評価しているが、信号ＴＸＮに関して評価してもよい。

また、図５は、コモンモード信号テストモードにおける差動信号出力装置１０１の出力波形の一例を示す図である。

図５に示すように、テスタ１００の該第２の閾値を１つのコモンモード信号の中心電圧（Ｃｈｉｇｈ＋Ｃｌｏｗ）／２に設定する（図５（ｂ））。

既述のように、テスタ１００は、コモンモード信号テストモードにおいて、第１の制御信号ＳＣＯＮ１により差動信号生成回路１０１ｂに固定の差動信号を生成させて第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２に出力させ、且つ、第２の制御信号ＳＣＯＮ２によりコモンモード信号生成回路１０１ｄにクロック信号Ｃｌｏｃｋに応じたコモンモード信号を生成させて第１および第２の送信端子に出力させた状態で、第１および第２の送信端子Ｔｏｕｔ１、Ｔｏｕｔ２から出力される第２の信号（図５（ａ））と該第２の閾値（Ｃｈｉｇｈ＋Ｃｌｏｗ）／２と、を比較し、この比較結果に基づいてコモンモード信号を評価する。

例えば、テスタ１００は、該第２の信号が該第２の閾値より大きい場合は論理“１”とし、該第２の信号が該第２の閾値よりも小さい場合は論理“０”としてコモンモード信号の論理を評価する。そして、例えば、テスタ１００は、この論理と、コモンモード信号テストモード時のクロック信号Ｃｌｏｃｋに対応した第２の期待値とを比較することにより、コモンモード信号を評価する。
なお、図５（ｂ）の例では、信号ＴＸＰに関して評価しているが、信号ＴＸＮに関して評価してもよい。

通常動作モードの出力信号は、テスタ１００により評価する事は難しい。しかし、差動信号出力モードを設けることによりデータ信号Ｄａｔａである差動信号をテスタ１００で評価し、さらに、コモンモード信号出力モードを設けることによりクロック信号Ｃｌｏｃｋをテスタ１００で評価することができる。

このように、テスタ１００は、一対の差動信号線１０３ａ、１０３ｂに差動信号とコモンモード信号を使ってデータ信号Ｄａｔａとクロック信号Ｃｌｏｃｋを伝送する規格の信号に対して、差動信号出力モードを設けることでデータ信号Ｄａｔａである差動信号を評価し、さらに、コモンモード信号出力モードを設けることでクロック信号Ｃｌｏｃｋを評価することができる。

以上のように、本実施例によれば、差動信号とコモンモード信号をより適切に評価することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１０１差動信号出力装置
１００テスタ
１０２受信装置
１０３ａ、１０３ｂ差動信号線
１０００伝送システム

Claims

差動信号およびコモンモード信号を重畳して出力するための第１の送信端子および第２の送信端子と、
第１の制御信号が入力される第１の制御端子と、
第２の制御信号が入力される第２の制御端子と、
データ信号が入力されるデータ端子と、
クロック信号が入力されるクロック端子と、
差動信号を生成し前記第１および第２の送信端子に出力する差動信号生成回路と、
前記第１の制御信号に応じて、前記差動信号生成回路の動作を制御する第１の制御回路と、
コモンモード信号を生成し前記第１および第２の送信端子に出力するコモンモード信号生成回路と、
前記第２の制御信号に応じて、前記コモンモード信号生成回路の動作を制御する第２の制御回路と、を備え、
前記差動信号を評価する差動信号テストモードにおいて、
前記第１の制御回路は、前記第１の制御信号に応じて、前記差動信号生成回路に前記データ信号に応じた差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記第２の制御回路は、前記第２の制御信号に応じて、前記コモンモード信号生成回路の動作を停止し、
前記コモンモード信号を評価するコモンモード信号テストモードにおいて、
前記第１の制御回路は、前記第１の制御信号に応じて、前記差動信号生成回路に固定の差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記第２の制御回路は、前記第２の制御信号に応じて、前記コモンモード信号生成回路に前記クロック信号に応じたコモンモード信号を生成させて前記第１および第２の送信端子に出力させる
ことを特徴とする差動信号出力装置。
前記第１の制御回路は、前記データ端子を介して前記データ信号が入力され、前記差動信号を評価する差動信号テストモードにおいて、前記データ端子に入力される前記データ信号を前記差動信号生成回路に供給する
ことを特徴とする請求項１に記載の差動信号出力装置。
前記第２の制御回路は、前記クロック端子を介して前記クロック信号が入力され、前記コモンモード信号を評価するコモンモード信号テストモードにおいて、前記クロック端子に入力される前記クロック信号を前記コモンモード信号生成回路に供給する
ことを特徴とする請求項１または２に記載の差動信号出力装置。
前記第１の制御信号および前記第２の制御信号は、前記差動信号出力装置の出力信号を評価するテスタにより供給される
ことを特徴とする請求項１ないし３のいずれか一項に記載の差動信号出力装置。
コモンモード信号テストモードにおいて、前記差動信号生成回路は、差動信号の論理を論理“０”もしくは論理“１”に固定する
ことを特徴とする請求項１ないし４のいずれか一項に記載の差動信号出力装置。
前記第２の制御回路は、前記コモンモード信号生成回路に対する前記クロック信号の供給を停止させ、または、前記コモンモード信号生成回路の動作電流を出力する電流源の動作を停止させることにより、前記コモンモード信号生成回路の動作を停止する
ことを特徴とする請求項１ないし５のいずれか一項に記載の差動信号出力装置。
差動信号およびコモンモード信号を重畳して出力するための第１の送信端子および第２の送信端子と、差動信号を生成し前記第１および第２の送信端子に出力する差動信号生成回路と、コモンモード信号を生成し前記第１および第２の送信端子に出力するコモンモード信号生成回路と、を備える差動信号出力装置のテスト方法であって、
前記差動信号を評価する差動信号テストモードにおいて、
前記差動信号生成回路にデータ信号に応じた差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記コモンモード信号生成回路の動作を停止した状態で、前記第１および第２の送信端子から出力される第１の信号と第１の閾値とを比較し、この比較結果に基づいて前記差動信号を評価し、
前記コモンモード信号を評価するコモンモード信号テストモードにおいて、
前記差動信号生成回路に固定の差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記コモンモード信号生成回路にクロック信号に応じたコモンモード信号を生成させて前記第１および第２の送信端子に出力させた状態で、前記第１および第２の送信端子から出力される第２の信号と第２の閾値とを比較し、この比較結果に基づいて前記コモンモード信号を評価する
ことを特徴とする差動信号出力装置のテスト方法。
前記第１の閾値は、前記差動信号の最大値と最小値の中間の電圧であり、
前記第２の閾値は、前記コモンモード信号の最大値と最小値の中間の電圧であることを特徴とする請求項７に記載の差動信号出力装置のテスト方法。
前記第１の信号と前記第１の閾値との比較結果に応じた論理と、前記差動信号テストモード時の前記データ信号に対応した第１の期待値とを比較することにより、前記差動信号を評価し、
前記第２の信号と前記第２の閾値との比較結果に応じた論理と、前記コモンモード信号テストモード時の前記クロック信号に対応した第２の期待値とを比較することにより、前記コモンモード信号を評価する
ことを特徴とする請求項７または８に記載の差動信号出力装置のテスト方法。
前記コモンモード信号生成回路に対する前記クロック信号の供給を停止させ、または、前記コモンモード信号生成回路の動作電流を出力する電流源の動作を停止させることにより、前記コモンモード信号生成回路の動作を停止する
ことを特徴とする請求項７ないし９のいずれか一項に記載の差動信号出力装置のテスト方法。
差動信号およびコモンモード信号を重畳して出力するための第１の送信端子および第２の送信端子と、差動信号を生成し前記第１および第２の送信端子に出力する差動信号生成回路と、コモンモード信号を生成し前記第１および第２の送信端子に出力するコモンモード信号生成回路と、を備える差動信号出力装置のテスタであって、
前記差動信号を評価する差動信号テストモードにおいて、
前記差動信号生成回路にデータ信号に応じた差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記コモンモード信号生成回路の動作を停止した状態で、前記第１および第２の送信端子から出力される第１の信号と第１の閾値とを比較し、この比較結果に基づいて前記差動信号を評価し、
前記コモンモード信号を評価するコモンモード信号テストモードにおいて、
前記差動信号生成回路に固定の差動信号を生成させて前記第１および第２の送信端子に出力させ、且つ、前記コモンモード信号生成回路にクロック信号に応じたコモンモード信号を生成させて前記第１および第２の送信端子に出力させた状態で、前記第１および第２の送信端子から出力される第２の信号と第２の閾値とを比較し、この比較結果に基づいて前記コモンモード信号を評価する
ことを特徴とするテスタ。
前記第１の閾値は、前記差動信号の最大値と最小値の中間の電圧であり、
前記第２の閾値は、前記コモンモード信号の最大値と最小値の中間の電圧であることを特徴とする請求項１２に記載のテスタ。
前記第１の信号と前記第１の閾値との比較結果に応じた論理と、前記差動信号テストモード時の前記データ信号に対応した第１の期待値とを比較することにより、前記差動信号を評価し、
前記第２の信号と前記第２の閾値との比較結果に応じた論理と、前記コモンモード信号テストモード時の前記クロック信号に対応した第２の期待値とを比較することにより、前記コモンモード信号を評価する
ことを特徴とする請求項１１または１２に記載のテスタ。
前記コモンモード信号生成回路に対する前記クロック信号の供給を停止させ、または、前記コモンモード信号生成回路の動作電流を出力する電流源の動作を停止させることにより、前記コモンモード信号生成回路の動作を停止する
ことを特徴とする請求項１１ないし１３のいずれか一項に記載のテスタ。