KR102583820B1 - 데이터 송신 회로 - Google Patents

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Abstract

데이터 송신 회로는, 출력 라인으로 데이터를 구동하기 위한 메인 드라이버 회로; 상기 데이터가 제1레벨에서 제2레벨로 천이하는 것을 감지하는 진폭 균등화 윈도우 생성 회로; 진폭 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 출력 라인을 제2레벨로 구동하는 보조 드라이버 회로; 및 상기 데이터가 연속적으로 상기 제1레벨을 가지는지를 감지하는 위상 균등화 윈도우 생성 회로를 포함하고, 상기 위상 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 메인 드라이버 회로의 상기 데이터 구동 시점이 변경될 수 있다.

Description

데이터 송신 회로 {DATA TRANSMISSION CIRCUIT}
본 특허 문헌은 데이터를 송신하는 데이터 송신 회로에 관한 것이다.
최근 다양한 집적회로 어플리케이션에서 많은 양의 데이터를 처리해야 함에 따라 데이터 전송 속도가 계속해서 높아지고 있다. 하지만, 데이터 전송 속도가 높아짐에 따라 전송되는 채널상의 요인 및 기타 여러 이유로 인해 신호의 손실 또한 증가하고 있어 감쇄된 신호를 복원하는 균등화(equalization) 기술이 주목받고 있다.
본 발명의 실시예들은, 데이터 전송 과정에서의 신호의 손실을 보상하기 위한 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 데이터 송신 회로는, 출력 라인으로 데이터를 구동하기 위한 메인 드라이버 회로; 상기 데이터가 제1레벨에서 제2레벨로 천이하는 것을 감지하는 진폭 균등화 윈도우 생성 회로; 진폭 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 출력 라인을 제2레벨로 구동하는 보조 드라이버 회로; 및 상기 데이터가 연속적으로 상기 제1레벨을 가지는지를 감지하는 위상 균등화 윈도우 생성 회로를 포함하고, 상기 위상 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 메인 드라이버 회로의 상기 데이터 구동 시점이 변경될 수 있다.
본 발명의 다른 실시예에 따른 데이터 송신 회로는, 제1 내지 제4라인들; 상기 제1 내지 제4라인들의 데이터를 순차적으로 출력 라인으로 구동하기 위한 메인 드라이버 회로; 상기 제1 내지 제4라인들의 데이터가 제1레벨에서 제2레벨로 천이하는 것을 감지하는 진폭 균등화 윈도우 생성 회로; 상기 진폭 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 출력 라인을 제2레벨로 구동하는 보조 드라이버 회로; 및 상기 제1 내지 제4라인들의 데이터가 연속적으로 상기 제1레벨을 가지는지를 감지하는 위상 균등화 윈도우 생성 회로를 포함하고, 상기 위상 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 메인 드라이버 회로의 상기 제1 내지 제4라인들의 데이터 구동 시점이 변경될 수 있다.
본 발명의 실시예들에 따르면, 데이터 전송 과정에서의 신호의 손실이 보상될 수 있다.
도 1은 본 발명의 일실시예에 따른 데이터 송신 회로(100)의 구성도.
도 2는 도 1의 진폭 균등화 윈도우 생성 회로(120)의 일실시예 구성도.
도 3은 제1 내지 제4클럭들(CLK_0, CLK_90, CLK_180, CLK_270)을 도시한 도면.
도 4는 도 1의 보조 드라이버 회로(130)의 일실시예 구성도.
도 5는 메인 드라이버 회로(110)와 보조 드라이버 회로(130)에 의해 출력 라인(OUT_LINE)이 구동되는 것을 도시한 도면.
도 6은 도 1의 위상 균등화 윈도우 생성 회로(140)의 일실시예 구성도.
도 7은 도 1의 메인 드라이버 회로(110)의 일실시예 구성도.
도 8은 도 7의 가변 지연 회로들(711~718)의 일실시예 구성도.
도 9는 메인 드라이버 회로(110)와 위상 균등화 윈도우 생성 회로(140)의 동작에 의해 출력 라인(OUT_LINE)이 구동되는 것을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 데이터 송신 회로(100)의 구성도이다.
도 1을 참조하면, 데이터 송신 회로(100)는 메인 드라이버 회로(110), 진폭 균등화 윈도우 생성 회로(120), 보조 드라이버 회로(130) 및 위상 균등화 윈도우 생성 회로(140)를 포함할 수 있다.
데이터 송신 회로(100)는 출력 라인(OUT_LINE)으로 데이터를 송신할 수 있다. 여기서는 출력 라인(OUT_LINE)이 저항(101)에 의해 로우 터미네이션된 것을 예시했는데, 이와 다르게 출력 라인(OUT_LINE)이 하이 터이네이션될 수도 있음은 당연하다.
메인 드라이버 회로(110)는 제1 내지 제4라인들(D0~D3)의 데이터가 출력 라인(OUT_LINE)으로 전송되도록 순차적으로 구동할 수 있다. 예를 들어, 메인 드라이버 회로(110)는 D0, D1, D2, D3, D0, D1, D2, D3....의 순서로 제1 내지 제4라인들(D0~D3)의 데이터가 출력 라인(OUT_LINE)으로 출력되도록 구동할 수 있다.
진폭 균등화 윈도우 생성(amplitude equalization window generator) 회로(120)는 제1 내지 제4라인들(D0~D3)의 데이터가 로우에서 하이로 천이하는 것을 감지할 수 있다. 여기서 로우에서 하이로 천이하는 것을 감지한다는 것은 D0, D1, D2, D3, D0, D1, D2, D3....의 순서로 배열된 데이터가 로우에서 하이로 천이하는 것을 감지한다는 것을 의미할 수 있다. 출력 라인(OUT_LINE)이 로우 터미네이션된 경우에는 진폭 균등화 윈도우 생성 회로(120)가 제1 내지 제4라인들(D0~D3)의 데이터가 로우에서 하이로 천이하는 것을 감지하지만, 출력 라인(OUT_LINE)이 하이 터미네이션된 경우에는 진폭 균등화 윈도우 생성 회로(120)가 제1 내지 제4라인들(D0~D3)의 데이터가 하이에서 로우로 천이하는 것을 감지할 수도 있다. 즉, 진폭 균등화 윈도우 생성 회로(120)는 제1 내지 제4라인들(D0~D3)의 데이터가 제1레벨에서 제2레벨로 천이하는 것을 감지할 수 있는데, 제1레벨이 로우 레벨 제2레벨이 하이 레벨일 수도 있으며, 제1레벨이 하이 레벨 제2레벨이 로우 레벨일 수도 있다.
보조 드라이버 회로(130)는 진폭 균등화 윈도우 생성 회로(120)의 감지 결과(PU<0>~PU<3>)에 응답해 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다. 출력 라인(OUT_LINE)이 로우 터미네이션된 경우에는 보조 드라이버 회로(130)가 진폭 균등화 윈도우 생성 회로(120)의 감지 결과(PU<0:3>)에 응답해 출력 라인(OUT_LINE)을 하이 레벨로 구동하지만, 출력 라인(OUT_LINE)이 하이 터미네이션된 경우에는 보조 드라이버 회로(130)가 진폭 균등화 윈도우 생성 회로(120)의 감지 결과(PU<0:3>)에 응답해 출력 라인(OUT_LINE)을 로우 레벨로 구동할 수도 있다.
위상 균등화 윈도우 생성(phase equalization window generator) 회로(140)는 제1 내지 제4라인들(D0~D3)의 데이터가 연속적으로 로우 레벨을 가지는지를 감지할 수 있다. 여기에서 연속으로 로우 레벨을 가지는지를 감지한다는 것은 D0, D1, D2, D3, D0, D1, D2, D3....의 순서로 배열된 데이터가 연속적으로 로우 레벨을 가지는지를 감지한다는 것을 의미할 수 있다. 출력 라인(OUT_LINE)이 로우 터미네이션된 경우에는 위상 균등화 윈도우 생성 회로(140)가 제1 내지 제4라인들(D0~D3)의 데이터가 연속적으로 로우 레벨을 가지는지를 감지하지만, 출력 라인(OUT_LINE)이 하이 터미네이션된 경우에는 위상 균등화 윈도우 생성 회로가 제1 내지 제4라인들(D0~D3)의 데이터가 연속적으로 하이 레벨을 가지는지를 감지할 수도 있다.
위상 균등화 윈도우 생성 회로(140)의 감지 결과(PD<0:3>)는 메인 드라이버 회로(110)로 전달될 수 있으며, 감지 결과(PD<0:3>)에 따라 메인 드라이버 회로(110)가 제1 내지 제4라인들(D0~D3)의 데이터를 출력 라인(OUT_LINE)으로 구동하는 시점이 조절될 수 있다.
도 2는 도 1의 진폭 균등화 윈도우 생성 회로(120)의 일실시예 구성도이다.
도 2를 참조하면, 진폭 균등화 윈도우 생성 회로(120)는 제1 내지 제4감지 회로들(210~240)을 포함할 수 있다. D0, D1, D2, D3, D0, D1, D2, D3....의 순서로 배열된 데이터에서 제1감지 회로(210)가 D3->D0의 데이터가 로우에서 하이로 천이하는지를 감지하고, 제2감지 회로(220)가 D0->D1의 데이터가 로우에서 하이로 천이하는지를 감지하고, 제3감지 회로(230)가 D1->D2의 데이터가 로우에서 하이로 천이하는지를 감지하고, 제4감지 회로(240)가 D2->D3의 데이터가 로우에서 하이로 천이하는지를 감지할 수 있다.
제1 내지 제4감지 회로들(210~240)은 제1 내지 제4클럭들(CLK_0, CLK_90, CLK_180, CLK_270)을 사용하는데, 이들은 위상이 90도씩 차이나는 클럭들로, 도 3을 참조하여 제1 내지 제4클럭들(CLK_0, CLK_90, CLK_180, CLK_270)을 이해할 수 있다.
제1감지 회로(210)는 제1클럭(CLK_0)의 라이징 에지(rising edge)에서 제4라인(D3)의 데이터가 로우 레벨이고 제1라인(D0)의 데이터가 하이 레벨인 경우에 제1진폭 균등화 신호(PU<0>)를 활성화할 수 있다. 제1감지 회로(210)는 제4라인(D3)의 데이터를 반전하는 인버터(211), 인버터(211)의 출력과 제1라인(D0)의 데이터를 입력받는 앤드게이트(212), 앤드게이트(212)의 출력을 D단자에 입력받고 제1클럭(CLK_0)을 클럭 단자에 입력받아 Q단자로 제1진폭 균등화 신호(PU<0>)를 출력하는 D플립플롭(213)을 포함할 수 있다.
제2감지 회로(220)는 제2클럭(CLK_90)의 라이징 에지에서 제1라인(D0)의 데이터가 로우 레벨이고 제2라인(D1)의 데이터가 하이 레벨인 경우에 제2진폭 균등화 신호(PU<1>)를 활성화할 수 있다. 제2감지 회로(220)는 제1라인(D0)의 데이터를 반전하는 인버터(221), 인버터(221)의 출력과 제2라인(D1)의 데이터를 입력받는 앤드게이트(222), 앤드게이트(222)의 출력을 D단자에 입력받고 제2클럭(CLK_90)을 클럭 단자에 입력받아 Q단자로 제2진폭 균등화 신호(PU<1>)를 출력하는 D플립플롭(223)을 포함할 수 있다.
제3감지 회로(230)는 제3클럭(CLK_180)의 라이징 에지에서 제2라인(D1)의 데이터가 로우 레벨이고 제3라인(D2)의 데이터가 하이 레벨인 경우에 제3진폭 균등화 신호(PU<2>)를 활성화할 수 있다. 제3감지 회로(230)는 제2라인(D1)의 데이터를 반전하는 인버터(231), 인버터(231)의 출력과 제3라인(D2)의 데이터를 입력받는 앤드게이트(232), 앤드게이트(232)의 출력을 D단자에 입력받고 제3클럭(CLK_180)을 클럭 단자에 입력받아 Q단자로 제3진폭 균등화 신호(PU<2>)를 출력하는 D플립플롭(233)을 포함할 수 있다.
제4감지 회로(240)는 제4클럭(CLK_270)의 라이징 에지에서 제3라인(D2)의 데이터가 로우 레벨이고 제4라인(D3)의 데이터가 하이 레벨인 경우에 제4진폭 균등화 신호(PU<3>)를 활성화할 수 있다. 제4감지 회로(240)는 제2라인(D1)의 데이터를 반전하는 인버터(231), 인버터(231)의 출력과 제3라인(D2)의 데이터를 입력받는 앤드게이트(232), 앤드게이트(232)의 출력을 D단자에 입력받고 제3클럭(CLK_180)을 클럭 단자에 입력받아 Q단자로 제3진폭 균등화 신호(PU<2>)를 출력하는 D플립플롭(233)을 포함할 수 있다.
도 4는 도 1의 보조 드라이버 회로(130)의 일실시예 구성도이다.
도 4를 참조하면, 보조 드라이버 회로(130)는 제1 내지 제4보조 드라이버들(410~440)을 포함할 수 있다.
제1보조 드라이버(410)는 제1진폭 균등화 신호(PU<0>)에 응답해 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다. 제1보조 드라이버(410)는 지연부들(411, 412), 인버터(413) 및 NMOS 트랜지스터들(414, 415)을 포함할 수 있다. 제1보조 드라이버(410)는 제1진폭 균등화 신호(PU<0>)의 활성화 시점으로부터 지연부(411)의 지연값 만큼의 시점이 지난 시점부터 지연부(412)의 지연값 만큼의 시간 동안에 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다.
제2보조 드라이버(420)는 제2진폭 균등화 신호(PU<1>)에 응답해 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다. 제2보조 드라이버(420)는 지연부들(421, 422), 인버터(423) 및 NMOS 트랜지스터들(424, 425)을 포함할 수 있다. 제2보조 드라이버(420)는 제2진폭 균등화 신호(PU<1>)의 활성화 시점으로부터 지연부(421)의 지연값 만큼의 시점이 지난 시점부터 지연부(422)의 지연값 만큼의 시간 동안에 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다.
제3보조 드라이버(430)는 제3진폭 균등화 신호(PU<2>)에 응답해 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다. 제3보조 드라이버(430)는 지연부들(431, 432), 인버터(433) 및 NMOS 트랜지스터들(434, 435)을 포함할 수 있다. 제3보조 드라이버(430)는 제3진폭 균등화 신호(PU<2>)의 활성화 시점으로부터 지연부(431)의 지연값 만큼의 시점이 지난 시점부터 지연부(432)의 지연값 만큼의 시간 동안에 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다.
제4보조 드라이버(440)는 제4진폭 균등화 신호(PU<3>)에 응답해 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다. 제4보조 드라이버(440)는 지연부들(441, 442), 인버터(443) 및 NMOS 트랜지스터들(444, 445)을 포함할 수 있다. 제4보조 드라이버(440)는 제4진폭 균등화 신호(PU<3>)의 활성화 시점으로부터 지연부(441)의 지연값 만큼의 시점이 지난 시점부터 지연부(442)의 지연값 만큼의 시간 동안에 출력 라인(OUT_LINE)을 하이 레벨로 구동할 수 있다.
지연부들(411, 421, 431, 441)의 지연값은 메인 드라이버 회로(110)의 기본 지연값과 동일하게 설계될 수 있다.
제1 내지 제4진폭 균등화 신호들(PU<0:3>)은 제1 내지 제4라인들(D0~D3)의 데이터가 로우에서 하이로 천이할 때 활성화되며, 제1 내지 제4보조 드라이버들(410~440)이 제1 내지 제4진폭 균등화 신호들(PU<0:3>)에 응답해 출력 라인(OUT_LINE)을 하이 레벨로 구동하므로, 제1 내지 제4라인들(D0~D3)의 데이터가 로우에서 하이로 천이하는 경우에 출력 라인(OUT_LINE)이 더욱 강하게 하이 레벨로 구동될 수 있다.
도 5는 메인 드라이버 회로(110)와 보조 드라이버 회로(130)에 의해 출력 라인(OUT_LINE)이 구동되는 것을 도시한 도면이다. 설명의 편의를 위해 여기서는 위상 균등화 생성 회로(140)는 동작하지 않는다고 가정하고 설명하기로 한다.
도 5를 참조하면, 출력 라인(OUT_LINE)의 데이터가 로우 에서 하이로 천이할 때마다 보조 드라이버 회로(130)에 의해 출력 라인(OUT_LINE)이 보다 강하게 구동되는 것을 확인할 수 있다. 도 5의 501, 503, 505가 보조 드라이버 회로(130)에 의해 출력 라인(OUT_LINE)이 하이로 강하게 구동되는 것을 나타낸다.
도 5에서 확인할 수 있는 바와 같이, 진폭 균등화 윈도우 생성 회로와 보조 드라이버 회로의 동작에 의해 진폭 도메인 균등화(amplitude domain equalization) 동작이 수행됨을 알 수 있다. 이러한 진폭 도메인 균등화 동작에 의해 긴 출력 라인(OUT_LINE), 즉 채널, 상에서의 신호의 손실을 보상할 수 있다.
도 6은 도 1의 위상 균등화 윈도우 생성 회로(140)의 일실시예 구성도이다.
도 6을 참조하면, 위상 균등화 윈도우 생성 회로(140)는 제1 내지 제4제어부(610~640) 및 리셋 신호 생성부(650)를 포함할 수 있다. D0, D1, D2, D3, D0, D1, D2, D3....의 순서로 배열된 데이터에서 제1제어부(610)가 D0, D1의 데이터가 연속적으로 로우 레벨을 가지는지를 감지하고, 제2제어부(620)가 D1, D2의 데이터가 연속적으로 로우 레벨을 가지는지를 감지하고, 제3제어부(630)가 D2, D3의 데이터가 연속적으로 로우 레벨을 가지는지를 감지하고, 제4제어부(640)가 D3, D4의 데이터가 연속적으로 로우 레벨을 가지는지를 감지할 수 있다.
제1제어부(610)는 제1클럭(CLK_0)의 라이징 에지에서 제1라인(D0)의 데이터와 제2라인(D1)의 데이터가 로우 레벨인 경우에 제1위상 균등화 신호(PD<0>)를 활성화하고, 리셋 신호(RESET)가 활성화되면 제1위상 균등화 신호(PD<0>)를 비활성화할 수 있다. 제1제어부(610)는 제1라인(D0)의 데이터와 제2라인(D1)의 데이터를 입력받는 노아게이트(611), 노아게이트(611)의 출력과 제1클럭(CLK_0)을 입력받는 앤드게이트(612), 및 D단자에 전원 전압(VDD)을 입력받고 클럭 단자에 앤드게이트(612)의 출력을 입력받고 리셋 단자(RST)에 리셋 신호(RESET)를 입력받는 D플립플롭(613), 및 D플립플롭(613)의 Q단자로 출력되는 신호를 지연시켜 제1위상 균등화 신호(PD<0>)를 출력하는 지연부(614)를 포함할 수 있다.
제2제어부(620)는 제2클럭(CLK_90)의 라이징 에지에서 제2라인(D1)의 데이터와 제3라인(D2)의 데이터가 로우 레벨인 경우에 제2위상 균등화 신호(PD<1>)를 활성화하고, 리셋 신호(RESET)가 활성화되면 제2위상 균등화 신호(PD<1>)를 비활성화할 수 있다. 제2제어부(620)는 제2라인(D1)의 데이터와 제3라인(D2)의 데이터를 입력받는 노아게이트(621), 노아게이트(621)의 출력과 제2클럭(CLK_90)을 입력받는 앤드게이트(622), 및 D단자에 전원 전압(VDD)을 입력받고 클럭 단자에 앤드게이트(622)의 출력을 입력받고 리셋 단자(RST)에 리셋 신호(RESET)를 입력받는 D플립플롭(623), 및 D플립플롭(623)의 Q단자로 출력되는 신호를 지연시켜 제2위상 균등화 신호(PD<1>)를 출력하는 지연부(624)를 포함할 수 있다.
제3제어부(630)는 제3클럭(CLK_180)의 라이징 에지에서 제3라인(D2)의 데이터와 제4라인(D3)의 데이터가 로우 레벨인 경우에 제3위상 균등화 신호(PD<2>)를 활성화하고, 리셋 신호(RESET)가 활성화되면 제3위상 균등화 신호(PD<2>)를 비활성화할 수 있다. 제3제어부(630)는 제3라인(D2)의 데이터와 제4라인(D3)의 데이터를 입력받는 노아게이트(631), 노아게이트(631)의 출력과 제3클럭(CLK_180)을 입력받는 앤드게이트(632), 및 D단자에 전원 전압(VDD)을 입력받고 클럭 단자에 앤드게이트(632)의 출력을 입력받고 리셋 단자(RST)에 리셋 신호(RESET)를 입력받는 D플립플롭(633), 및 D플립플롭(633)의 Q단자로 출력되는 신호를 지연시켜 제3위상 균등화 신호(PD<2>)를 출력하는 지연부(634)를 포함할 수 있다.
제4제어부(640)는 제4클럭(CLK_270)의 라이징 에지에서 제4라인(D3)의 데이터와 제1라인(D0)의 데이터가 로우 레벨인 경우에 제4위상 균등화 신호(PD<3>)를 활성화하고, 리셋 신호(RESET)가 활성화되면 제4위상 균등화 신호(PD<3>)를 비활성화할 수 있다. 제4제어부(640)는 제4라인(D3)의 데이터와 제1라인(D0)의 데이터를 입력받는 노아게이트(641), 노아게이트(641)의 출력과 제4클럭(CLK_270)을 입력받는 앤드게이트(642), 및 D단자에 전원 전압(VDD)을 입력받고 클럭 단자에 앤드게이트(642)의 출력을 입력받고 리셋 단자(RST)에 리셋 신호(RESET)를 입력받는 D플립플롭(643), 및 D플립플롭(643)의 Q단자로 출력되는 신호를 지연시켜 제4위상 균등화 신호(PD<3>)를 출력하는 지연부(644)를 포함할 수 있다.
리셋 신호 생성부(650)는 제1 내지 제4라인(D0~D3)의 데이터가 로우 레벨에서 하이 레벨로 천이하면 리셋 신호(RESET)를 펄스 형태로 활성화할 수 있다.
여기서 지연부들(614, 624, 634, 644)의 지연값은 메인 드라이버 회로(110)의 기본 지연값과 동일하게 설계될 수 있다.
도 7은 도 1의 메인 드라이버 회로(110)의 일실시예 구성도이다.
도 7을 참조하면, 메인 드라이버 회로(110)는 제1 내지 제8가변 지연 회로들(711~718), 및 제1 내지 제4메인 드라이버들(721~724)을 포함할 수 있다.
제1 내지 제4가변 지연 회로들(711~714)은 제1 내지 제4라인들(D0~D3)의 데이터를 지연시킬 수 있다. 그리고 제1 내지 제4가변 지연 회로들(711~714)의 지연값은 제1 내지 제4위상 4균등화 신호들(PD<0:3>)에 따라 조절될 수 있다. 상세하게 제1 내지 제4가변 지연 회로들(711~714)의 지연값은 제1 내지 제4위상 균등화 신호들(PD<0:3>) 중 활성화된 신호들의 개수가 많을수록 줄어들 수 있다.
제5 내지 제8가변 지연 회로들(715~718)은 제1 내지 제4클럭들(CLK_0, CLK_90, CLK_180, CLK_270)을 지연시킬 수 있다. 그리고 제5 내지 제8가변 지연 회로들(715~718)의 지연값은 제1 내지 제4위상 균등화 신호들(PD<0:3>)에 따라 조절될 수 있다. 상세하게 제5 내지 제8가변 지연 회로들(715~718)의 지연값은 제1 내지 제4균등화 신호들(PD<0:3>) 중 활성화된 신호들의 개수가 많을수록 줄어들 수 있다.
제1메인 드라이버(721)는 지연된 제1클럭(CLK_0_D)에 동기해 지연된 제1라인의 데이터(D0_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다. 상세하게 제1메인 드라이버(721)는 지연된 제1클럭(CLK_0_D)이 활성화된 동안에 지연된 제1라인의 데이터(D0_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다.
제2메인 드라이버(722)는 지연된 제2클럭(CLK_90_D)에 동기해 지연된 제2라인의 데이터(D1_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다. 상세하게 제2메인 드라이버(722)는 지연된 제2클럭(CLK_90_D)이 활성화된 동안에 지연된 제2라인의 데이터(D1_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다.
제3메인 드라이버(723)는 지연된 제3클럭(CLK_180_D)에 동기해 지연된 제3라인의 데이터(D2_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다. 상세하게 제3메인 드라이버(723)는 지연된 제3클럭(CLK_180_D)이 활성화된 동안에 지연된 제3라인의 데이터(D2_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다.
제4메인 드라이버(724)는 지연된 제4클럭(CLK_270_D)에 동기해 지연된 제4라인의 데이터(D3_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다. 상세하게 제4메인 드라이버(724)는 지연된 제4클럭(CLK_270_D)이 활성화된 동안에 지연된 제4라인의 데이터(D3_D)를 출력 라인(OUT_LINE)으로 구동할 수 있다.
도 8은 도 7의 가변 지연 회로들(711~718)의 일실시예 구성도이다. 가변 지연 회로들(711~718) 각각은 도 8과 같이 구성될 수 있다.
도 8을 참조하면, 가변 지연 회로는, 직렬로 연결된 가변 지연부들(810~840)을 포함할 수 있다.
가변 지연부(810)는 제1위상 균등화 신호(PD<0>)의 활성화시에 지연값이 줄어들고, 가변 지연부(820)는 제2위상 균등화 신호(PD<1>)의 활성화시에 지연값이 줄어들고, 가변 지연부(830)는 제3위상 균등화 신호(PD<2>)의 활성화시에 지연값이 줄어들고, 가변 지연부(840)는 제4위상 균등화 신호(PD<3>)의 활성화시에 지연값이 줄어들 수 있다.
앞서 언급한 메인 드라이버 회로(110)의 기본 지연값은 제1 내지 제4위상 균등화 신호(PD<0:3>)가 모두 비활성화된 경우의 가변 지연 회로의 지연값일 수 있다. 따라서 지연부들(411, 421, 431, 444) 및 지연부들(614, 624, 634, 644)의 지연값은 제1 내지 제4위상 균등화 신호(PD<0:3>)가 모두 비활성화된 경우의 가변 지연 회로의 지연값과 동일할 수 있다.
도 9는 메인 드라이버 회로(110)와 위상 균등화 윈도우 생성 회로(140)의 동작에 의해 출력 라인(OUT_LINE)이 구동되는 것을 도시한 도면이다. 설명의 편의를 위해 여기서는 보조 드라이버 회로(130)는 동작하지 않는다고 가정하고 설명하기로 한다.
도 9의 '901'을 참조하면, 로우 데이터가 연속적으로 3번 반복되고, 이에 따라 위상 균등화 신호들(PD<1>, PD<2>)이 활성화되어 하이 데이터가 구동되는 시점이 빨라지는 위상 도메인 균등화 동작이 수행되는 것을 확인할 수 있다.
또한, '903'을 참조하면, 로우 데이터가 연속적으로 2번 반복되고, 이에 따라 위상 균등화 신호(PD<2>)가 활성화되어 하이 데이터가 구동되는 시점이 빨라지는 위상 도메인 균등화 동작이 수행되는 것을 확인할 수 있다. '903'에서는 로우 데이터가 연속적으로 2번 반복된 상황이므로, 로우 데이터가 연속적으로 3번 반복된 '901'의 경우보다는 하이 데이터가 구동되는 시점이 빨라지는 정도가 더 작음을 확인할 수 있다.
도 9에서 확인할 수 있는 바와 같이, 메인 드라이버 회로(110)와 위상 균등화 윈도우 생성 회로(140)의 동작에 의해 위상 도메인 균등화 동작이 수행되면, 출력 라인, 즉 채널, 상에서의 신호의 손실이 보상될 수 있다.
본 발명의 실시예들에 따르면, 데이터가 로우에서 하이로 천이하는 구간에서 진폭 도메인 균등화 동작이 수행되고, 로우 데이터가 연속적으로 반복되는 구간에서 위상 도메인 균등화 동작이 수행되므로, 채널 상에서의 신호(데이터) 손실을 잘 보상할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 데이터 송신 회로
110: 메인 드라이버 회로
120: 진폭 균등화 윈도우 생성 회로
130: 보조 드라이버 회로
140: 위상 균등화 윈도우 생성 회로

Claims (13)

  1. 출력 라인으로 데이터를 구동하기 위한 메인 드라이버 회로;
    상기 데이터가 제1레벨에서 제2레벨로 천이하는 것을 감지하는 진폭 균등화 윈도우 생성 회로;
    진폭 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 출력 라인을 제2레벨로 구동하는 보조 드라이버 회로; 및
    상기 데이터가 연속적으로 상기 제1레벨을 가지는지를 감지하는 위상 균등화 윈도우 생성 회로를 포함하고,
    상기 위상 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 메인 드라이버 회로의 상기 데이터를 구동하는 시점이 변경되는
    데이터 송신 회로.
  2. 제 1항에 있어서,
    상기 제1레벨은 로우 레벨 상기 제2레벨은 하이 레벨이고,
    상기 출력 라인은 로우 터미네이션되는
    데이터 송신 회로.
  3. 제 1항에 있어서,
    상기 제1레벨은 하이 레벨 상기 제2레벨은 로우 레벨이고,
    상기 출력 라인은 하이 터미네이션되는
    데이터 송신 회로.
  4. 제 1항에 있어서,
    상기 위상 균등화 윈도우 생성 회로는 다수개의 위상 균등화 신호들을 생성하고,
    상기 데이터가 연속적으로 제1레벨을 가지는 회수가 늘어날수록 상기 위상 균등화 신호들 중 활성화되는 신호들의 개수가 늘어나는
    데이터 송신 회로.
  5. 제 4항에 있어서,
    상기 위상 균등화 신호들 중 활성화되는 신호들의 개수가 늘어날수록 상기 메인 드라이버 회로의 상기 데이터를 구동하는 시점이 빨라지는
    데이터 송신 회로.
  6. 제1 내지 제4라인들;
    상기 제1 내지 제4라인들의 데이터를 순차적으로 출력 라인으로 구동하기 위한 메인 드라이버 회로;
    상기 제1 내지 제4라인들의 데이터가 제1레벨에서 제2레벨로 천이하는 것을 감지하는 진폭 균등화 윈도우 생성 회로;
    상기 진폭 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 출력 라인을 제2레벨로 구동하는 보조 드라이버 회로; 및
    상기 제1 내지 제4라인들의 데이터가 연속적으로 상기 제1레벨을 가지는지를 감지하는 위상 균등화 윈도우 생성 회로를 포함하고,
    상기 위상 균등화 윈도우 생성 회로의 감지 결과에 응답해 상기 메인 드라이버 회로의 상기 제1 내지 제4라인들의 데이터 구동 시점이 변경되는
    데이터 송신 회로.
  7. 제 6항에 있어서,
    상기 진폭 균등화 윈도우 생성 회로는
    제1클럭의 라이징 에지에서 상기 제4라인의 데이터가 상기 제1레벨이고 상기 제1라인의 데이터가 상기 제2레벨인 경우에 활성화되는 제1진폭 균등화 신호를 생성하는 제1감지 회로;
    제2클럭의 라이징 에지에서 상기 제1라인의 데이터가 상기 제1레벨이고 상기 제2라인의 데이터가 상기 제2레벨인 경우에 활성화되는 제2진폭 균등화 신호를 생성하는 제2감지 회로;
    제3클럭의 라이징 에지에서 상기 제2라인의 데이터가 상기 제1레벨이고 상기 제3라인의 데이터가 상기 제2레벨인 경우에 활성화되는 제3진폭 균등화 신호를 생성하는 제3감지 회로; 및
    제4클럭의 라이징 에지에서 상기 제3라인의 데이터가 상기 제1레벨이고 상기 제4라인의 데이터가 상기 제2레벨인 경우에 활성화되는 제4진폭 균등화 신호를 생성하는 제4감지 회로를 포함하는
    데이터 송신 회로.
  8. 제 7항에 있어서,
    상기 보조 드라이버 회로는
    상기 제1진폭 균등화 신호에 응답해 상기 출력 라인을 제2레벨로 구동하는 제1보조 드라이버;
    상기 제2진폭 균등화 신호에 응답해 상기 출력 라인을 제2레벨로 구동하는 제2보조 드라이버;
    상기 제3진폭 균등화 신호에 응답해 상기 출력 라인을 제2레벨로 구동하는 제3보조 드라이버; 및
    상기 제4진폭 균등화 신호에 응답해 상기 출력 라인을 제2레벨로 구동하는 제4보조 드라이버를 포함하는
    데이터 송신 회로.
  9. 제 6항에 있어서,
    상기 위상 균등화 윈도우 생성 회로는
    제1클럭의 라이징 에지에서 상기 제1라인의 데이터와 상기 제2라인의 데이터가 상기 제1레벨인 경우에 제1위상 균등화 신호를 활성화하고, 리셋 신호의 활성화시에 상기 제1위상 균등화 신호를 비활성화하는 제1제어부;
    제2클럭의 라이징 에지에서 상기 제2라인의 데이터와 상기 제3라인의 데이터가 상기 제1레벨인 경우에 제2위상 균등화 신호를 활성화하고, 상기 리셋 신호의 활성화시에 상기 제2위상 균등화 신호를 비활성화하는 제2제어부;
    제3클럭의 라이징 에지에서 상기 제3라인의 데이터와 상기 제4라인의 데이터가 상기 제1레벨인 경우에 제3위상 균등화 신호를 활성화하고, 상기 리셋 신호의 활성화시에 상기 제3위상 균등화 신호를 비활성화하는 제3제어부;
    제4클럭의 라이징 에지에서 상기 제4라인의 데이터와 상기 제1라인의 데이터가 상기 제1레벨인 경우에 제4위상 균등화 신호를 활성화하고, 상기 리셋 신호의 활성화시에 상기 제4위상 균등화 신호를 비활성화하는 제4제어부; 및
    상기 제1 내지 제4라인의 데이터가 제1레벨에서 제2레벨로 천이하는 경우에 상기 리셋 신호를 활성화하는 리셋 신호 생성부를 포함하는
    데이터 송신 회로.
  10. 제 9항에 있어서,
    상기 메인 드라이버 회로는
    상기 제1 내지 제4라인들의 데이터를 지연시키고, 상기 제1 내지 제4위상 균등화 신호들에 따라 지연값이 조절되는 제1 내지 제4가변 지연 회로들; 및
    상기 제1 내지 제4클럭들을 지연시키코, 상기 제1 내지 제4위상 균등화 신호들에 따라 지연값이 조절되는 제5 내지 제8가변 지연 회로들을 포함하고,
    상기 제1 내지 제8가변 지연 회로들의 지연값은 상기 제1 내지 제4위상 균등화 신호들 중 활성화된 신호들의 개수가 많을수록 줄어드는
    데이터 송신 회로.
  11. 제 10항에 있어서,
    상기 메인 드라이버 회로는
    상기 제5가변 지연 회로에 의해 지연된 제1클럭에 동기해 상기 제1가변 지연 회로에 의해 지연된 제1라인의 데이터를 상기 출력 라인으로 구동하는 제1메인 드라이버;
    상기 제6가변 지연 회로에 의해 지연된 제2클럭에 동기해 상기 제2가변 지연 회로에 의해 지연된 제2라인의 데이터를 상기 출력 라인으로 구동하는 제2메인 드라이버;
    상기 제7가변 지연 회로에 의해 지연된 제3클럭에 동기해 상기 제3가변 지연 회로에 의해 지연된 제3라인의 데이터를 상기 출력 라인으로 구동하는 제3메인 드라이버; 및
    상기 제8가변 지연 회로에 의해 지연된 제4클럭에 동기해 상기 제4가변 지연 회로에 의해 지연된 제4라인의 데이터를 상기 출력 라인으로 구동하는 제4메인 드라이버를 더 포함하는
    데이터 송신 회로.
  12. 제 6항에 있어서,
    상기 제1레벨은 로우 레벨 상기 제2레벨은 하이 레벨이고,
    상기 출력 라인은 로우 터미네이션되는
    데이터 송신 회로.
  13. 제 6항에 있어서,
    상기 제1레벨은 하이 레벨 상기 제2레벨은 로우 레벨이고,
    상기 출력 라인은 하이 터미네이션되는
    데이터 송신 회로.
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