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Die
vorliegende Erfindung betrifft einen integrierten CMOS-Schaltkreis
mit einem differenziellen Open-Drain-Ausgangstreiber.
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Signalschnittstellen,
die mit Frequenzen über
1 GHz arbeiten, sind von Natur aus differenziell, seien es Takt-
oder Datensignale. Mit einem niedrigen Spannungshub und auf Grund
der Gleichtaktrauschunterdrückung
können
diese Schnittstellen in einer verrauschten Umgebung Hochgeschwindigkeitssignale
fehlerfrei übertragen.
Traditionell werden derartige Schnittstellenschaltungen in bipolarer
Technologie, in emittergekoppelter Logik (ECL) oder in positiver
emittergekoppelter Logik (PECL) implementiert.
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Für hochskalare
integrierte Schaltkreise gibt es einen Bedarf für differenzielle Ausgangsstufen
in CMOS-Technologie im Gegensatz zu einer BiCMOS-Technologie, die zusätzliche Prozessschritte erfordert.
Obwohl differenzielle Ausgangsstufen in "reiner" CMOS-Technologie implementiert werden können, so
weisen sie doch Nachteile auf. Ein erster Nachteil besteht in der
begrenzten Fähigkeit,
die Ausgangs-Transitzeit zu definieren. Ein zweiter Nachteil besteht
in dem Offset des Eingangssignals.
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Unter
Bezugnahme auf 1 der beigefügten Zeichnungen umfasst ein
Ausgangstreiber 10 nach dem Stand der Technik ein Paar
differenzieller Ausgangstransistoren MN01 und MN02, die einen Ausgangszweig
und einen invertierten Ausgangszweig bilden und konfiguriert sind,
um die Ausgangssignale outb bzw. out zu erzeugen, wobei outb das Gegenteil
von out ist. Die Signale in1 bzw. inb1 werden an die Gates der Transistoren
MN01 bzw. MN02 angelegt. Die Eingangssignale für den Treiber 10,
in1 und inb1, werden aus einer Logik mit digitalem Kern von einem
Paar von als Puffer BU1 und BU2 agierenden Invertern abgeleitet,
wie in 2 veranschaulicht.
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Aus
einem Stromspiegel, der einen Referenzstrom iref spiegelt, wird
der Source jedes der Transistoren MN01 und MN02 ein Sourcestrom
zugeführt.
Die Signale in1 und inb1 sind Rail zu Rail (haben einen vollen Spannungshub)
und werden durch die Puffer BU1 und BU2 gepuffert. In dem Treiber 10 kann
die Anstiegs- bzw. Abfallzeit des Ausgangssignals nicht durch Änderung
des Sourcestroms eingestellt werden, da der Strom einen festen Wert
haben muss, der den Ausgangsspannungshub über einen Leitungsabschlusswiderstand
definiert. Der Strom wird von einem Zweig zu dessen invertiertem
Zweig geschaltet, und die Summe beider Zweige muss jederzeit konstant
sein.
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Die
Ausgangs-Transitzeit des Treibers 10 könnte durch einen externen Lastkondensator
eingestellt werden. Mit diesem Ansatz gäbe es eine resistive Fehlpaarung
zwischen den Transistoren MN01 und MN02. Außerdem führt ein Lastkondensator zu einem
erhöhten
Stromverbrauch, zu höheren
Kosten hinsichtlich einer externen kapazitiven Last und einer schlechteren
Leistungsfähigkeit
hinsichtlich der maximalen Ausgangsfrequenz. Ein zweiter Ansatz
für die
Steuerung der Ausgangs-Transitzeit könnte es sein, den Spannungsanstieg
an den Gates des differenziellen Transistorpaars MN01 und MN02 durch Steuerung
der Eingangssignale in1 und in1b zu verlangsamen. Dies würde jedoch
zu einer erhöhten
Signallaufzeit durch den Treiber 10 und zu einer erhöhten Rauschempfindlichkeit
in den Stromversorgungsleitungen führen.
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Die
vorliegende Erfindung überwindet
diese Probleme und stellt einen integrierten CMOS-Schaltkreis mit
einem differenziellen Open-Drain-Ausgangstreiber
in "reiner" CMOS-Technologie
bereit. Der integrierte Schaltkreis der Erfindung enthält zumindest einen
differenziellen Open-Drain-Ausgangstreiber. Der
Ausgangstreiber umfasst eine Mehrzahl von differenziellen Ausgangsstufen,
von denen jede differenzielle Eingänge und differenzielle Ausgänge aufweist.
Die differenziellen Ausgänge
der differenziellen Ausgangsstufen sind miteinander verbunden, um ein
Paar differenzieller Open-Drain-Treiberausgangssignale
bereitzustellen. Die differenziellen Eingänge der differenziellen Ausgangsstufen
werden von einem Paar Umkehrketten angesteuert, von denen jede einen
Eingang, der eines von zwei differenziellen Eingangssignalen empfängt, und
kaskadierte Inverterstufen aufweist, von denen jede einen Ausgang
aufweist, der mit einem Eingang einer der differenziellen Ausgangsstufen
verbunden ist. Jede Inverterstufe in den Inverterketten bringt eine
Laufzeitverzögerung
ein. Deshalb werden Bruchteile des gesamten Ausgangsstroms nacheinander
und in diskreten Zeitschritten geschaltet. Dementsprechend können die
Anstiegs- und Abfallzeiten durch Anpassung der zeitgesteuerten Strombeiträge jeder
Ausgangsstufe nach Bedarf definiert werden. Ein bevorzugter Weg
besteht in der Gewichtung des Stroms in den Ausgangsstufen, wodurch
die Ausgangsstufen gestaffelt werden.
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In
der bevorzugten Ausführungsform
sind Ausgangsknoten von aufeinander folgenden Inverterstufen in
jeder Inverterkette jeweils mit differenziellen Eingängen derselben
Polarität
verbunden, die der Polarität
von an einem Eingang des ersten Inverters in jeder Inverterkette
angelegten differenziellen Eingangssignalen entgegengesetzt ist.
Durch eine derartige Kreuzkopplung wird jegliche Eingangssignalverschiebung
automatisch kompensiert.
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Vorzugsweise
enthält
jede differenzielle Ausgangsstufe eine Sourceschaltung mit einem
Stromspiegel, der einen Referenzstrom spiegelt. Die differenziellen
Ausgangsstufen sind vorzugsweise hinsichtlich des von den zugehörigen Stromspiegeln
bereitgestellten Stroms gestaffelt. Der Stromspiegel der Ausgangsstufe,
die von einer letzten der Inverterstufen jeder Inverterkette angesteuert
wird, sollte vorzugsweise einen wesentlich höheren Strom bereitstellen als
der Stromspiegel der Ausgangsstufe, die von einer ersten der Inverterstufen
in jeder Inverterkette angesteuert wird.
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Weitere
Vorteile und Merkmale der Erfindung ergeben sich aus der untenstehenden
Beschreibung einer bevorzugten Ausführungsform und aus den beigefügten Zeichnungen.
Es zeigen:
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1 ein
Schaltbild eines Ausgangstreibers nach dem Stand der Technik;
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2 ein
Diagramm, das die Eingangspuffer für den Treiber nach dem Stand
der Technik zeigt;
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3 einen
Ausgangstreiber gemäß der vorliegenden
Erfindung;
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4 ein
Diagramm einer Inverter-Verzögerungskette
zur Bereitstellung des Eingangssignals für den Treiber gemäß der vorliegenden
Erfindung;
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5 eine
Darstellung von Wellenformen der Inverter-Verzögerungskette und der daraus
folgenden Ausgangssignalkurven des Ausgangstreibers gemäß der vorliegenden
Erfindung;
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6 eine
Darstellung von Wellenformen der Inverter-Verzögerungsstufe mit einer Eingangssignalverschiebung
und der daraus folgenden Ausgangssignalkurven eines Ausgangstreibers
gemäß der vorliegenden
Erfindung; und
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7 eine
Darstellung von Wellenformen einer puffernden Verzögerungskette
mit einem Eingangssignal-Offset und der Ausgangssignalkurven des
Ausgangstreibers.
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Unter
Bezugnahme auf 3 umfasst ein Ausgangstreiber 20 gemäß der vorliegenden
Erfindung vier Ausgangsstufen. Jede Ausgangsstufe umfasst ein Paar
MOS-Transistoren: MN05 und MN06; MN07 und MN08; MN09 und MN10; bzw.
MN11 und MN12. Jedes Transistorpaar hat ein gemeinsames Source-Eingangssignal. Das
Gate jedes der Transistoren MN05, MN07, MN09 bzw. MN11 ist mit einem Eingangssignal
in1, inb2, in3 bzw. inb4 verbunden, und das Gate jedes der Transistoren
MN06, MN08, MN10 bzw. MN12 ist mit einem Eingangssignal inb1, in2,
inb3 bzw. in4 verbunden. Jedes der Eingangssignale in1b, in2b, in3b
und inb4 wird von einer Inverter-Verzögerungskette IN bereitgestellt,
und jedes der Eingangssignale in1, in2, in3 und in 4 wird von einer
Inverter-Verzögerungskette
INB bereitgestellt. Das Paar kaskadierter Inverterketten IN und
INB ist in 4 gezeigt. Jede Ausgangsstufe
hat zwei Ausgangssignale: outb und out. Die Drains jedes der Transistoren
MN05, MN07, MN09 und MN11 sind miteinander verbunden, um das Ausgangssignal outb
bereitzustellen, und die Drains jedes der CMOS-Transistoren MN06,
MN08, MN10 und MN12 sind miteinander verbunden, um das Ausgangssignal out
bereitzustellen.
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Ein
Stromspiegel ist mit jeder Ausgangsstufe an der Source jedes der
Transistoren MN05–MN12 verbunden.
Jeder der Stromspiegel ist eigentlich ein MOS-Transistor MN14, MN15,
MN16 und MN17, und jeder Transistor MN14, MN15, MN16 und MN17 ist mit
einem Einzel-MOS-Transistor MN13 verbunden. Das Gate und der Drain
des Transistors MN13 sind miteinander und mit den Gates jedes der
Transistoren MN14, MN15, MN16 und MN17 verbunden, und die Source
des Transistors MN13 ist genau wie die Source jedes der Transistoren MN14,
MN15, MN16 und MN17 mit einem Versorgungsanschluss VSS verbunden.
Die Drains jedes der MOS-Transistoren MN14, MN15, MN16 und MN17
sind mit den miteinander verbundenen Sourcen jedes der Transistorpaare
MN05 und MN06; MN07 und MN08; MN09 und MN10 bzw. MN11 und MN12 verbunden.
Die Sourcen jedes der Transistoren MN14, MN15, MN16 und MN17 sind
miteinander verbunden.
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Ein
Referenzstrom iref stellt das Eingangssignal für den als Diode geschalteten
Transistor MN13 bereit. Die Transistoren MN14, MN15, MN16 und MN17
spiegeln den Referenzstrom iref. Der Referenzstrom iref wird von
den vier Stromspiegeln MN14, MN15, MN16 und MN17 gespiegelt. Die Stromspiegeltransistoren
MN14, MN15, MN16 und MN17 sind so dimensioniert, dass der der Source
jedes der Transistoren MN05 und MN06 in der ersten Ausgangsstufe
bereitgestellte Strom am kleinsten ist und der der Source jedes
Transistors MN11 und MN12 in der letzten Ausgangsstufe bereitgestellte Strom
am größten ist.
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Dann
werden Signale von den beiden Inverterketten IN und INB an den Gates
jedes der Transistoren MN05 bis MN12 angelegt. Die Inverterkette
INB stellt die Eingangssignale in1, in2, in3 und in4 bereit, die
einen entsprechenden der Transistoren MN05, MN08, MN09 bzw. MN12
in jeder der Ausgangsstufen ansteuern, und die Inverterkette IN
stellt die Eingangssignale inb1, inb2, inb3 und inb4 bereit, die
den anderen der Transistoren MN06, MN07, MN08 bzw. MN09 in jeder
der Ausgangsstufen ansteuern. Die Signale in1, in2b, in3 und in4b
zwingen das Ausgangssignal von den entsprechenden Transistoren auf
eine Polarität,
und die Signale in1b, in2, in3b und in4 zwingen das Ausgangssignal
von den entsprechenden Transistoren auf die entgegengesetzte Polarität, wodurch
sich ein Paar differenzieller Open-Drain-Treiberausganggsignale
an outb und out ergeben. Somit ist jede Ausgangsstufe eine differenzielle
Ausgangsstufe, und die differenziellen Ausgangsstufen sind hinsichtlich
des von den zugehörigen
Stromspiegeln bereitgestellten Stroms gestaffelt.
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Die
Eingangssignale für
den Treiber 20 in1, in1b, in2, in2b, in3, in3b, in4 und
in4b und die entsprechenden Ausgangssignale out und outb sind in 5 gezeigt.
Es ist ersichtlich, dass der Spannungskreuzungspunkt für jede Inverterstufe
denselben Spannungspegel und keine Eingangssignalverschiebung aufweist.
In dem Fall eines wie in 6 gezeigten Eingangssignal-Offset
wird jedoch jeglicher Eingangssignal-Offset durch Kreuzkopplung
der Signale von den Inverter-Verzögerungsketten IN und INB an
jeder der gestaffelten Ausgangsstufen kompensiert. Obwohl in dieser
Ausführungsform
lediglich vier Inverterstufen und vier Ausgangsstufen gezeigt sind,
kann eine größere Anzahl
von Stufen in der Ausgangstreiberschaltung bereitgestellt werden. Wenn
es bei Erhöhung
der Anzahl von Inverterstufen einen Eingangssignal-Offset geben
sollte, kann der Spannungskreuzungspunkt weiter ausgeglichen werden,
und deshalb wird das Ausgangssignal immer stabiler.
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Wenn
für die
Bereitstellung der Eingangssignale für den Treiber an Stelle von
Inverterketten nicht invertierende Eingangspuffer in der Verzögerungskette
verwendet werden, dann sind die Signale an den Eingangspuffern niemals
genau komplementär. Ihr
Offset verursacht eine Spannungskreuzungspunktabweichung an den
Gates des differenziellen Transistorpaars. Dies ist in 7 gezeigt.
Die differenzielle Stufe kann diese Abweichung lediglich zu einem
gewissen Grad kompensieren, und die Spannungskreuzungspunktabweichung
spiegelt sich in einer Diskontinuität des Tastverhältnisses
an dem Ausgang wider.
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Ein
Vorteil des Treibers 20 besteht darin, dass Bruchteile
des gesamten Ausgangsstroms nacheinander und in diskreten Zeitschritten
geschaltet werden können.
Deshalb können
die Anstiegs- und Abfallzeiten des Ausgangssignals durch Gewichtung
des jeder Ausgangsstufe bereitgestellten Stroms nach Bedarf angepasst
werden. Ebenso verhindert die Verwendung einer Inverter-Verzögerungskette
zur Bereitstellung der differenziellen Eingangssignale für den Treiber
das Auftreten einer Diskontinuität
des Tastverhältnisses
an dem Ausgang. Des Weiteren weist die Schaltung eine gute Phasenrauscharmut
auf, da der Treiber eine kurze Gesamtlaufzeitverzögerungszeit
und schnelle interne Übergänge aufweist.
Die Treiberschaltung kann ebenso komplett in CMOS-Technologie implementiert
werden.
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Obwohl
die vorliegende Erfindung obenstehend unter Bezugnahme auf eine
bestimmte Ausführungsform
beschrieben wurde, ist diese nicht auf diese Ausführungsform
beschränkt
und dem Fachmann fallen zweifellos weitere Alternativen ein, die
innerhalb des beanspruchten Schutzumfangs der Erfindung liegen.