KR20120023598A - 가변 이퀄라이저 회로 및 이를 이용한 시험 장치 - Google Patents

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Abstract

가변 이퀄라이저 회로(100)는, 통신 상대의 디바이스로부터 전송선로(3)를 개재하여 수신한 신호를 이퀄라이징한다. 제 1 저항(R1)은, 출력단자(P2)와 고정전압단자(Pvss) 사이에 마련되고, 그 저항값이 가변으로 구성된다. 제 1 커패시터(C1)는, 출력단자(P2)와 고정전압단자(Pvss) 사이에 제 1 저항(R1)과 병렬로 마련되고, 그 용량값이 가변으로 구성된다. 제 2 저항(R2)은, 입력단자(P1)와 출력단자(P2) 사이에 마련된다. 제 2 커패시터(C2)는, 입력단자(P1)와 출력단자(P2) 사이에 제 2 저항(R2)과 병렬로 마련된다. 션트 저항(Rs)은, 입력단자(P1)에서 고정전압단자(Pvss)에 이르는 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함하는 경로 상에 마련된다.

Description

가변 이퀄라이저 회로 및 이를 이용한 시험 장치{VARIABLE EQUALIZER CIRCUIT AND TESTING APPARATUS USING THE SAME}
본 발명은, 신호를 이퀄라이징하는 이퀄라이저 회로에 관한 것이다.
반도체 디바이스의 제조 후에, 그 반도체 디바이스가 정상적으로 동작하는지를 시험하는 목적으로 반도체 시험 장치(이하, 그냥 시험 장치라고도 한다)가 이용된다. 시험 장치는, DUT(피시험 디바이스)로부터 출력되는 신호(피시험 신호)를 수신하여, 이를 기대값과 비교하는 것에 의해 DUT의 양호 여부(Pass/Fail)를 판정하거나, 피시험 신호의 진폭 마진이나 타이밍 마진을 측정한다.
특허문헌 1: 미국 특허 제6,937,054B2호 명세서 특허문헌 2: 미국 특허 제7,394,331B2호 명세서
시험 장치의 수신 회로와 DUT 사이는, 전송선로나 커넥터를 개재하여 전기적으로 접속되는 것이 일반적이다. 전송선로나 커넥터의 임피던스의 특성 임피던스(Zo)(예를 들면 50Ω)는, 접속되는 회로 블록과 임피던스 정합이 취해지도록 설계되어 있기 때문에, 이상적으로는 이들을 경유하는 것에 의한 파형 왜곡은 발생하지 않을 것이다. 하지만, 현실적으로는 모든 대역에 있어서 임피던스 정합을 취하는 것은 불가능하기 때문에, 전송선로 등은 바람직하지 않은 필터로 되어, 전송선로 등은 피시험 신호의 파형을 왜곡시킨다. 즉, DUT로부터 출력된 파형은 양호했다고 해도, 시험 장치의 수신 회로에 도달하는 파형은 왜곡된 것으로 되어, DUT 본래의 성능을 측정할 수 없다.
전송선로 등에 기인하는 피시험 신호의 파형 왜곡은, 시험 장치의 수신 회로(예를 들면 비교기(comparator))의 전단에 피시험 신호의 왜곡을 보상하기 위한 이퀄라이저 회로를 마련하는 것으로 개선할 수 있다. 예를 들면, 특허문헌 1에는, 차동 앰프와 일체화된 이퀄라이저 회로가 개시되어 있다. 또한, 특허문헌 2에는, LRC를 사용한 패시브 이퀄라이저가 개시되어 있다.
본 발명은 상기한 문제점들을 해결하기 위하여, 종래와는 상이한 어프로치에 의해 이퀄라이징량을 조절 가능한 가변 이퀄라이저 회로를 제공하는 것을 일 형태의 예시적인 목적으로 한다.
본 발명의 일 형태는, 통신 상대의 디바이스로부터 전송선로를 개재하여 수신한 신호를 이퀄라이징하는 가변 이퀄라이저 회로에 관한 것이다. 가변 이퀄라이저 회로는, 전송선로와 접속되는 입력단자와; 출력단자와; 출력단자와 고정전압단자 사이에 마련되고, 그 저항값이 가변으로 구성되는 제 1 저항과; 출력단자와 고정전압단자 사이에 제 1 저항과 병렬로 마련되고, 그 용량값이 가변으로 구성되는 제 1 커패시터와; 입력단자와 출력단자 사이에 마련된 제 2 저항과; 입력단자와 출력단자 사이에 제 2 저항과 병렬로 마련된 제 2 커패시터와; 입력단자에서 고정전압단자에 이르는 제 1 커패시터 및 제 2 커패시터를 포함하는 경로 상에 마련된 션트 저항과; 를 구비한다.
본 발명의 다른 형태는, 통신 상대의 디바이스로부터 전송선로를 개재하여 수신한 신호를 이퀄라이징하는 가변 이퀄라이저 회로에 관한 것이다. 이 가변 이퀄라이저 회로는, 전송선로와 접속되는 입력단자와; 출력단자와; 출력단자와 고정전압단자 사이에 마련되고, 그 용량값이 가변으로 구성되는 제 1 커패시터와; 입력단자와 출력단자 사이에 마련된 제 2 저항과; 입력단자와 출력단자 사이에 제 2 저항과 병렬로 마련된 제 2 커패시터와; 입력단자에서 고정전압단자에 이르는 제 1 커패시터 및 제 2 커패시터를 포함하는 경로 상에 마련된 션트 저항과; 출력단자의 전압레벨을 시프트하는 레벨 시프터이고, 출력단자와 고정전압단자 사이의 저항성분이 가변으로 구성되는 레벨 시프터와; 를 구비한다.
상기한 형태들의 이퀄라이징회로는, 입력된 신호의 고역 성분을 강조하는 고역 강조 필터(엠퍼시스 필터)로서 기능 하고, 부스트량과 시정수를 조절할 수 있는 이점이 있다. 또한, 반도체칩으로 반도체화 가능하고, 인덕터를 사용하지 않기 때문에 실장 면적이 작고, 진동적 움직임이 발생하지 않는 이점이 있다.
본 발명의 또 다른 형태는, 피시험 디바이스로부터 전송선로를 개재하여 신호를 수신하고, 피시험 디바이스를 검사하는 시험 장치에 관한 것이다. 이 시험 장치는, 피시험 디바이스로부터의 신호를 이퀄라이징하는 상기한 형태 중의 일 형태의 가변 이퀄라이저 회로와, 가변 이퀄라이저 회로의 출력 신호를 수신하는 수신 회로를 구비한다. 이 형태에 의하면, 피시험 디바이스로부터 출력된 신호를, 전송선로 등에 기인하는 왜곡을 보정한 후에 시험할 수 있다.
또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에 서로 치환한 것도 본 발명의 형태로서 유효하다.
본 발명의 일 형태에 의하면, 파형 왜곡을 보상할 수 있다.
도 1은 실시형태에 따른 가변 이퀄라이저 회로를 구비하는 시험 장치의 구성을 나타내는 회로도.
도 2(a)?(c)는 가변저항 및 가변용량의 구성예를 나타내는 회로도.
도 3(a)?(c)는 레벨 시프터의 구성예를 나타내는 회로도.
도 4는 비교 기술에 따른 가변 이퀄라이저 회로의 구성을 나타내는 회로도.
도 5는 도 1의 가변 이퀄라이저 회로의 단순화된 회로도.
도 6은 정적인 상태에 있어서의 가변 이퀄라이저 회로의 등가 회로도.
도 7(a), (b)는 도 1의 가변 이퀄라이저 회로의 시뮬레이션 파형도.
도 8은 제 1 변형예에 따른 가변 이퀄라이저 회로의 구성을 나타내는 회로도.
도 9는 제 2 변형예에 따른 가변 이퀄라이저 회로의 구성을 나타내는 회로도.
도 10은 제 4 변형예에 따른 가변 이퀄라이저 회로의 구성을 나타내는 회로도.
이하, 본 발명을 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 첨부하고 중복 설명은 적절히 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시일뿐이고, 실시형태에 기술되는 모든 특징이나 그 조합은, 꼭 발명이 본질적인 것은 아니다.
본 명세서에 있어서, "부재 A가 부재 B와 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접적 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로 "부재 C가 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
도 1은 실시형태에 따른 가변 이퀄라이저 회로(100)를 구비하는 시험 장치(2)의 구성을 나타내는 회로도이다.
시험 장치(2)는, DUT(1)와 전송선로(3)를 개재하여 접속되어 있고, DUT(1)로부터 출력되는 신호에 근거하여 DUT(1)의 양호 여부를 판정하거나, 불량 개소를 특정한다. DUT(1)는, 드라이버(Dr)와 출력 저항(Ru)을 포함한다. 드라이버(Dr1)는 출력 저항(Ru)을 개재하여 전송선로(3)의 일단에 피시험 신호(Vu)를 인가한다.
종단기(6)는, 종단 드라이버(Dr2) 및 종단 저항(Rd)을 포함한다. 종단 드라이버(Dr2)는 전송선로(3)의 타단에 종단 저항(Rd)을 개재하여 종단 전압(Vd)을 인가한다. 종단기(6)는, DUT(1)에 대해 신호를 출력하는 송신 회로(드라이버)로서 기능해도 좋다.
수신 회로(8)는, DUT(1)로부터 출력되는 피시험 신호(Vu)를 수신한다. 예를 들면 수신 회로(8)는, 비교기나 버퍼이다. 시험 장치(2)는, 수신 회로(8)에서 수신된 피시험 신호를, 기대값과 비교하는 것에 의해 DUT(1)의 양호 여부를 판정한다. 또는 시험 장치(2)는, 피시험 신호의 진폭 마진, 타이밍 마진을 측정한다.
이와 같은 시험 시스템에 있어서, DUT(1)로부터 출력되는 피시험 신호는, 전송선로(3) 또는 도시하지 않는 커넥터 등(이하 전송선로 등이라고 함)을 경유할 때에, 파형이 왜곡된다. 이 파형 왜곡을 보상하기 위하여, 시험 장치(2)는, 수신 회로(8)의 전단에 마련된 가변 이퀄라이저 회로(100)를 구비한다.
이하, 가변 이퀄라이저 회로(100)의 구체적인 구성을 설명한다. 가변 이퀄라이저 회로(100)는, 입력단자(P1)에 입력된 통신 상대의 DUT(1)로부터의 신호(Va)를 이퀄라이징하고, 동시에 감쇠(Attenuation)하여 출력단자(P2)를 개재하여 수신 회로(8)에 출력한다.
가변 이퀄라이저 회로(100)는, 이퀄라이징부(10)와, 레벨 시프터(20)를 구비한다. 이퀄라이징부(10)는 제 1 저항(R1), 제 2 저항(R2), 제 1 커패시터(C1), 제 2 커패시터(C2), 적어도 하나의 션트 저항(Rs)을 구비한다.
제 1 저항(R1)은, 그 저항값이 가변으로 구성되는 가변저항이고, 출력단자(P2)와 고정전압단자(접지단자) 사이에 마련된다. 제 1 커패시터(C1)는, 그 용량값이 가변으로 구성되는 가변용량이고, 출력단자(P2)와 접지단자 사이에 제 1 저항(R1)과 병렬로 마련된다. 제 2 저항(R2)은, 입력단자(P1)와 출력단자(P2) 사이에 마련된다. 제 2 커패시터(C2)는, 입력단자(P1)와 출력단자(P2) 사이에 제 2 저항(R2)과 병렬로 마련된다.
적어도 하나의 션트 저항(Rs)은, 입력단자(P1)에서 접지단자에 이르는 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함하는 경로 상에 마련된다. 도 1에는, 션트 저항(Rs)으로서 제 3 저항(R3) 및 제 4 저항(Rc)이 도시된다.
제 3 저항(R3)은, 제 2 저항(R2) 및 제 2 커패시터(C2)의 공통으로 접속된 일단(N1)과 입력단자(P1) 사이에 마련된다. 제 3 저항(R3)의 저항값은, 전송선로(3)의 특성 임피던스(50Ω)보다 충분히 크게, 예를 들면 특성 임피던스의 5배?10배 정도로 하는 것이 바람직하다. 제 3 저항(R3)의 저항값을 특성 임피던스보다 크게 하는 것에 의해, 가변 이퀄라이저 회로(100)가 종단기(6)와 DUT(1) 사이의 임피던스 정합에 미치는 영향을 줄일 수 있다.
제 4 저항(Rc)은, 제 1 저항(R1)과 병렬된 경로 상에, 제 1 커패시터(C1)와 직렬로 마련된다.
도 2(a)?(c)는 가변저항 및 가변용량의 구성예를 나타내는 회로도이다. 도 2(a)는 제 1 저항(R1)의 구성예를 나타낸다. 제 1 저항(R1)은 제 1 단자(P11)와, 제 2 단자(P12)와, 제 1 단자(P11)와 제 2 단자(P12) 사이에 직렬로 마련된 복수의 저항(R11?R16)과, 인접하는 저항의 접속점(탭)과 제 2 단자(P12) 사이에 마련된 복수의 스위치(SW11?SW15)를 구비한다. 복수의 스위치(SW11?SW15)의 온/오프 상태를 전환하는 것에 의해, 제 1 단자(P11)와 제 2 단자(P12) 사이의 저항값을 전환할 수 있다. 또, 스위치(SW11?SW15)는, 고정전압단자(접지단자)측에 배치된다. 또, 저항(R1)의 개수는 임의이다.
도 2(b)는 제 1 커패시터(C1)의 구성예를 나타낸다. 제 1 커패시터(C1)는 제 1 단자(P21)와 제 2 단자(P22) 사이에 병렬로 마련된 복수의 커패시터(C11?C14)를 포함한다. 복수의 스위치(SW21?SW24)는 각각 복수의 커패시터(C11?C14)와 직렬로 마련된다. 복수의 스위치(SW21?SW24)의 상태를 전환하는 것에 의해, 제 1 단자(P21)와 제 2 단자(P22) 사이의 용량값을 전환할 수 있다. 스위치(SW21?SW24)도 고정전압단자(접지단자)측에 배치하는 것이 바람직하다. 또, 복수의 커패시터(C11?C14)의 개수도 임의이다.
도 2(c)는 도 2(a), (b)에 이용되는 스위치(SW1, SW2)의 구성예를 나타내는 회로도이다. 스위치(SW)는, 이른바 트랜스퍼 게이트이고, 제 1 단자(P31)와 제 2 단자(P32) 사이에 병렬로 마련된, N채널 MOSFET의 제 1 트랜지스터(M1)와, P채널 MOSFET의 제 2 트랜지스터(M2)를 구비한다. 제 1 트랜지스터(M1)의 게이트에는 제어 신호(S1)가 입력되고, 제 2 트랜지스터(M2)의 게이트에는 인버터(32)에 의해 반전된 제어 신호(S1)가 입력된다. 제어 신호(S1)에 대응하여, 제 1 단자(P31)와 제 2 단자(P32) 사이의 도통, 차단을 전환할 수 있다. 또, 제 1 단자(P31)와 제 2 단자(P32)의 전압의 관계에 따라서는, N채널 MOSFET만으로 해도 좋고, P채널 MOSFET만으로 해도 좋다.
또, 가변저항이나 가변용량의 구성은 도 2(a)?(c)의 도시에 한정되지 않고, 그들의 토폴로지(topology)는, 필요한 저항값이나 용량값에 따라 설계하면 된다.
도 1을 재참조하여, 레벨 시프터(20)는, 출력단자(P2)의 전압레벨을 시프트한다. 수신 회로(8)가 비교기나 차동 앰프인 경우, 그 입력 전압 범위는, 소정의 한정된 범위로 된다. 여기서 레벨 시프터(20)에 의해, 출력단자(P2)의 전위를 비교기 등의 입력 전압 범위에 들어맞도록 시프트하는 것에 의해, 고속, 또는 정확한 동작을 기대할 수 있다.
도 3(a)?(c)는 레벨 시프터(20)의 구성예를 나타내는 회로도이다. 도 3(a)의 레벨 시프터(20)는, 제 1 전압(VSH)을 발생하는 전압원(22)과, 전압원(22)과 출력단자(P2) 사이에 마련된 제 5 저항(RSH)을 포함한다. 이 레벨 시프터(20)는, 제 1 전압(VSH)을 전환하는 것에 의해, 레벨 시프트량을 조절할 수 있다.
도 3(b)는 레벨 시프터의 다른 구성예를 나타내는 회로도이다. 레벨 시프터(20a)는, 제 1 고정전압(전원전압(vdd))이 인가되는 제 1 고정전압단자(전원단자(Pvdd))와, 제 1 고정전압(전원전압(vdd))과는 상이한 제 2 고정전압(접지 전압(vss))이 인가되는 제 2 고정전압단자(접지단자)(Pvss)와, 제 1 고정전압단자(Pvdd)와 출력단자(P2) 사이에 마련된 제 1 가변저항(RSH1)과, 제 2 고정전압단자(Pvss)와 출력단자(P2) 사이에 마련된 제 2 가변저항(RSH2)을 포함한다.
도 3(b)의 레벨 시프터와 도 3(a)의 레벨 시프터가 등가인 전제하에, 식 (A1)이 성립된다. RSH=RSH1//RSH2 VSH=(Vdd?RSH2+vss?RSH1)/(RSH1+RSH2) …(A1) 여기서, "R1//R2"은, 병렬 접속된 저항(R1, R2)의 합성 임피던스를 나타내는 연산자이다. 식 (A1)을, RSH1, RSH2에 대해 풀이하면, 식 (A2)를 얻는다. RSH1=RSH?(vdd-vss)/(VSH-vss) RSH2=RSH?(vdd-vss)/(Vdd-VSH) …(A2)
도 3(c)는 도 3(b)의 레벨 시프터(20a)의 더욱 구체적인 구성을 나타내는 회로도이다. 도 3(c)의 레벨 시프터(20a)에서는, 제 1 가변저항(RSH1), 제 2 가변저항(RSH2)으로서 도 2(a)의 가변저항이 사용되고 있다.
제 1 가변저항(RSH1) 및 제 2 가변저항(RSH2)에 있어서, 복수의 스위치(SW)는, 각각의 고정전압단자(Pvdd, Pvss)측에 마련하는 것이 바람직하다. 각 스위치(SW)는 기생 용량(미도시)을 갖지만, 스위치(SW)를 고정전압단자측에 마련하는 것에 의해, 출력단자(P2)의 기생 용량을 줄일 수 있고, 그 결과 출력단자(P2)가 접속된 노드를 전파하는 신호에 미치는 영향을 줄일 수 있다. 도 1을 재참조하여, 이상이 가변 이퀄라이저 회로(100)의 구성이고, 이어서 그 동작을 설명한다.
지금, DUT(1)가 시험 장치(2)에 대해 피시험 신호를 출력하면, 도 1의 가변 이퀄라이저 회로(100)의 입력단자(P1)에 입력된다.
제 2 저항(R2) 및 제 2 커패시터(C2)는, 입력단자(P1)에 입력된 신호(Va)에 대해 피킹 필터로서 작용한다. 제 2 커패시터(C2)의 용량값(C2)은, 과보상 되도록 결정된다.
한편, 제 1 저항(R1) 및 제 1 커패시터(C1)는 가변저항, 가변용량이고, 그들을 조절하는 것에 의해, 가변 이퀄라이저 회로(100) 전체의 특성을 조절하도록 기능한다. 구체적으로는, 제 1 커패시터(C1)의 용량값(C1)에 의해, 제 2 커패시터(C2)에 의해 주어진 과보상을 억제할 수 있다. 여기서, 제 1 커패시터(C1)와 제 2 커패시터(C2)의 용량값에는, C2>C1의 관계가 성립된다. 또한, 제 1 저항(R1)의 저항값에 의해, 이퀄라이저의 부스트량을 제어할 수 있다.
도 1에 나타내는 시험 시스템에 있어서, 시험 장치의 유저는, 시험에 앞서, DUT(1)로부터 출력된 신호가 전송선로(3) 등에 의해 받는 왜곡량이나 왜곡 주파수특성을 측정 또는 계산할 수 있다. 따라서 유저는, 제 1 저항(R1) 및 제 1 커패시터(C1)의 회로 상수를, 전송선로(3) 등에 기인하는 왜곡을 취소하도록 결정할 수 있다.
이퀄라이징부(10)에 의해, 입력단자(P1)에 입력된 신호가 이퀄라이징되고, 동시에 감쇠한다. 레벨 시프터(20)는, 이퀄라이징부(10)의 출력 신호를 레벨 시프트하여 수신 회로(8)에 출력한다.
이상이 가변 이퀄라이저 회로(100)의 동작이다. 가변 이퀄라이저 회로(100)의 이점은, 비교 기술과의 대비에 의해 명확해진다. 도 4는 비교 기술에 따른 가변 이퀄라이저 회로(300)의 구성을 나타내는 회로도이다. 가변 이퀄라이저 회로(300)는 이퀄라이징부(310), 레벨 시프터(320)를 포함한다. 이퀄라이징부(310)는 제 3 저항(R3), 가변저항인 제 2 저항(R2), 가변용량인 제 2 커패시터(C2)를 포함한다.
도 4의 가변 이퀄라이저 회로(300)에 있어서, 제 2 저항(R2)을 도 2(a)에 나타낸 가변저항으로 구성하면, 스위치의 기생 용량(CR2)이 신호 경로와 접지단자 사이에 접속된다. 마찬가지로, 제 2 커패시터(C2)를 도 2(b)에 나타낸 가변용량으로 구성하면, 스위치의 기생 용량(CC2)이 신호 경로와 접지단자 사이에 접속된다. 이들의 기생 용량(CR2,CC2)은, 수신 회로(8)에 입력되는 신호를 둔화시키도록 작용한다. 즉, 이퀄라이저 회로의 본래의 작용을 상쇄해버린다. 이는, 회로의 응답 속도의 저하를 의미한다.
이에 대해, 도 1에 나타내는 가변 이퀄라이저 회로(100)에서는, 제 2 저항(R2) 및 제 2 커패시터(C2)가 고정 소자로 구성되고, 제 1 저항(R1) 및 제 1 커패시터(C1)가 가변 소자로 구성된다. 여기서, 제 1 저항(R1)의 기생 용량(CR1)이나 제 1 커패시터(C1)의 기생 용량(CC1)은, 입력단자(P1)에서 출력단자(P2)에 이르는 신호 경로에는 직접 접속되지 않기 때문에, 회로의 응답 속도를 개선할 수 있다.
상기 이점에 더하여, 가변 이퀄라이저 회로(100)는 이하의 이점을 갖는다.
가변 이퀄라이저 회로(100)는, 제 1 커패시터(C1) 및 제 1 저항(R1)을 조절하는 것에 의해, 부스트량 및 시정수를 가변으로 할 수 있다.
또한, 가변 이퀄라이저 회로(100)는, 저항, 커패시터, 트랜지스터를 포함하기 때문에, 반도체칩으로의 집적화에 적합한 구성으로 되어 있다. 또한, 인덕터를 포함하지 않기 때문에, 회로 면적을 작게 할 수 있고, 진동적 움직임을 보이지 않는 이점이 있다.
더욱이, 가변 이퀄라이저 회로(100)는, 이퀄라이징과 동시에 감쇠하기 때문에, 수신 회로(8)에 입력되는 전압 레벨을 낮출 수 있다. 따라서 수신 회로(8)를, 고속이고 저내압인 트랜지스터를 사용하여 구성할 수 있기 때문에, 고속 신호의 수신이 가능해진다.
또한, 제 3 저항(R3)을 마련하는 것에 의해, 가변 이퀄라이저 회로(100)가, 종단기(6)와 DUT(1)의 임피던스 정합에 미치는 영향을 줄일 수 있다. 더욱이 제 4 저항(Rc)을 마련하는 것에 의해, 대역을 개선할 수 있다.
이어서, 가변 이퀄라이저 회로(100)를 정성적으로 해석한다.
DUT(1)의 출력 저항(Ru), 종단기(6)의 종단 저항(Rd) 및 전송선로(3)의 특성 임피던스(Zo)는, 임피던스 정합이 취해져 있는 전제로 한다. 이때 노드(N2)의 임피던스는 Zo/2이다.
또한, 상술한 바와 같이 제 3 저항(R3)의 저항값이 특성 임피던스(Zo)보다 충분히 높기 때문에, 가변 이퀄라이저 회로(100)가, 종단기(6)와 DUT(1)의 임피던스 정합에 미치는 영향은 무시할 수 있는 정도로 작다고 가정한다.
도 5는 도 1의 가변 이퀄라이저 회로(100)의 단순화된 회로도이다. R1은 제 1 저항(R1)의 저항값을, R2는 제 2 저항(R2)의 저항값을, R3은 제 3 저항(R3)의 저항값을, Rc는 제 4 저항(Rc)의 저항값을, C1은 제 1 커패시터(C1)의 용량값을, C2는 제 2 커패시터(C2)의 용량값을 나타낸다.
우선, 키르히호프(Kirchhoff)의 전류법칙으로부터 식 (1)을 얻는다.
Figure pct00001
각 전류는, 식 (2)?(6)와 같이 계산된다. 여기서, G1=1/R1, G2=1/R2, G3=1/R3, GSH=1/RSH이다. iC1은 별도로 계산한다.
Figure pct00002
식 (1)?(6)을 라플라스 변환하면, 식 (1)'?(6)'을 얻는다.
Figure pct00003
다음으로, iC1(t)와 Vc(t)의 관계에 주목하면, 식 (7)을 얻는다. 이를 라플라스 변환하면 식 (7)'을 얻는다. 나아가, 식 (7)'로부터 Vp(s)을 소거하여 IC1(s)에 대해서 풀이하면, 식 (8)을 얻는다.
Figure pct00004
식 (1)'에, 식 (2)'?(6)' 및 식 (8)을 대입하면, 식 (9)을 얻는다.
Figure pct00005
식 (9)의 좌측과 중간으로부터, 식 (10)을 얻는다.
Figure pct00006
여기서, vA(t)를 식 (11)로 표시되는 스텝 함수로 정의하면, 그 라플라스 변환은 식 (12)에 나타내는 바와 같이 된다. 또, 식 (12)에는 VA1의 값은 나타나지 않지만, 초기 상태의 정보는 식 (10)의 VC(0-)에 포함되기 때문에, 뒤 계산에서 지장은 없다. 나아가 시각 t<0에 있어서 회로가 정적인 것으로 가정하면, 식 (13)이 성립된다.
Figure pct00007
식 (9)의 좌측에 식 (10)과 식 (12)를 대입하고, 식 (9)의 우측에 식 (13)을 대입하면 식 (14)를 얻는다. 나아가 식 (14)를 변형하면 식 (15)를 얻는다.
Figure pct00008
식 (15)에 있어서의 계수 A, T, U, P, Q는 식 (15-1)?(15-5)에 나타내는 바와 같다.
Figure pct00009
식 (15)를 식 (16)과 같이 부분분수분해 가능하다고 가정하여, α, β, γ, ω1, ω2를 구한다. 만약 α, β, γ, ω1, ω2가 모두 실수이면, 식 (16)은 역 라플라스 변환 가능하고, 시간축 상에서의 응답 Vc(t)이 구해진다. 식 (16)과 같이 부분분수분해하는 근거는, 도 1의 가변 이퀄라이저 회로(100)가, 저항과 커패시터로 구성되기 때문에, 이 회로의 응답이 진동적이지 않은 것에 근거한다. 식 (16)을 통분하면, 식 (17)이 얻어진다.
Figure pct00010
식 (15)와 식 (17)은 항등적으로 같아야만 하기 때문에, 각 항을 비교하는 것에 의해 식 (18-1)?(18-5)를 얻는다.
Figure pct00011
식 (18-1)?(18-5)를 풀이하면, 식 (19-1)?(19-5)를 얻는다.
Figure pct00012
식 (16)을 역 라플라스 변환하면 식 (20)을 얻는다.
Figure pct00013
식 (20)은, 0<t의 범위에서만 정의된다. t<0에 있어서는, 회로는 정적인 상태인 것으로 가정하고, vc(0-)을 계산한다. 도 6은 정적인 상태에 있어서의 가변 이퀄라이저 회로의 등가 회로도이다. 정적인 상태에서는, 커패시터는 오픈인 것으로 볼 수 있다. 도 6과 도 5에서는, 0<t에 있어서, 동일한 전압, 전류상태로 되어야 한다. 따라서, 도 6의 회로 모델로부터 vc(0-)을 계산하면 식 (21)을 얻는다.
Figure pct00014
식 (20)과 식 (21)을 시각 t=0으로 연결한 것이, 식 (11)로 표시되는 스텝 입력을 부여하였을 때의 vc(t)의 응답 파형이다.
이어서 감쇠율을 구한다.
vA(t)가 식 (11)에 나타낸 스텝 함수이면, t=∞에 있어서도 회로는 정적이기 때문에, 도 6을 사용하여 식 (22)와 같이 vc(∞)을 계산할 수 있다. 또한, 감쇠율 ATT는, 식 (23)으로 주어진다.
Figure pct00015
도 7(a), (b)는 도 1의 가변 이퀄라이저 회로(100)의 시뮬레이션 파형도이다. 도 7(a)는, 제 1 저항(R1)의 저항값(R1)을 2kΩ, 4kΩ, 6kΩ, 8kΩ, 10kΩ로 변화시켰을 때의 파형을 나타낸다. 기타 회로 상수는 아래와 같다. R2=1.75kΩ R3=250Ω Rc=2kΩ C1=60fF C2=300fF 제 1 저항(R1)의 저항값(R1)을 변화시키는 것에 의해, 주로 부스트량을 제어할 수 있음이 확인된다.
도 7(b)는, 제 1 커패시터(C1)의 용량값(C1)을 30fF, 60fF, 90fF, 120fF로 변화시켰을 때의 파형을 나타낸다. R1=4kΩ, 기타는 상기와 동일하다. 제 1 커패시터(C1)의 용량값(C1)을 변화시키는 것에 의해, 시정수를 제어할 수 있음이 확인된다.
상기 실시형태는 예시이고, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능하고, 또한, 그러한 변형예도 본 발명의 범위에 포함되는 것은 당업자에게 있어서 자명하다. 이하, 이러한 변형예에 대해 설명한다.
(제 1 변형예) 도 8은 제 1 변형예에 따른 가변 이퀄라이저 회로(100a)의 구성을 나타내는 회로도이다. 도 8의 가변 이퀄라이저 회로(100a)는, 도 1의 가변 이퀄라이저 회로(100)에서 레벨 시프터(20)를 생략한 구성이다. 이 경우에도, 식 (2)?(23)은 RSH=∞로 하면 그대로 성립된다. 레벨 시프트하지 않아도, 가변 이퀄라이저 회로(100a)의 출력 신호가 수신 회로(8)의 입력 전압 범위에 포함되는 경우에는, 레벨 시프터(20)를 생략할 수 있다.
(제 2 변형예) 도 9는 제 2 변형예에 따른 가변 이퀄라이저 회로(100b)의 구성을 나타내는 회로도이다. 도 9의 가변 이퀄라이저 회로(100b)는, 도 1의 가변 이퀄라이저 회로(100)에서 제 4 저항(Rc)을 생략한 구성으로 되어 있다. 이 경우, 식 (2)?(23)은 Rc=0으로 하면 그대로 성립된다.
(제 3 변형예) 제 3 변형예는, 도 1의 가변 이퀄라이저 회로(100)에서 제 3 저항(R3)을 생략한 구성이다. 제 2 저항(R2), 제 1 저항(R1), 제 4 저항(Rc)의 저항값이 전송선로(3)의 특성 임피던스(Zo)에 비해 충분히 큰 경우, 가변 이퀄라이저 회로(100)는 임피던스 정합에 영향을 미치지 않기 때문에, 제 3 저항(R3)을 생략할 수 있다.
(제 4 변형예) 도 10은 제 4 변형예에 따른 가변 이퀄라이저 회로(100c)의 구성을 나타내는 회로도이다. 도 10의 가변 이퀄라이저 회로(100c)는, 도 1의 가변 이퀄라이저 회로(100)에서 제 1 저항(R1)을 생략하고, 그 대신 레벨 시프터(20c)의 저항(RSH)을 가변으로 한 구성으로 되어 있다. 레벨 시프터(20c)는, 출력단자(P2)와 고정전압단자(접지단자 또는 전원단자) 사이의 저항성분(RSH)이 가변으로 구성된다. 이 경우, 식 (2)?(23)은 R1=∞로 하면 그대로 성립된다.
여기서 설명한 여러 변형예는, 다른 변형예와 조합이 가능하다. 예를 들면, 제 1 변형예는 제 2, 제 3 변형예와 조합이 가능하다. 예를 들면, 제 2 변형예는 제 1, 제 3, 제 4 변형예와 조합이 가능하다. 예를 들면, 제 3 변형예는 제 1, 제 2, 제 4 변형예와 조합이 가능하다. 예를 들면, 제 4 변형예는 제 2, 제 3 변형예와 조합이 가능하다. 당업자에게 있어서, 본 발명의 효과를 저해하지 않는 범위에서, 다양한 조합, 변형예가 가능하다는 것은, 자명하다.
또한, 실시형태에서는, 가변 이퀄라이저 회로(100)를 시험 장치(2)에 이용하는 경우를 설명하였지만, 가변 이퀄라이저 회로(100)의 용도는 이에 한정되지 않고, 외부로부터의 신호를 수신하는 다양한 디바이스에 이용할 수 있다.
실시형태를 바탕으로 본 발명을 설명하였지만, 실시형태는, 본 발명의 원리, 응용을 나타낼 뿐이고, 실시형태에는, 청구범위에 규정된 본 발명의 사상 범위 내에서, 다양한 변형예나 배치 변경이 가능하다.
본 발명은 전기통신에 이용할 수 있다.
100: 가변 이퀄라이저 회로
P1: 입력단자
P2: 출력단자
1: DUT
2: 시험 장치
3: 전송선로
6: 종단기(Terminator)
8: 수신 회로
R1: 제 1 저항
R2: 제 2 저항
C1: 제 1 커패시터
C2: 제 2 커패시터
Rs: 션트 저항
R3: 제 3 저항
Rc: 제 4 저항
10: 이퀄라이징부
20: 레벨 시프터

Claims (11)

  1. 통신 상대의 디바이스로부터 전송선로를 개재하여 수신한 신호를 이퀄라이징하는 가변 이퀄라이저 회로이고,
    상기 전송선로와 접속되는 입력단자와,
    출력단자와,
    상기 출력단자와 고정전압단자 사이에 마련되고, 그 저항값이 가변으로 구성되는 제 1 저항과,
    상기 출력단자와 상기 고정전압단자 사이에 상기 제 1 저항과 병렬로 마련되고, 그 용량값이 가변으로 구성되는 제 1 커패시터와,
    상기 입력단자와 상기 출력단자 사이에 마련된 제 2 저항과,
    상기 입력단자와 상기 출력단자 사이에 상기 제 2 저항과 병렬로 마련된 제 2 커패시터와,
    상기 입력단자에서 상기 고정전압단자에 이르는 상기 제 1 커패시터 및 상기 제 2 커패시터를 포함하는 경로 상에 마련된 션트 저항을 구비하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  2. 제 1항에 있어서,
    상기 션트 저항은,
    상기 제 2 저항 및 상기 제 2 커패시터의 공통으로 접속된 일단과 상기 입력단자 사이에 마련된 제 3 저항을 포함하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 션트 저항은,
    상기 제 1 저항과 병렬된 경로 상에, 상기 제 1 커패시터와 직렬로 마련된 제 4 저항을 포함하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  4. 제 1항 내지 제 3항 중의 1항에 있어서,
    상기 출력단자의 전압레벨을 시프트하는 레벨 시프터를 더 구비하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  5. 제 4항에 있어서,
    상기 레벨 시프터는,
    제 1 전압을 발생하는 전압원과,
    상기 전압원과 상기 출력단자 사이에 마련된 제 5 저항을 포함하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  6. 제 4항에 있어서,
    상기 레벨 시프터는,
    제 1 고정전압이 인가되는 제 1 고정전압단자와,
    상기 제 1 고정전압과 상이한 제 2 고정전압이 인가되는 제 2 고정전압단자와,
    상기 제 1 고정전압단자와 상기 출력단자 사이에 마련된 제 1 가변저항과,
    상기 제 2 고정전압단자와 상기 출력단자 사이에 마련된 제 2 가변저항을 포함하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  7. 통신 상대의 디바이스로부터 전송선로를 개재하여 수신한 신호를 이퀄라이징하는 가변 이퀄라이저 회로이고,
    상기 전송선로와 접속되는 입력단자와,
    출력단자와,
    상기 출력단자와 고정전압단자 사이에 마련되고, 그 용량값이 가변으로 구성되는 제 1 커패시터와,
    상기 입력단자와 상기 출력단자 사이에 마련된 제 2 저항과,
    상기 입력단자와 상기 출력단자 사이에 상기 제 2 저항과 병렬로 마련된 제 2 커패시터와,
    상기 입력단자에서 상기 고정전압단자에 이르는 상기 제 1 커패시터 및 상기 제 2 커패시터를 포함하는 경로 상에 마련된 션트 저항과,
    상기 출력단자의 전압레벨을 시프트하는 레벨 시프터이고, 상기 출력단자와 고정전압단자 사이의 저항성분이 가변으로 구성되는 레벨 시프터를 구비하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  8. 제 7항에 있어서,
    상기 션트 저항은,
    상기 출력단자와 상기 고정전압단자 사이에 상기 제 1 커패시터와 직렬로 마련된 제 4 저항을 포함하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  9. 제 7항 또는 제 8항에 있어서,
    상기 션트 저항은,
    상기 제 2 저항 및 상기 제 2 커패시터의 공통으로 접속된 일단과 상기 입력단자 사이에 마련된 제 3 저항을 포함하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  10. 제 7항 내지 제 9항 중의 1항에 있어서,
    상기 레벨 시프터는,
    제 1 고정전압이 인가되는 제 1 고정전압단자와,
    상기 제 1 고정전압과 상이한 제 2 고정전압이 인가되는 제 2 고정전압단자와,
    상기 제 1 고정전압단자와 상기 출력단자 사이에 마련된 제 1 가변저항과,
    상기 제 2 고정전압단자와 상기 출력단자 사이에 마련된 제 2 가변저항을 포함하는 것을 특징으로 하는 가변 이퀄라이저 회로.
  11. 피시험 디바이스로부터 전송선로를 개재하여 신호를 수신하고, 상기 피시험 디바이스를 검사하는 시험 장치이고,
    상기 피시험 디바이스로부터의 신호를 이퀄라이징하는 제 1항 내지 제 10 중의 1항에 기재의 가변 이퀄라이저 회로와,
    상기 가변 이퀄라이저 회로의 출력 신호를 수신하는 수신 회로를 구비하는 것을 특징으로 하는 시험 장치.
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