KR20070092100A - 전류구동회로 - Google Patents

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KR20070092100A
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

구동전류 정밀도가 높고, 응답 속도가 빠른 전류구동회로를 제공한다. 표시 데이터 Din에 의거하여 DA변환부(20)에서 표시 전류 SNK가 생성된다. 이 표시 데이터 Din에 대응하는 전류 래치부 30Ai에는, 타이밍 제어부 40A로부터 리셋 신호 Ri가 출력되고, NMOS(36)가 온이 되어서 커패시터(34)가 방전된다. 그 후에 리셋 신호 Ri를 대신하여 기록 제어신호 SWAi, SWBi가 출력되면, 스위치(31 ,32)가 온이 되어 NMOS(33,35)에 표시 전류 SNK와 같은 크기의 전류가 흐르고, 커패시터(34)는 대응하는 바이어스 전압으로 충전된다. 표시 데이터 Din이 변화되어서 기록 제어신호 SWAi, SWBi가 정지해도, 커패시터(34)에 충전된 바이어스 전압에 의해, NMOS(35)에는 계속해서 구동전류 OUTi가 흐른다. 충전 전에 커패시터(34)를 방전하므로, 고속으로 또한 정밀하게 바이어스 전압을 유지할 수 있다.
커패시터, 바이어스 전압, 구동전류, 전류구동회로

Description

전류구동회로{CURRENT DRIVE CIRCUIT}
도 1은 본 발명의 실시예 1을 나타내는 전류구동회로의 구성도이다.
도 2는 종래의 전류구동회로의 구성도이다.
도 3은 도 1의 동작을 나타내는 신호 파형도이다.
도 4는 본 발명의 실시예 2를 나타내는 전류구동회로의 구성도이다.
도 5는 세트전압 생성부(50)의 입출력 관계의 일례를 도시하는 특성도이다.
도 6은 도 4의 동작을 나타내는 신호 파형도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 표시장치 10 : 기준전류 생성부
20 : DA변환부 30A ,30B : 전류 래치부
31,32 : 스위치 33,35∼37 : NMOS
34 : 커패시터 40A ,40B : 타이밍 제어부
50 : 세트전압 생성부
본 발명은, 표시장치 등에 구동용의 전류를 공급하는 전류구동회로에 관한 것이다.
도 2는, 종래의 전류구동회로의 구성도이다.
이 전류구동회로는, 전류구동형의 표시장치(1)에 구동용의 전류를 공급하는 것으로, 기준전류 생성부(10), 디지털·아날로그 변환부(이하, 「DA변환부」라고 한다)(20), 복수의 전류 래치부 301∼30n 및 타이밍 제어부(40)를 구비하고 있다.
기준전류 생성부(10)는, 기준전압 Vref와 기준저항 Rref로 규정되는 기준전류 Iref를 생성하고, 이 기준전류 Iref에 대응하는 바이어스 전압 VB를 출력하는 것으로, 전원전위 VDD와 노드 N1의 사이에 접속된 P채널 MOS트랜지스터(이하, 「PMOS」라고 한다)(11), 노드 N1과 접지전위 GND의 사이에 접속된 저항(12) 및 연산증폭기(OP)(13)로 구성되어 있다. 연산증폭기(13)의 제1 입력측에는 기준전압 Vref가 주어지고, 제2 입력측은 노드 N1에 접속되어 있다. 또한 연산증폭기(13)의 출력측은 PMOS(11)의 게이트에 접속되어, 이 연산증폭기(13)의 출력측에서, 바이어스 전압 VB이 출력되도록 되어 있다.
DA변환부(20)는, 예를 들면 8비트의 표시 데이터 Din의 값에 따른 크기의 표시 전류 SNK를 출력하는 것으로, 드레인이 노드 N2에 공통 접속되고, 게이트에는 바이어스 전압 VB가 공통으로 주어지는 8개의 PMOS 210∼207과, 이들의 각 PMOS 210∼207의 소스와 전원전위 VDD 사이에 접속된 스위치 220∼227로 구성되어 있다. 스 위치 220∼227은, 표시 데이터 Din을 구성하는 8비트의 신호 b0∼b7에 의해, 각각 온·오프 제어되도록 되어 있다. 또한 PMOS 210∼207의 디멘션은, 대응하는 스위치 220∼227이 온이 되었을 때, 각각 기준전류 Iref의 1,2,4,…,128배에 가중한 전류가 흐르도록 설정되고 있다. 이에 따라 표시 데이터 Din의 값 Di(단, i=1∼n)에 따라, 노드 N2로부터 Di×Iref의 크기의 표시 전류 SNK가 출력되도록 되어 있다.
전류 래치부 301∼30n은, 모두 동일한 구성이며, 예를 들면 전류 래치부 301에 나타나 있는 바와 같이, 표시 전류 SNK가 출력되는 DA변환부(20)의 노드 N2와, 이 전류 래치부 301안의 노드 N3 사이에 접속된 스위치(31) 및 노드 N3과 노드 N4 사이에 접속된 스위치(32)를 가지고 있다. 이들의 스위치(31 ,32)는, 타이밍 제어부(40)로부터 주어지는 기록 제어신호 W1에 의해 온·오프 제어되는 것이다. 또한 전류 래치부(30)는, 노드 N3에 드레인과 게이트가 접속되고, 소스가 접지전위 GND에 접속된 Ｎ채널 MOS트랜지스터(이하, 「NMOS」라고 한다)(33), 노드 N4와 접지전위 GND 사이에 접속된 커패시터(34) 및 게이트와 소스가 각각 노드 N4와 접지전위 GND에 접속된 NMOS(35)를 가지고 있다. 그리고, NMOS(35)의 드레인이 표시장치(1)의 대응하는 표시 라인에 접속되어, 이 NMOS(35)에 유입하는 구동전류 OUT1에 의해 표시장치(1)를 구동하도록 되어 있다.
타이밍 제어부(40)는, DA변환부(20)에 주어지는 표시 데이터 Din에 동기하여, 전류 래치부 301∼30n에 대한 기록 제어신호 W1∼Wn을, 순서대로 주기적으로 출 력하는 것이다.
다음에 동작을 설명한다.
기준전류 생성부(10)에 있어서, 연산증폭기(13)의 출력측에서 제1과 제2 입력측의 전압차에 따른 신호가 출력되어, PMOS(11)의 전도상태가 제어된다. PMOS(11)의 드레인(즉, 노드 N1)의 전압은, 연산증폭기(13)의 입력측에 피드백되므로, 최종적으로 노드 N1의 전압은 기준전압 Vref가 된다. 따라서, PMOS(11)와 저항(12)에 흐르는 전류는 기준전류 Iref가 되고, 이 기준전류 Iref에 대응하는 PMOS(11)의 바이어스 전압 VB가, DA변환부(20)에 주어진다.
DA변환부(20)에서는, 주어지는 표시 데이터 Din의 값(여기에서는, D1이라고 한다)에 따라 스위치 220∼227이 제어되고, 온이 된 스위치 220∼227에 대응하는 PMOS 210∼217에 각각 가중된 전류가 흐른다. 이에 따라 DA변환부(20)의 노드 N2로부터, 표시 데이터 Din의 값 D1에 대응하여, D1×Iref의 크기의 표시 전류 SNK가 출력된다.
타이밍 제어부(40)에서는, 현재 부여되고 있는 표시 데이터 Din에 대응하는 1개의 전류 래치부(여기에서는, 301)에 기록 제어신호 W1을 출력한다. 또한, 다른 전류 래치부 302∼30n에 대한 기록 제어신호 W2∼Wn은 출력되지 않는다. 이에 따라 대응하는 전류 래치부 301의 스위치(31 ,32)가 온이 되고, DA변환부(20)로부터 출력된 표시 전류 SNK가 NMOS(33)에 흐른다. 이에 따라, NMOS(35)에도 표시 전류 SNK와 같은 D1×Iref의 크기의 구동전류 OUT1이 흐른다. 또한 커패시터(34)는, 이때의 NMOS(35)의 게이트 전압으로 충전된다.
그 후에 표시 데이터 Din이, 다음 전류 래치부 302에 대응하는 값 D2로 변화되면, 타이밍 제어부(40)로부터 출력되었던 기록 제어신호 W1은 정지하고, 대신해서 전류 래치부 302에 대한 기록 제어신호 W2가 출력된다. 이에 따라 전류 래치부 302의 NMOS(35)에는, 다음의 표시 데이터 Din에 따라 D2×Iref의 크기의 구동전류 OUT2가 흐른다.
한편, 전류 래치부 301에서는, 기록 제어신호 W1의 정지에 의해 스위치(31 ,32)가 오프가 된다. 이에 따라 NMOS(33)에 흐르는 전류는 없어지지만, 커패시터(34)는 D1×Iref의 크기의 전류에 대응하는 게이트 전압으로 충전되고 있으므로, NMOS(35)에는 D1×Iref의 크기의 구동전류 OUT1이 계속해서 흐른다.
마찬가지의 동작에 의해, 각 전류 래치부 301∼30n의 NMOS(35)에는, 각각 표시 데이터 Din의 값 D1∼Dn에 대응하는 구동전류 OUT1∼OUTn이 계속해서 흐른다.
[특허문헌 1] 일본국 공개특허공보 특개 2005-6250호
그러나, 상기 전류구동회로에서는, 다음과 같은 과제가 있었다.
전류 래치부 301∼30n에 흐르는 구동전류 OUT1∼OUTn은, 표시 데이터 Din의 값에 따라 변화된다. 구동전류 OUT1∼OUTn의 크기는, 기록 제어신호 W1∼Wn이 주어졌을 때에, 각 전류 래치부 301∼30n의 커패시터(34)에 충전되는 전압에 의해 결정된다. 따라서, 커패시터(34)의 전압은, 기록 제어신호 W1∼Wn이 주어지고 있는 동안 새로운 구동전류 OUT1∼OUTn에 대응하는 전압으로 변화할 필요가 있다. 그러나, 도 2안의 전류 래치부 301∼30n에는, 커패시터(34)의 전하를 유효하게 방전하기 위한 회로가 존재하지 않는다. 따라서, 예를 들면 다음 표시 데이터 Din에 대한 구동전류가 0이 되었을 경우, 커패시터(34)의 전하를 완전히 방전할 수 없으며, 노드 N4의 전압은, NMOS(33)의 임계값 전압으로 유지된다. 이 때문에, 구동전류 OUT1∼OUTn의 작은 영역에서는, 전류 정밀도가 악화된다.
또한 전류기록에 필요한 시간은, 기록하는 표시 전류 SNK의 크기에 역비례하므로, 표시 전류 SNK가 미소한 영역에서 길어져 수속에 시간이 걸린다. 이 때문에, 표시 속도를 고속화하는 것이 곤란했다.
본 발명은, 구동전류 정밀도가 높고, 응답 속도가 빠른 전류구동회로를 제공하는 것을 목적으로 하고 있다.
본 발명은, 입력 데이터의 값에 따라 표시전류 생성수단으로부터 순차 출력되는 표시 전류를, 기록 제어신호에 따라 유지하여 구동전류로서 출력하는 전류구동회로를, 다음과 같이 구성하고 있다.
즉, 이 전류구동회로는, 표시 전류가 출력되는 제1 노드와 제2 노드와의 사이를 제1 기록 제어신호에 따라 온·오프 하는 제1 스위치와, 제2 노드에 드레인과 게이트가 접속되어, 공통 전위에 소스가 접속된 제1 트랜지스터와, 제2 노드와 제3 노드의 사이를 제2 기록 제어신호에 따라서 온·오프 하는 제2 스위치와, 제3 노드와 공통 전위의 사이에 접속되어 이 제3 노드의 전위를 유지하는 커패시터와, 제3 노드와 공통 전위의 사이에 접속되어, 제1 및 제2 기록 제어신호에 앞서 주어지는 리셋 신호에 의해 온 상태가 되는 제2 트랜지스터와, 제3 노드와 공통 전위에 게이트와 소스가 각각 접속되어, 드레인으로부터 구동전류를 출력하는 제3 트랜지스터를 구비한 것을 특징으로 한다.
상기 제2 트랜지스터를, 제3 노드와 입력 데이터의 값에 따라 생성되는 바이어스 전위 사이에 접속하고, 기록 제어신호에 앞서 주어지는 세트 신호에 의해 온 상태로 구성하면, 커패시터를 새로운 표시 전류에 대응하는 전압으로 급속하게 충전하는 것이 가능하게 되어, 응답 속도를 더욱 빠르게 할 수 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 다음 바람직한 실시예의 설명을 첨부된 도면과 대조하여 읽으면 보다 완전하게 밝혀질 것이다. 단, 도면은, 단지 해설을 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다.
[실시예 1]
도 1은, 본 발명의 실시예 1을 나타내는 전류구동회로의 구성도이며, 도 2중의 요소와 공통 요소에는 공통 부호가 붙여지고 있다.
이 전류구동회로는, 전류구동형의 표시장치(1)에 구동용의 전류를 공급하는 것으로, 도 2와 동일한 표시전류 생성수단인 기준전류 생성부(10) 및 DA변환부(20)와, 도 2와는 약간 구성이 다른 복수의 전류 래치부 30A1∼30An 및 타이밍 제어부 40A를 구비하고 있다.
기준전류 생성부(10)는, 기준전압 Vref와 기준저항 Rref로 규정되는 기준전류 Iref를 생성하고, 이 기준전류 Iref에 대응하는 바이어스 전압 VB을 출력하는 것으로, 전원전위 VDD와 노드 N1의 사이에 접속된 PMOS(11), 노드 N1과 접지전위 GND의 사이에 접속된 저항(12) 및 연산증폭기(13)로 구성되어 있다. 연산증폭기(13)의 제1 입력측에는 기준전압 Vref가 주어지고, 제2 입력측은 노드 N1에 접속되어 있다. 또한 연산증폭기(13)의 출력측은 PMOS(11)의 게이트에 접속되어, 이 연산증폭기(13)의 출력측으로부터, 바이어스 전압 VB가 출력되도록 되어 있다.
DA변환부(20)는, 예를 들면 8비트의 표시 데이터 Din의 값에 따른 크기의 표시 전류 SNK를 출력하는 것으로, 드레인이 노드 N2에 공통 접속되고, 게이트에는 바이어스 전압 VB가 공통으로 주어지는 8개의 PMOS 210∼207과, 이들의 각 PMOS 210∼207의 소스와 전원전위 VDD 사이에 접속된 스위치 220∼227로 구성되어 있다. 스위치 220∼227은, 표시 데이터 Din을 구성하는 8비트의 신호 b0∼b7에 의해, 각각 온·오프 제어되도록 되어 있다. 또한 PMOS 210∼207의 디멘션은, 대응하는 스위치 220∼227이 온이 되었을 때에, 각각 기준전류 Iref의 1,2,4,…,128배에 가중한 전류 가 흐르도록 설정되고 있다. 이에 따라 표시 데이터 Din의 값 Di(단,, i=1∼n)에 따라, 노드 N2로부터 Di×Iref의 크기의 표시 전류 SNK가 출력되도록 되어 있다.
전류 래치부 30A1∼30An은, 모두 동일한 구성이며, 예를 들면 전류 래치부 30A1에 나타나 있는 바와 같이, DA변환부(20)내의 노드 N2와 이 전류 래치부 30A1안의 노드 N3의 사이에 접속된 스위치(31), 노드 N3과 노드 N4 사이에 접속된 스위치(32)를 가지고 있다. 이들의 스위치(31 ,32)는, 타이밍 제어부 40A로부터 주어지는 기록 제어신호 SWA1, SWB1에 의해, 각각 온·오프 제어되는 것이다.
또한 전류 래치부 30A1은, 노드 N3에 드레인과 게이트가 접속되어, 소스가 접지전위 GND에 접속된 NMOS(33), 노드 N4과 접지전위 GND의 사이에 접속된 바이어스 전압유지용의 커패시터(34), 게이트와 소스가 각각 노드 N4와 접지전위 GND에 접속된 NMOS(35) 및 노드 N4와 접지전위 GND의 사이에 접속되어 게이트에 타이밍 제어부 40A로부터 리셋 신호 R1이 주어지는 NMOS(36)를 가지고 있다. NMOS(35)의 드레인은, 표시장치(1)의 대응하는 표시 라인에 접속되어, 이 NMOS(35)에 유입하는 구동전류 OUT1에 의해 표시장치(1)를 구동하도록 되어 있다.
타이밍 제어부 40A는, DA변환부(20)에 주어지는 표시 데이터 Din에 동기하여, 전류 래치부 30A1∼30An에 대한 기록 제어신호 SWA1∼SWAn, SWB1∼SWBn 및 리셋 신호 R1∼Rn을, 주기적으로 출력하는 것이다. 또한, 타이밍 제어부 40A는, 전류 래치부 30Ai(단,, i=1∼n)에 대한 기록 제어신호 SWAi, SWBi의 직전에, 이 전류 래치 부 30Ai에 대하여 리셋 신호 Ri를 출력하도록 구성되어 있다. 또한 기록 제어신호 SWBi는, 기록 제어신호 SWAi보다도 먼저 정지하도록 설정되어 있다.
도 3은, 도 1의 동작을 나타내는 신호 파형도이다. 이하, 이 도 3을 참조하면서, 도 1의 동작을 설명한다.
기준전류 생성부(10)에 있어서, 기준전압 Vref와 기준저항 Rref로 규정되는 기준전류 Iref가 생성되어, 이 기준전류 Iref에 대응하는 바이어스 전압 VB가 출력되어 DA변환부(20)에 주어지고, DA변환부(20)에 있어서, 주어지는 표시 데이터 Din의 값에 따른 표시 전류 SNK가 생성되어 노드 N2로부터 출력되는 것은 종래와 같다.
표시 데이터 Din에 의해 전류 래치부 30A1에 대응하는 값 D1이 출력되면, DA변환부(20)로부터 이 값 D1에 대응하는 표시 전류 SNK가 생성된다.
한편, 타이밍 제어부 40A로부터는, 표시 데이터 Din이 값 D1인 기간의 전반에, 전류 래치부 30A1에 대하여 리셋 신호 R1이 출력된다. 이 때, 기록 제어신호 SWA1, SWB1은 출력되지 않고, 전류 래치부 30A1의 스위치(31 ,32)는 오프이다. 이에 따라 전류 래치부 30A1의 NMOS(36)가 온이 되고, 노드 N4는 접지전위 GND가 되며, 커패시터(34)는 완전히 방전된다. 또한 NMOS(35)에 흐르는 구동전류 OUT1은, 0이 된다.
표시 데이터 Din이 값 D1인 기간의 후반에는, 타이밍 제어부 40A로부터 전류 래치부 30A1에 대하여, 리셋 신호 R1대신에, 기록 제어신호 SWA1, SWB1이 출력된다. 이에 따라 전류 래치부 30A1의 NMOS(36)는 오프, 스위치(31 ,32)가 온이 되고, NMOS(33,35)에 의한 전류 미러 회로가 구성된다. DA변환부(20)로부터 출력된 표시 전류 SNK가 NMOS(33)에 흐르면, 이에 따라, NMOS(35)에도 표시 전류 SNK와 같은 I1 크기의 구동전류 OUT1이 흐른다. 또한 커패시터(34)는, 이 때의 NMOS(35)의 게이트 전압으로 충전된다. 그 후에 기록 제어신호 SWB1이 정지하여 스위치(32)가 오프가 되고, 계속해서 기록 제어신호 SWA1이 정지하여 스위치(31)가 오프가 된다.
전류 래치부 30A1에서는, 기록 제어신호 SWA1, SWB1의 정지에 의해, NMOS(33)에 흐르는 전류는 없어지지만, 커패시터(34)는 D1×Iref의 크기의 전류에 대응하는 게이트 전압에 충전되고 있으므로, NMOS(35)에는 D1×Iref의 크기의 구동전류 OUT1이 계속해서 흐른다.
다음에 표시 데이터 Din에 의해 전류 래치부 30A2에 대응하는 값 D2가 출력되면, DA변환부(20)로부터 이 값 D2에 대응하는 표시 전류 SNK가 생성되고, 전류 래치부 30A2에 있어서, 앞의 전류 래치부 30A1과 같은 동작이 행해진다.
마찬가지의 동작에 의해, 각 전류 래치부 30A1∼30An의 NMOS(35)에, 각각 표시 데이터 Din의 값 D1∼Dn에 대응하는 구동전류 OUT1∼OUTn이 계속해서 흐른다.
이상과 같이, 이 실시예 1의 전류구동회로는, 각 전류 래치부 30Ai에, 바이어스 전압유지용의 커패시터(34)를 방전시키기 위한 NMOS(36)을 설치함과 동시에, 이들의 전류 래치부 30i에 기록을 행하기 직전에, 커패시터(34)를 방전시키기 위한 리셋 신호 Ri를 출력하는 타이밍 제어부 40A를 가지고 있다. 이에 따라 커패시터(34)가 완전히 방전된 상태에서, 새로운 구동전류 OUTi에 대응하는 바이어스 전압을 기록할 수 있으므로, 예를 들면 다음의 표시 데이터 Din에 대한 구동전류가 0이 된 경우에도, 정밀하게 구동전류를 유지할 수 있다는 이점이 있다.
[실시예 2]]
도 4는, 본 발명의 실시예 2를 나타내는 전류구동회로의 구성도이며, 도 1중 요소와 공통 요소에는 공통 부호가 붙여지고 있다.
이 전류구동회로는, 도 1과 같은 기준전류 생성부(10) 및 DA변환부(20)와, 도 1과는 약간 구성이 다른 복수의 전류 래치부 30B1∼30Bn 및 타이밍 제어부 40B와, 새롭게 설정된 세트전압 생성부(50)를 구비하고 있다.
각 전류 래치부 30B1∼30Bn은, 모두 동일한 구성으로, 예를 들면 전류 래치부 30B1에 나타나 있는 바와 같이, DA변환부(20)내의 노드 N2와 이 전류 래치부 30B1안의 노드 N3의 사이에 접속된 스위치(31) , 노드 N3과 노드 N4의 사이에 접속된 스위치(32)를 가지고 있다. 이들의 스위치(31 ,32)는, 타이밍 제어부 40A로부터 주어지는 기록 제어신호 SWA1, SWB1에 의해, 각각 온·오프 제어되는 것이다.
또한 전류 래치부 30B1은, 노드 N3에 드레인과 게이트가 접속되고, 소스가 접지전위 GND에 접속된 NMOS(33), 노드 N4와 접지전위 GND의 사이에 접속된 커패시 터(34) 및 게이트와 소스가 각각 노드 N4와 접지전위 GND에 접속된 NMOS(35), 드레인이 노드 N4에 접속되어, 게이트에 타이밍 제어부 40A로부터 세트 신호 S1이 주어지고, 소스에는 세트 전압 VST가 주어지는 NMOS(37)를 가지고 있다. NMOS(35)의 드레인은, 표시장치(1)의 대응하는 표시 라인에 접속되고, 이 NMOS(35)에 유입하는 구동전류 OUT1에 의해 표시장치(1)를 구동하도록 되어 있다.
타이밍 제어부 40B는, 도 1안의 타이밍 제어부 40A에서 출력하는 리셋 신호 R1∼Rn대신에, 같은 타이밍의 세트 신호 S1∼Sn을 출력하는 것이다.
또한 세트전압 생성부(50)는, 표시 데이터 Din의 값 Di에 따른 세트 전압 VST를 생성하여, 각 전류 래치부 30B1∼30Bn의 NMOS(37)의 소스에 주는 것이다. 이 세트 전압 VST는, 표시 데이터 Din의 값 Di에 따른 표시 전류 SNK에 대응하는 NMOS(35)의 게이트 전압, 즉 바이어스 전위와 거의 같은 전압으로 되어있다.
도 5는, 세트전압 생성부(50)의 입출력 관계의 일례를 나타내는 특성도이며, 가로축에 입력되는 표시 데이터 Din의 값, 세로축에 출력하는 세트 전압 VST의 크기를 나타내고 있다.
즉, 이 세트전압 생성부(50)는, 표시 데이터 Din이 값 A이하일 때는 세트 전압 VST는 0으로 고정되며, 표시 데이터 Din이 값 A∼값 B 동안은 일정한 기울기로 증가하고, 표시 데이터 Din이 값 B∼값 C 동안은 보다 큰 기울기로 증가하며, 또한 표시 데이터 Din이 값 C이상이 되면 더 큰 기울기로 세트 전압 VST가 증가하도록 구성되어 있다.
이러한 세트전압 생성부(50)는, 저항 분압기와 선택용의 스위치를 조합하거나, 메모리를 사용한 변환 테이블과 직선적인 DA변환기를 조합하거나 함으로써 구성할 수 있다.
도 6은, 도 4의 동작을 나타내는 신호 파형도이다. 이하, 이 도 6을 참조하면서, 도 4의 동작을 설명한다.
기준전류 생성부(10)에 있어서, 기준전압 Vref와 기준저항 Rref로 규정되는 기준전류 Iref가 생성되고, 이 기준전류 Iref에 대응하는 바이어스 전압 VB가 출력되어서 DA변환부(20)에 주어지며, DA변환부(20)에 있어서, 주어지는 표시 데이터 Din의 값에 따른 표시 전류 SNK가 생성되어 노드 N2로부터 출력되는 것은, 종래와 같다. 또한 표시 데이터 Din은 세트전압 생성부(60)에 주어지고, 이 세트전압 생성부(60)에 의해, 표시 데이터 Din의 값에 대응한 세트 전압 VST가 출력된다.
한편, 타이밍 제어부 40B로부터는, 표시 데이터 Din이 값 D1인 기간의 전반에, 전류 래치부 30B1에 대하여 세트 신호 S1이 출력된다. 이 때, 기록 제어신호 SWA1, SWB1은 출력되지 않고, 전류 래치부 30B1의 스위치(31 ,32)는 오프이다. 이에 따라 전류 래치부 30B1의 NMOS(37)가 온이 되고, 노드 N4에는 세트 전압 VST가 인가되어, 커패시터(34)는 이 세트 전압 VST로 충전된다. 세트 전압 VST는, 표시 데이터 Din의 값 D1에 따른 표시 전류 SNK(=I1)에 대응하는 NMOS(35)의 바이어스 전위와 거의 같은 전압으로 설정되고 있기 때문에, NMOS(35)에는, 거의 I1의 크기의 구동전류 OUT1이 흐른다.
표시 데이터 Din이 값 D1인 기간의 후반에는, 타이밍 제어부 40B로부터 전류 래치부 30B1에 대하여, 세트 신호 S1대신에, 기록 제어신호 SWA1, SWB1이 출력된다. 이에 따라 전류 래치부 30B1의 NMOS(37)는 오프, 스위치(31 ,32)가 온이 되고, DA변환부(20)로부터 출력된 표시 전류 SNK가 NMOS(33)로 흐른다. 이에 따라, NMOS(35)에도 표시 전류 SNK와 같은 I1의 크기의 구동전류 OUT1이 흐른다. 또한 커패시터(34)는, 이 때의 NMOS(35)의 게이트 전압으로 충전된다. 그 후에 기록 제어신호 SWB1이 정지하여 스위치(32)가 오프가 되고, 계속해서 기록 제어신호 SWA1이 정지하여 스위치(31)가 오프가 된다.
전류 래치부 30B1에서는, 기록 제어신호 SWA1, SWB1의 정지에 의해, NMOS(33)에 흐르는 전류는 없어지지만, 커패시터(34)는 I1(=D1×Iref)의 크기의 전류에 대응하는 게이트 전압으로 충전되어 있으므로, NMOS(35)에는 D1×Iref의 크기의 구동전류 OUT1이 계속해서 흐른다.
다음에 표시 데이터 Din에 의해 전류 래치부 30B2에 대응하는 값 D2가 출력되면, DA변환부(20)로부터 이 값 D2에 대응하는 표시 전류 SNK가 생성되어, 전류 래치부 30B2에 있어서, 앞의 전류 래치부 30B1과 같은 동작이 행해진다.
마찬가지의 동작에 의해, 각 전류 래치부 30B1∼30Bn의 NMOS(35)에, 각각 표시 데이터 Din의 값 D1∼Dn에 대응하는 구동전류 OUT1∼OUTn이 계속해서 흐른다.
이상과 같이, 이 실시예 2의 전류구동회로는, 표시 데이터 Din에 따른 표시 전류 SNK에 대응하는 NMOS(35)의 게이트 전압에 거의 같은 세트 전압 VST를 생성하는 세트전압 생성부(50)를 설치함과 동시에, 각 전류 래치부 30B1∼30Bn에는, 타이밍 제어부 40B로부터 주어지는 세트 신호 Si에 따라, 바이어스 전압유지용의 커패시터(34)를 세트 전압 VST로 충전하기 위한 NMOS(37)를 설치하고 있다. 이에 따라 실시예 1과 같은 이점에 더하여, 응답 속도를 더욱 향상시킬 수 있다는 이점이 있다.
또한, 본 발명은, 상기 실시예에 한정되지 않고, 여러가지의 변형이 가능하다. 이 변형예로서는, 예를 들면 다음과 같은 것이 있다.
(1)타이밍 제어부 40A ,40B로부터 출력되는 기록 제어신호 SWAi, SWBi, 리셋 신호 Ri 및 세트 신호 Si의 타이밍은, 도 3 및 도 6에 예시한 것에 한정되지 않는다. 예를 들면 도 1의 전류구동회로에 있어서, 표시 데이터 Din이 값 D1의 시점에서, 다음의 전류 래치부 30A2에 대한 리셋 신호 R2를 사전에 출력하도록 구성하면, 응답 속도를 더욱 향상시킬 수 있다.
(2)세트전압 생성부(50)의 입출력 특성은, 도 5에 예시한 것에 한정되지 않는다. 예를 들면 표시 데이터 Din에 대하여 계단 모양으로 변화되는 세트 전압 VST를 출력하거나, 또는 일정한 값을 출력하도록 구성할 수 있다.
(3)전류 래치부 30A, 30B는, 구동전류 OUT를 받아들이는 것으로 표시장치(1)를 구동하는 회로이지만, 표시장치측에 구동전류를 공급하는 회로에 대해서도, 마찬가지로 적용가능하다.
본 발명에서는, 기록 제어신호에 앞서 주어지는 리셋 신호에 의해 온 상태가 되는 제2 트랜지스터에 의해, 제3 노드와 공통 전위의 사이를 단락하도록 하고 있다. 이에 따라 제3 노드의 전위를 유지하는 커패시터가 방전되므로, 다음에 기록 제어신호에 의해 제1 및 제2 스위치가 온이 되었을 때, 새로운 표시 전류에 대응하는 제3 노드의 전위를, 커패시터로 정밀하게 유지할 수 있으며, 구동전류 정밀도가 높고, 응답 속도가 빨라진다는 효과가 있다.

Claims (2)

  1. 입력 데이터의 값에 따라 표시전류 생성수단으로부터 순차 출력되는 표시 전류를, 기록 제어신호에 따라서 유지하여 구동전류로서 출력하는 전류구동회로이며,
    상기 표시 전류가 출력되는 제1 노드와 제2 노드와의 사이를 제1 기록 제어신호에 따라 온·오프 하는 제1의 스위치와,
    상기 제2 노드에 드레인과 게이트가 접속되고, 공통 전위에 소스가 접속된 제1 트랜지스터와,
    상기 제2 노드와 제3 노드 사이를 제2 기록 제어신호에 따라 온·오프 하는 제2 스위치와,
    상기 제3 노드와 상기 공통 전위 사이에 접속되어 상기 제3 노드의 전위를 유지하는 커패시터와,
    상기 제3 노드와 상기 공통 전위 사이에 접속되어, 상기 제1 및 제2 기록 제어신호에 앞서 주어지는 리셋 신호에 의해 온 상태가 되는 제2 트랜지스터와,
    상기 제3 노드와 상기 공통 전위에 게이트와 소스가 각각 접속되어, 드레인으로부터 상기 구동전류를 출력하는 제3 트랜지스터를 구비한 것을 특징으로 하는 전류구동회로.
  2. 입력 데이터의 값에 따라 표시전류 생성수단으로부터 순차 출력되는 표시 전 류를, 기록 제어신호에 따라 유지하여 구동전류로서 출력하는 전류구동회로이며,
    상기 표시 전류가 출력되는 제1 노드와 제2 노드와의 사이를 제1 기록 제어신호에 따라 온·오프 하는 제1 스위치와,
    상기 제2 노드에 드레인과 게이트가 접속되고, 공통 전위에 소스가 접속된 제1 트랜지스터와,
    상기 제2 노드와 제3 노드의 사이를 제2 기록 제어신호에 따라 온·오프 하는 제2 스위치와,
    상기 제3 노드와 상기 공통 전위의 사이에 접속되어, 상기 제3 노드의 전위를 유지하는 커패시터와,
    상기 제3 노드와 상기 입력 데이터의 값에 따라 생성되는 바이어스 전위 사이에 접속되어, 상기 제1 및 제2 기록 제어신호에 앞서 주어지는 세트 신호에 의해 온 상태가 되는 제2 트랜지스터와,
    상기 제3 노드와 상기 공통 전위에 게이트와 소스가 각각 접속되어, 드레인으로부터 상기 구동전류를 출력하는 제3 트랜지스터를 구비한 것을 특징으로 하는 전류구동회로.
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