JP4724486B2 - 駆動用電源回路 - Google Patents

Description

本発明は、液晶ディズプレイ等において、駆動用の電圧を発生する駆動用電源回路に関するものである。

特公平７−１１３８６２号公報

図２は、上記特許文献１に記載された従来の基準電圧発生回路の構成図である。
この基準電圧発生回路は、参照電圧発生部、比較部及び駆動部で構成されている。参照電圧発生部は、電源電位ＶＣＣと接地電位ＧＮＤとの間に直列接続された分圧抵抗Ｒ１，Ｒ２，Ｒ３によって基準電圧ＶＲ１，ＶＲ２（但し、ＶＲ１＞ＶＲ２）を発生するものである。比較部は、基準電圧ＶＲ１，ＶＲ２と出力電圧ＶＯとをそれぞれ比較する比較器ＣＰ１，ＣＰ２で構成され、これらの比較器ＣＰ１，ＣＰ２から制御信号Ｓ１，Ｓ２がそれぞれ出力されるようになっている。駆動部は、電源電位ＶＣＣと出力電圧ＶＯが出力される出力端子の間に接続されて制御信号Ｓ１でオン／オフ制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）と、この出力端子と接地電位ＧＮＤの間に接続されて制御信号Ｓ２でオン／オフ制御されるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）で構成されている。

この基準電圧発生回路では、ＶＯ＞ＶＲ１の場合、比較器から出力される制御信号Ｓ１，Ｓ２は、いずれもレベル“Ｈ”となる。これにより、ＰＭＯＳはオフ状態、ＮＭＯＳはオン状態となり、出力端子はＮＭＯＳを介して接地電位ＧＮＤに接続され、出力電圧ＶＯは降下する。

ＶＯ＜ＶＲ２の場合、制御信号Ｓ１，Ｓ２は、いずれもレベル“Ｌ”となる。これにより、ＰＭＯＳはオン状態、ＮＭＯＳはオフ状態となり、出力端子はＰＭＯＳを介して電源電位ＶＣＣに接続され、出力電圧ＶＯは上昇する。

また、ＶＲ２＜ＶＯ＜ＶＲ１の場合、制御信号Ｓ１，Ｓ２は、それぞれ“Ｈ”，“Ｌ”となる。これにより、ＰＭＯＳとＮＭＯＳは、いずれもオフ状態となる。これにより、出力電圧ＶＯは基準電圧Ｖ２と基準電圧ＶＲ１の間の電圧に保持される。

前記特許文献１では、基準電圧発生回路の比較部における比較器ＣＰ１，ＣＰ２の具体的な回路構成に関する記載は存在しないが、一般的な演算増幅器を用いたものと想定される。演算増幅器は、差動増幅回路とこれに一定電流を供給するための定電流回路で構成されている。このため、比較器ＣＰ１，ＣＰ２には常に一定電流が流れる。この一定電流は、比較器ＣＰ１，ＣＰ２の応答速度に比例して大きくする必要があるため、応答速度の速い基準電圧発生回路ほど、実際の負荷に供給する負荷電流だけでなく基準電圧発生回路自体で消費する電流が大きくなるという課題があった。
本発明は、駆動用電源回路の消費電力を低減することを目的としている。

本発明は、駆動電圧が低位側基準電圧と高位側基準電圧の間の電圧となるように制御して出力ノードから出力する駆動用電源回路を、電源電圧と前記出力ノードの間に接続され、第１の信号がＬレベルのときにオン状態となりＨレベルのときにオフ状態となるＰＭＯＳと、前記出力ノードと接地電圧の間に接続され、第２の信号がＬレベルのときにオフ状態となりＨレベルのときにオン状態となるＮＭＯＳと、前記第２の信号がＬレベルのときに前記低位側基準電圧と前記駆動電圧を比較し、該駆動電圧が該低位側基準電圧よりも高ければ前記第１の信号をＨレベルにして出力し、該駆動電圧が該低位側基準電圧以下のときには該第１の信号をＬレベルにして出力し、該第２の信号がＨレベルのときには比較動作を停止すると共に該第１の信号をＨレベルにして出力する第１の比較回路と、前記第１の信号がＨレベルのときに前記高位側基準電圧と前記駆動電圧を比較し、該駆動電圧が該高位側基準電圧よりも高ければ前記第２の信号をＨレベルにして出力し、該駆動電圧が該高位側基準電圧以下のときには該第２の信号をＬレベルにして出力し、該第１の信号がＬレベルのときには比較動作を停止すると共に該第２の信号をＬレベルにして出力する第２の比較回路とで構成したことを特徴としている。

本発明では、第１の比較回路から出力される第１の信号がＬレベル、即ち駆動電圧が低位側基準電圧よりも低いときには第２の比較回路の動作を停止し、この第１の比較回路のみで駆動電圧の制御を行うようにしている。また、第２の比較回路から出力される第２の信号がＨレベル、即ち駆動電圧が高位側基準電圧よりも高いときには第１の比較回路の動作を停止し、この第２の比較回路のみで駆動電圧の制御を行うようにしている。これにより、駆動電圧が基準電圧の範囲から外れたときに、補正動作を行う比較回路のみを動作させ、補正動作に関係のない比較回路を停止することができるので、消費電力を低減することができるという効果がある。

第１及び第２の信号が共にＬレベルのときに第１の制御信号を出力し、これらの第１及び第２の信号が共にＨレベルのときに第２の制御信号を出力し、第１の信号がＨレベルで第２の信号がＬレベルのときに第３の制御信号を出力する論理回路を設け、第１の制御信号が与えられたときは高速動作モードで、第３の制御信号が与えられたときには低消費電力モードで低位側基準電圧と駆動電圧を比較し、駆動電圧が低位側基準電圧よりも高ければ第１の信号をＨレベルにして出力し、駆動電圧が低位側基準電圧以下のときにはこの第１の信号をＬレベルにして出力する第１の比較回路と、第２の制御信号が与えられたときは高速動作モードで、第３の制御信号が与えられたときには低消費電力モードで高位側基準電圧と前記駆動電圧を比較し、駆動電圧が高位側基準電圧よりも高ければ第２の信号をＨレベルにして出力し、駆動電圧が高位側基準電圧以下のときにはこの第２の信号をＬレベルにして出力する第２の比較回路と設けた構成にする。

更に、論理回路を、第１の信号がＨレベルで第２の信号がＬレベルのときに、駆動電圧を供給する負荷側の回路が切り替えられたことを示す切替信号が与えられた場合には、第１、第２及び第３の制御信号を出力するように構成しても良い。

図１は、本発明の実施例１を示す駆動用電源回路の回路図であり、図３は、この図１の駆動用電源回路を用いた液晶表示装置の概略の構成図である。

液晶表示装置は、図３に示すように、例えば３３行×１０２画素の表示画面を有する液晶パネル１と、この液晶パネル１に表示するための３３×１０２画素の表示情報を蓄積する画像メモリ２を有している。画像メモリ２は、ラインアドレスＬＡＤに従って１行単位に１０２画素の表示データを並列に出力するもので、その出力側に表示データを保持するデータラッチ回路３が接続されている。データラッチ回路３に保持された表示データは、更に、セグメント駆動回路４に与えられている。

セグメント駆動回路４は、液晶パネル１の１０２本のセグメント電極を一斉に駆動するもので、各セグメント電極に対応する表示データと表示フレーム毎に切り替えられるフレーム制御信号に従い、駆動電圧Ｖ１〜Ｖ５の中からセグメント電極毎に駆動電圧を選択して出力するものである。

更に、この液晶表示装置は、ラインアドレスＬＡＤに従って表示するコモン電極を選択するコモン制御回路５とコモン駆動回路６を有している。コモン駆動回路６は、コモン制御回路５で選択された液晶パネル１の該当するコモン電極を駆動するもので、フレーム制御信号に従って駆動電圧Ｖ１〜Ｖ５の中から対応する駆動電圧を選択して出力するものである。これらのセグメント駆動回路４とコモン駆動回路６に供給される駆動電圧Ｖ１〜Ｖ５は、バイアス回路７で生成されるようになっている。

バイアス回路７は、電源電圧ＶＤＤと接地電圧ＧＮＤの間を分圧して、駆動電圧Ｖ１〜Ｖ５に対応する基準電圧を生成する抵抗分圧器と、基準電圧からこれらの駆動電圧Ｖ１〜Ｖ５を生成する５組の駆動用電源回路で構成されている。

抵抗分圧器は、電源電圧ＶＤＤと接地電圧ＧＮＤの間を駆動電圧Ｖ１〜Ｖ５に対応するように分圧する６個の高抵抗Ｒ０〜Ｒ５と、これらの高抵抗Ｒ０〜Ｒ５の間を接続する抵抗値が極めて小さい抵抗ｒで構成され、これらの抵抗ｒの両端から、一対の基準電圧ＶｉＨ，ＶｉＬ（但し、ｉ＝１〜５）が出力されるようになっている。駆動用電源回路は、高位側の基準電圧ＶｉＨと低位側の基準電圧ＶｉＬに基づいて、変動許容範囲がＶｉＨ〜ＶｉＬの駆動電圧Ｖｉを低出力インピーダンスで出力するものである。

なお、この液晶表示装置では、画像メモリ２とコモン制御回路５に与えられるラインアドレスＬＡＤ、セグメント駆動回路４とコモン駆動回路６に与えられるフレーム制御信号、及びデータラッチ回路３へ与えられるラッチ信号等のタイミング信号は、タイミング発生回路８で生成されるようになっている。

駆動用電源回路は、図１に示すように、起動回路１０Ｐ、定電流回路２０Ｐ、差動増幅回路３０Ｐ及び出力回路４０Ｐからなる第１の比較回路と、起動回路１０Ｎ、定電流回路２０Ｎ、差動増幅回路３０Ｎ及び出力回路４０Ｎからなる第２の比較回路と、これらの第１及び第２の比較回路の出力信号で制御されて駆動電圧Ｖｉを出力する出力バッファ６０を備えている。

起動回路１０Ｐ，１０Ｎは同一の回路構成で、電源電圧ＶＤＤとノードＮ１の間に接続された抵抗１１と、このノードＮ１と接地電圧ＧＮＤの間にダイオード接続されて順方向に直列に接続されたＮＭＯＳ１２，１３と、このノードＮ１に陽極が接続され、陰極から起動信号ＳＴを出力するダイオード１４を有している。起動回路１０Ｐ，１０Ｎは、電源の投入によって電源電圧ＶＤＤが上昇していく段階で、順方向となるダイオード１４によって定電流回路２０Ｐ，２０Ｎに起動信号ＳＴを与え、これらの定電流回路２０Ｐ，２０Ｎに所定の電流を流すための回路である。電源電圧ＶＤＤが所定の電圧に達するとダイオード１４が逆方向となり、起動回路１０Ｐ，１０Ｎは定電流回路２０Ｐ，２０Ｎから切り離されるようになっている。

定電流回路２０Ｐ，２０Ｎは同一の回路構成で、電源電圧ＶＤＤとノードＮ２の間に接続されたＰＭＯＳ２１と、このノードＮ２と接地電圧ＧＮＤの間に直列に接続されたＮＭＯＳ２２，２３及び抵抗２４を有している。ＰＭＯＳ２１のゲートは、ノードＮ２に接続されると共にＰＭＯＳ２５のゲートに接続されている。ＰＭＯＳ２５のソースは電源電圧ＶＤＤに接続され、ドレインはＮＭＯＳ２６を介して接地電圧ＧＮＤに接続されている。また、ＮＭＯＳ２２，２６のゲートは、ＮＭＯＳ２６のドレインに接続されている。

定電流回路２０ＰのノードＮ２には、起動回路２０Ｐの起動信号ＳＴが与えられ、ＮＭＯＳ２３のゲートには第２の比較回路から制御信号ＣＰが与えられている。これにより、制御信号ＣＰが“Ｈ”のとき、定電流を流すためのバイアス電圧ＶＢが、ノードＮ２から出力されるようになっている。

一方、定電流回路２０ＮのノードＮ２には、起動回路２０Ｎの起動信号ＳＴが与えられ、ＮＭＯＳ２３のゲートには第１の比較回路から制御信号ＣＮが与えられている。これにより、制御信号ＣＮが“Ｈ”のとき、定電流を流すためのバイアス電圧ＶＢが、ノードＮ２から出力されるようになっている。

差動増幅回路３０Ｐ，３０Ｎは同一の回路構成で、電源電圧ＶＤＤとノードＮ３の間に接続されたＰＭＯＳ３１と、このノードＮ３と接地電圧ＧＮＤの間に直列に接続されたＰＭＯＳ３２及びＮＭＯＳ３３と、同じくノードＮ３と接地電圧ＧＮＤの間に直列に接続されたＰＭＯＳ３４及びＮＭＯＳ３５で構成されている。ＮＭＯＳ３３，３５のゲートはＰＭＯＳ３２のドレインに接続され、ＰＭＯＳ３１のゲートには、バイアス電圧ＶＢが与えられるようになっている。

差動増幅回路３０ＰのＰＭＯＳ３２，３４のゲートには、それぞれ基準電圧ＶｉＬと駆動電圧Ｖｉが与えられ、Ｖｉ＞ＶｉＬのときにＮＭＯＳ３５のドレインから“Ｌ”の信号Ｓ３Ｐが出力され、Ｖｉ＜ＶｉＬのときには“Ｈ”の信号Ｓ３Ｐが出力されるようになっている。

一方、差動増幅回路３０ＮのＰＭＯＳ３２，３４のゲートには、それぞれ基準電圧ＶｉＨと駆動電圧Ｖｉが与えられ、Ｖｉ＞ＶｉＨのときにＮＭＯＳ３５のドレインから“Ｌ”の信号Ｓ３Ｎが出力され、Ｖｉ＜ＶｉＨのときには“Ｈ”の信号Ｓ３Ｎが出力されるようになっている。

出力回路４０Ｐは、電源電圧ＶＤＤとノードＮ４Ｐの間に並列に接続されたＰＭＯＳ４１ａ，４１ｂと、このノードＮ４Ｐと接地電圧ＧＮＤの間に接続されたＮＭＯＳ４２で構成されている。ＰＭＯＳ４１ａのゲートには定電流回路２０Ｐからバイアス電圧ＶＢが与えられ、ＮＭＯＳ４２のゲートには信号Ｓ３Ｐが与えられている。また、ＰＭＯＳ４１ｂのゲートには制御信号ＣＰが与えられ、ノードＮ４Ｐから信号Ｓ４Ｐが出力されるようになっている。信号Ｓ４Ｐは、制御信号ＣＮとして定電流回路２０Ｎに与えられると共に、インバータ５１で反転されて制御信号／ＣＮとして出力回路４０Ｎに与えられるようになっている。

一方、出力回路４０Ｎは、電源電圧ＶＤＤとノードＮ４Ｎの間に接続されたＰＭＯＳ４１と、このノードＮ４Ｎと接地電圧ＧＮＤの間に並列に接続されたＮＭＯＳ４２ａ，４２ｂで構成されている。ＰＭＯＳ４１のゲートには定電流回路２０Ｎからバイアス電圧ＶＢが与えられ、ＮＭＯＳ４２ａのゲートには信号Ｓ３Ｎが与えられている。また、ＰＭＯＳ４１ｂのゲートには制御信号／ＣＮが与えられ、ノードＮ４Ｎから信号Ｓ４Ｎが出力されるようになっている。信号Ｓ４Ｎは、インバータ５２で反転されて制御信号ＣＰとして第１の比較回路に与えられるようになっている。

出力バッファ６０は、電源電圧ＶＤＤとノードＮ６の間に接続されて信号Ｓ４Ｐによってオン・オフ制御されるＰＭＯＳ６１と、このノードＮ６と接地電圧ＧＮＤの間に接続されて信号Ｓ４Ｎによってオン・オフ制御されるＮＭＯＳ６２で構成され、このノードＮ６から駆動電圧Ｖｉが出力されるようになっている。

次に動作を説明する。
電源投入直後で電源電圧ＶＤＤが低いとき、起動回路１０Ｐ，１０ＮのＮＭＯＳ１２，１３に印加される電圧は閾値電圧以下であり、これらのＮＭＯＳ１２，１３はオフとなってノードＮ１の電圧は電源電圧ＶＤＤと共に上昇する。ノードＮ１の電圧は、ダイオード１４を通して起動信号ＳＴとして定電流回路２０Ｐ，２０に与えられ、これらの定電流回路２０Ｐ，２０Ｎは動作状態となる。電源電圧ＶＤＤが上昇してＮＭＯＳ１２，１３の閾値電圧を越えると、これらのＮＭＯＳ１２，１３はオンとなってノードＮ１の電圧上昇は停止する。更に電源電圧ＶＤＤが上昇して所定の電圧に達すると、ダイオード１４は逆方向となって起動回路１０Ｐ，１０Ｎは切り離され、通常の動作状態に移行する。

（１） 駆動電圧Ｖｉが基準電圧ＶｉＨよりも高いときの動作
差動増幅回路３０Ｐにおいて、ＰＭＯＳ３２がオン、ＰＭＯＳ３４はオフとなるので、信号Ｓ３Ｐは“Ｌ”となる。これにより、出力回路４０ＰのＮＭＯＳ４２がオフとなって、信号Ｓ４Ｐは“Ｈ”となる。また、制御信号ＣＮ，／ＣＮは、それぞれ“Ｈ”，“Ｌ”となる。同様に、差動増幅回路３０Ｎでも、ＰＭＯＳ３２がオン、ＰＭＯＳ３４はオフとなり、信号Ｓ３Ｎは“Ｌ”となる。これにより、出力回路４０ＮのＮＭＯＳ４２がオフとなって、信号Ｓ４Ｎは“Ｈ”となる。また、制御信号ＣＰは“Ｌ”となる。

信号Ｓ４Ｐ，Ｓ４Ｎが共に“Ｈ”となるので、出力バッファ６０のＰＭＯＳ６１はオフ、ＮＭＯＳ６２はオンとなる。これにより、ノードＮ６はＮＭＯＳ６２を介して接地電圧ＧＮＤに接続され、このノードＮ６から出力される駆動電圧Ｖｉは低下する。

一方、制御信号ＣＮは“Ｈ”であるので、定電流回路２０Ｎは通常に動作し、差動増幅回路３０Ｎと出力回路４０Ｎに所定のバイアス電圧ＶＢを供給する。また、制御信号ＣＰは“Ｌ”であるので、定電流回路２０Ｐの動作は停止され、差動増幅回路３０Ｐと出力回路４０Ｐの動作も停止される。更に、出力回路４０ＰのＰＭＯＳ４１ｂはオンとなり、信号Ｓ４Ｐは“Ｈ”に固定される。

（２） 駆動電圧Ｖｉが基準電圧ＶｉＨ，ＶｉＬの間のときの動作
差動増幅回路３０Ｐは（２）の時と同じで、ＰＭＯＳ３２がオン、ＰＭＯＳ３４はオフとなり、信号Ｓ３Ｐは“Ｌ”となる。これにより、出力回路４０ＰのＮＭＯＳ４２がオフとなって、信号Ｓ４Ｐは“Ｈ”となる。また、制御信号ＣＮ，／ＣＮは、それぞれ“Ｈ”，“Ｌ”となる。一方、差動増幅回路３０Ｎは、ＰＭＯＳ３２がオフ、ＰＭＯＳ３４はオンとなり、信号Ｓ３Ｎは“Ｈ”となる。これにより、出力回路４０ＮのＮＭＯＳ４２がオンとなって信号Ｓ４Ｎは“Ｌ”となり、制御信号ＣＰは“Ｈ”となる。

信号Ｓ４Ｐ，Ｓ４Ｎがそれぞれ“Ｈ”，“Ｌ”となるので、出力バッファ６０のＰＭＯＳ６１とＮＭＯＳ６２は共にオフとなる。従って、ノードＮ６は電源電圧ＶＤＤと接地電圧ＧＮＤから切り離され、このノードＮ６の駆動電圧Ｖｉはそのまま維持される。

この時、制御信号ＣＮは“Ｈ”であるので、定電流回路２０Ｎは通常に動作し、差動増幅回路３０Ｎと出力回路４０Ｎに所定のバイアス電圧ＶＢを供給する。また、制御信号ＣＰも“Ｈ”であるので、定電流回路２０Ｐは通常に動作し、差動増幅回路３０Ｐと出力回路４０Ｐに所定のバイアス電圧ＶＢを供給する。

（３） 駆動電圧Ｖｉが基準電圧ＶｉＨよりも低いときの動作
差動増幅回路３０Ｐにおいて、ＰＭＯＳ３２がオフ、ＰＭＯＳ３４はオンとなるので、信号Ｓ３Ｐは“Ｈ”となる。これにより、出力回路４０ＰのＮＭＯＳ４２がオンとなって、信号Ｓ４Ｐは“Ｌ”となる。また、制御信号ＣＮ，／ＣＮは、それぞれ“Ｌ”，“Ｈ”となる。一方、差動増幅回路３０Ｎは（３）の時と同じで、ＰＭＯＳ３２がオフ、ＰＭＯＳ３４はオンとなり、信号Ｓ３Ｎは“Ｈ”となる。これにより、出力回路４０ＮのＮＭＯＳ４２がオンとなって信号Ｓ４Ｎは“Ｌ”となり、制御信号ＣＰは“Ｈ”となる。

信号Ｓ４Ｐ，Ｓ４Ｎが共に“Ｌ”となるので、出力バッファ６０のＰＭＯＳ６１はオン、ＮＭＯＳ６２はオフとなる。これにより、ノードＮ６はＰＭＯＳ６１を介して電源電圧ＶＤＤに接続され、このノードＮ６から出力される駆動電圧Ｖｉは上昇する。

制御信号ＣＰは“Ｈ”であるので、定電流回路２０Ｐは通常に動作し、差動増幅回路３０Ｐと出力回路４０Ｐに所定のバイアス電圧ＶＢを供給する。また、制御信号ＣＮは“Ｌ”であるので、定電流回路２０Ｎの動作は停止され、差動増幅回路３０Ｎと出力回路４０Ｎの動作も停止される。更に、制御信号／ＣＮが“Ｈ”となるので、出力回路４０ＮのＮＭＯＳ４２ｂはオンとなり、信号Ｓ４Ｎは“Ｌ”に固定される。

このような動作により、駆動電圧Ｖｉは、低位側の基準電圧ＶｉＬと高位側の基準電圧ＶｉＨの間の電圧となるように制御される。

以上のように、この実施例１の駆動用電源回路は、出力インピーダンスの小さい出力バッファ６０によって駆動電圧Ｖｉを出力するようにしている。これにより、セグメント駆動回路４やコモン駆動回路６において、駆動電圧が切り替えられたときに即応することが可能になり、常に所定範囲内の基準電圧を出力することができる。

更に、駆動電圧Ｖｉが基準電圧の範囲よりも高くなったときには、第１の比較回路の動作を停止して第２の比較回路のみで駆動電圧Ｖｉを監視し、駆動電圧Ｖｉが基準電圧の範囲よりも低くなったときには、第２の比較回路の動作を停止して第１の比較回路のみで駆動電圧Ｖｉを監視するようにしている。これにより、駆動電圧Ｖｉが基準電圧の範囲から外れたときに２つの比較回路を同時に動作させるという無駄がなくなるので、消費電力を低減することができるという利点がある。

なお、本発明は、上記実施例２に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 起動回路、定電流回路、差動増幅回路、出力回路等の各回路の構成は一例であり、例示した回路に限定するものではない。
（ｂ） 液晶表示装置用の駆動用電源回路として説明したが、それ以外の表示装置等の駆動用電源回路としても適用することができる。

図４は、本発明の実施例２を示す駆動用電源回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。

この駆動用電源回路は、図１中の定電流回路２０Ｐ，２０Ｎに代えて若干構成の異なる定電流回路２０ＰＡ，２０ＮＡを設けると共に、論理ゲート５３〜５９による論理回路５０を設けたものである。

定電流回路２０ＰＡ，２０ＮＡは同一の回路構成で、電源電圧ＶＤＤとノードＮ２の間に接続されたＰＭＯＳ２１と、このノードＮ２と接地電圧ＧＮＤの間に直列に接続されたＮＭＯＳ２２，２３及び抵抗２４を有している。ＰＭＯＳ２１のゲートは、ノードＮ２とＰＭＯＳ２５のゲートに接続されている。ＰＭＯＳ２５のソースは電源電圧ＶＤＤに接続され、ドレインはＮＭＯＳ２６を介して接地電圧ＧＮＤに接続されている。また、ＮＭＯＳ２２，２６のゲートは、ＮＭＯＳ２６のドレインに接続されている。

更に、ＮＭＯＳ２２のソースと接地電圧ＧＮＤの間には、ＮＭＯＳ２３と抵抗２４に並列に、ＮＭＯＳ２７と抵抗２８が直列に接続されている。ここで、抵抗２８の抵抗値は、抵抗２４の抵抗値よりも大きな値に設定され、ＮＭＯＳ２３がオフで、ＮＭＯＳ２７がオンとなったときに、低消費電力モードで動作するようになっている。

一方、論理ゲート５３〜５９による論理回路５０は、出力回路４０Ｐ，４０Ｎから出力される信号Ｓ４Ｐ，Ｓ４Ｎと、セグメント電極やコモン電極を駆動する駆動電圧が切り替わった際に短時間だけ与えられるパルス状の切替信号ＫＩに基づいて、定電流回路２０ＰＡ，２０ＮＡ内のＮＭＯＳ２３，２７を制御するものである。なお、切替信号ＫＩは、例えば図３中のタイミング発生回路８から与えられるようになっている。この切替信号ＫＩは、駆動用電源回路から見ると、駆動電圧Ｖｉを供給する負荷側の回路が切り替わったことを意味するものである。

信号Ｓ４Ｎはインバータ５３で反転されてＡＮＤゲート５４の一方の入力側に与えられ、このＡＮＤゲート５４の他方の入力側には信号Ｓ４Ｐが与えられている。そして、ＡＮＤゲート５４から出力される制御信号ＣＳが、定電流回路２０ＰＡ，２０ＮＡのＮＭＯＳ２７のゲートに与えられるようになっている。

また、信号Ｓ４Ｐはインバータ５５で反転されてＯＲゲート５６の一方の入力側に与えられ、このＯＲゲート５６の他方の入力側には切替信号ＫＩが与えられている。ＯＲゲート５６の出力側はＡＮＤゲート５７の一方の入力側に接続され、このＡＮＤゲート５７の他方の入力側にはインバータ５３から出力される信号が与えられている。そして、ＡＮＤゲート５７から出力される制御信号ＣＰが、定電流回路２０ＰＡのＮＭＯＳ２３のゲートに与えられるようになっている。

更に、信号Ｓ４Ｐと切替信号ＫＩはＯＲゲート５８で論理和が取られ、ＡＮＤゲート５９の一方の入力側に与えられている。ＡＮＤゲート５９の他方の入力側には信号Ｓ４Ｎが与えられ、このＡＮＤゲート５９から出力される制御信号ＣＮが、定電流回路２０ＮＡのＮＭＯＳ２３のゲートに与えられるようになっている。その他の構成は、図１と同様である。

次に動作を説明する。
（１） 駆動電圧Ｖｉが基準電圧ＶｉＨよりも高いときの動作
出力回路４０Ｐ，４０Ｎからそれぞれ出力される信号Ｓ４Ｐ，Ｓ４Ｎは、共に“Ｈ”となる。出力バッファ６０のＰＭＯＳ６１はオフ、ＮＭＯＳ６２はオンとなり、ノードＮ６はＮＭＯＳ６２を介して接地電圧ＧＮＤに接続され、このノードＮ６から出力される駆動電圧Ｖｉは低下する。

この時、制御信号ＣＳ，ＣＰは“Ｌ”となり、定電流回路２０ＰＡのＮＭＯＳ２３，２７はオフとなって動作は停止され、差動増幅回路３０Ｐと出力回路４０Ｐの動作も停止する。更に、出力回路４０ＰのＰＭＯＳ４１ｂはオンとなり、信号Ｓ４Ｐは“Ｈ”に固定される。

一方、制御信号ＣＮは“Ｈ”となるので、定電流回路２０ＮＡのＮＭＯＳ２３はオンとなり、この定電流回路２０ＮＡには抵抗２３に対応した通常動作モードの定電流が流れる。これにより、出力バッファ６０のＮＭＯＳ６２には通常の電流が流れ、駆動電圧Ｖｉは急速に低下する。

（２） 駆動電圧Ｖｉが基準電圧ＶｉＨ，ＶｉＬの間のときの動作
信号Ｓ４Ｐ，Ｓ４Ｎは、それぞれ“Ｈ”，“Ｌ”となり、出力バッファ６０のＰＭＯＳ６１とＮＭＯＳ６２は共にオフとなる。従って、ノードＮ６は電源電圧ＶＤＤと接地電圧ＧＮＤから切り離され、このノードＮ６の駆動電圧Ｖｉはそのまま維持される。

ここで切替信号ＫＩが“Ｌ”であれば、制御信号ＣＳは“Ｈ”、制御信号ＣＰ，ＣＮは“Ｌ”となり、定電流回路２０ＰＡ，２０ＮＡのＮＭＯＳ２７はオンとなり、ＮＭＯＳ２３はオフとなる。これにより、定電流回路２０ＰＡ，２０ＮＡには抵抗２８に対応した低消費電力モードの小さな定電流が流れる。従って、定電流回路２０ＰＡから差動増幅回路３０Ｐと出力回路４０Ｐに、待機状態に相当するバイアス電圧ＶＢが供給される。また、定電流回路２０ＮＡから差動増幅回路３０Ｎと出力回路４０Ｎに、待機状態に相当するバイアス電圧ＶＢが供給される。

一方、セグメント電極やコモン電極を駆動する駆動電圧を切り替えるタイミングで、切替信号ＫＩが一時的に“Ｈ”になると、制御信号ＣＳ，ＣＰ，ＣＮは、すべて“Ｈ”となる。これにより、定電流回路２０ＰＡ，２０ＮＡのＮＭＯＳ２３，２７は共にオンとなり、定電流回路２０ＰＡ，２０ＮＡには抵抗２４，２７に対応した大きな定電流が流れる。従って、定電流回路２０ＰＡから差動増幅回路３０Ｐと出力回路４０Ｐに、高速動作に相当するバイアス電圧ＶＢが供給される。また、定電流回路２０ＮＡから差動増幅回路３０Ｎと出力回路４０Ｎに、高速動作に相当するバイアス電圧ＶＢが供給される。従って、この状態で駆動電圧Ｖｉが基準電圧ＶｉＬ〜ＶｉＨの範囲を外れると、即座に検出されて補正動作が開始される。

（３） 駆動電圧Ｖｉが基準電圧ＶｉＨよりも低いときの動作
信号Ｓ４Ｐ，Ｓ４Ｎは共に“Ｌ”となり、出力バッファ６０のＰＭＯＳ６１はオン、ＮＭＯＳ６２はオフとなる。従って、ノードＮ６はＰＭＯＳ６１を介して電源電圧ＶＤＤに接続され、このノードＮ６から出力される駆動電圧Ｖｉは上昇する。

この時、制御信号ＣＳ，ＣＮは“Ｌ”となり、定電流回路２０ＮＡのＮＭＯＳ２３，２７はオフとなって動作は停止され、差動増幅回路３０Ｎと出力回路４０Ｎの動作も停止する。更に、出力回路４０ＮのＮＭＯＳ４２ｂはオンとなり、信号Ｓ４Ｎは“Ｌ”に固定される。

一方、制御信号ＣＰは“Ｈ”となるので、定電流回路２０ＰＡのＮＭＯＳ２３はオンとなり、この定電流回路２０ＰＡには抵抗２４に対応した通常動作モードの定電流が流れる。これにより、出力バッファ６０のＰＭＯＳ６１には通常の電流が流れ、駆動電圧Ｖｉは急速に上昇する。

以上のように、この実施例２の駆動用電源回路は、低消費電力モードに対応する小さい定電流と通常動作モードに対応する大きな定電流を制御信号ＣＳ，ＣＰ，ＣＮに従って生成することができる定電流回路２０ＰＡ，２０ＮＡと、駆動電圧Ｖｉの出力を制御する信号Ｓ４Ｐ，Ｓ４Ｎに基づいて、これらの制御信号ＣＳ，ＣＰ，ＣＮを生成する論理回路５０を有している。これにより、実施例１の効果に加えて、駆動電圧Ｖｉが基準電圧の範囲にあるときの消費電力を更に低減することができるという効果がある。

また、この論理回路５０では、駆動電圧Ｖｉが基準電圧の範囲にあるときに切替信号ＫＩが与えられた場合に、通常動作モードに対応する大きな定電流を発生させるための制御信号ＣＳ，ＣＰ，ＣＮを出力するように構成している。これにより、セグメント電極やコモン電極を駆動する駆動電圧が切り替えられたときにでも、これに即応することができるという効果がある。

なお、本発明は、上記実施例２に限定されず種々の変形が可能である。この変形例としては、実施例１の変形例（ａ），（ｂ）のほか、例えば次のようなものがある。
（ｃ） 論理回路５０の構成は一例であり、この回路構成に限定するものではない。例えば、切替信号ＫＩを使用しない回路でも良い。切替信号ＫＩを使用しない場合は、駆動電圧Ｖｉが基準電圧の範囲内では常に低消費電力モードとなり、基準電圧の範囲を外れたときに通常動作モードでの補正が行われる。

本発明の実施例１を示す駆動用電源回路の回路図である。 従来の基準電圧発生回路の構成図である。 図１の駆動用電源回路を用いた液晶表示装置の構成図である。 本発明の実施例２を示す駆動用電源回路の回路図である。

符号の説明

１０Ｐ，１０Ｎ 起動回路
２０Ｐ，２０Ｎ，２０ＰＡ，２０ＮＡ 定電流回路
３０Ｐ，３０Ｎ 差動増幅回路
４０Ｐ，４０Ｎ 出力回路
５０ 論理回路
６０ 出力バッファ
６１ ＰＭＯＳ
６２ ＮＭＯＳ

Claims (3)

1. 駆動電圧が低位側基準電圧と高位側基準電圧の間の電圧となるように制御して出力ノードから出力する駆動用電源回路であって、
   電源電圧と前記出力ノードの間に接続され、第１の信号がＬレベルのときにオン状態となりＨレベルのときにオフ状態となるＰチャネルＭＯＳトランジスタと、
   前記出力ノードと接地電圧の間に接続され、第２の信号がＬレベルのときにオフ状態となりＨレベルのときにオン状態となるＮチャネルＭＯＳトランジスタと、
   前記第２の信号がＬレベルのときに前記低位側基準電圧と前記駆動電圧を比較し、該駆動電圧が該低位側基準電圧よりも高ければ前記第１の信号をＨレベルにして出力し、該駆動電圧が該低位側基準電圧以下のときには該第１の信号をＬレベルにして出力し、該第２の信号がＨレベルのときには比較動作を停止すると共に該第１の信号をＨレベルにして出力する第１の比較回路と、
   前記第１の信号がＨレベルのときに前記高位側基準電圧と前記駆動電圧を比較し、該駆動電圧が該高位側基準電圧よりも高ければ前記第２の信号をＨレベルにして出力し、該駆動電圧が該高位側基準電圧以下のときには該第２の信号をＬレベルにして出力し、該第１の信号がＬレベルのときには比較動作を停止すると共に該第２の信号をＬレベルにして出力する第２の比較回路とを、
   備えたことを特徴とする駆動用電源回路。
2. 駆動電圧が低位側基準電圧と高位側基準電圧の間の電圧となるように制御して出力ノードから出力する駆動用電源回路であって、
   電源電圧と前記出力ノードの間に接続され、第１の信号がＬレベルのときにオン状態となりＨレベルのときにオフ状態となるＰチャネルＭＯＳトランジスタと、
   前記出力ノードと接地電圧の間に接続され、第２の信号がＬレベルのときにオフ状態となりＨレベルのときにオン状態となるＮチャネルＭＯＳトランジスタと、
   前記第１及び第２の信号が共にＬレベルのときに第１の制御信号を出力し、該第１及び第２の信号が共にＨレベルのときに第２の制御信号を出力し、該第１の信号がＨレベルで該第２の信号がＬレベルのときに第３の制御信号を出力する論理回路と、
   前記第１の制御信号が与えられたときは高速動作モードで、前記第３の制御信号が与えられたときには低消費電力モードで前記低位側基準電圧と前記駆動電圧を比較し、該駆動電圧が該低位側基準電圧よりも高ければ前記第１の信号をＨレベルにして出力し、該駆動電圧が該低位側基準電圧以下のときには該第１の信号をＬレベルにして出力する第１の比較回路と、
   前記第２の制御信号が与えられたときは高速動作モードで、前記第３の制御信号が与えられたときには低消費電力モードで前記高位側基準電圧と前記駆動電圧を比較し、該駆動電圧が該高位側基準電圧よりも高ければ前記第２の信号をＨレベルにして出力し、該駆動電圧が該高位側基準電圧以下のときには該第２の信号をＬレベルにして出力する第２の比較回路とを、
   備えたことを特徴とする駆動用電源回路。
3. 前記論理回路は、前記第１の信号がＨレベルで前記第２の信号がＬレベルのときに、前記駆動電圧を供給する負荷側の回路が切り替えられたことを示す切替信号が与えられた場合には、前記第１、第２及び第３の制御信号を出力するように構成したことを特徴とする請求項２記載の駆動用電源回路。

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