JPH0442313A - 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 - Google Patents
中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置Info
- Publication number
- JPH0442313A JPH0442313A JP2148475A JP14847590A JPH0442313A JP H0442313 A JPH0442313 A JP H0442313A JP 2148475 A JP2148475 A JP 2148475A JP 14847590 A JP14847590 A JP 14847590A JP H0442313 A JPH0442313 A JP H0442313A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- differential amplifier
- reference potential
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000007599 discharging Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 abstract description 9
- 230000004043 responsiveness Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 3
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 3
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100512568 Arabidopsis thaliana MED33B gene Proteins 0.000 description 1
- 101100084617 Arabidopsis thaliana PBG1 gene Proteins 0.000 description 1
- 101100312923 Danio rerio taf8 gene Proteins 0.000 description 1
- 101000665873 Homo sapiens Retinol-binding protein 3 Proteins 0.000 description 1
- 101000904152 Homo sapiens Transcription factor E2F1 Proteins 0.000 description 1
- 102100024026 Transcription factor E2F1 Human genes 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、集積回路チップ内に構成される中間電位発生
回路およびこれを用いたダイナミック型半導体記憶装置
に関する。
回路およびこれを用いたダイナミック型半導体記憶装置
に関する。
（従来の技術）
集積回路チップ内部にはしばしば電源電位Ｖｃｃと接地
電位ＶＳＳの中間電位を発生する回路が必要とされる。
電位ＶＳＳの中間電位を発生する回路が必要とされる。
例えばダイナミック型半導体記憶装置（ＤＲＡＭ）にお
いては、ビット線等を（１，／２）Ｖｃｃにプリチャー
ジするためのプリチャージ電位発生回路等がある。
いては、ビット線等を（１，／２）Ｖｃｃにプリチャー
ジするためのプリチャージ電位発生回路等がある。
このような中間電位発生回路として従来、第６図に示す
ものが提案されている。これは、充電用ｐチャネルＭＯ
８）ランジスタＱ１と放電用ｎチャネルＭＯＳトランジ
スタＱ２が電源電位ＶＣＣと接地電位７８８間に直列接
続されて、負荷に繋がる出力端子２を持つ出力回路１と
、これを制御する第１の差動増幅回路３１．第２の差動
増幅回路３２を有する。第１の差動増幅回路３１および
第２の差動増幅回路３２の各参照入力端子には、抵抗分
割による基準電位発生回路４からの第１の基準電位ＶＲ
ＥＦＩおよび第２の基準電位ＶＲＥＦ２がそれぞれ入力
される。第］の基準電位ＶＲＥｒ１は、所望の中間電位
例えば（１／２）Ｖｃｃより低いある値に設定され、第
２の基準電位Ｖ ＲＥＰ２は中間電位より高いある値に
設定される。第１．第２の差動増幅回路３１．３２の電
流源トランジスタには、バイアス回路５により一定のバ
イアスか与えられている。
ものが提案されている。これは、充電用ｐチャネルＭＯ
８）ランジスタＱ１と放電用ｎチャネルＭＯＳトランジ
スタＱ２が電源電位ＶＣＣと接地電位７８８間に直列接
続されて、負荷に繋がる出力端子２を持つ出力回路１と
、これを制御する第１の差動増幅回路３１．第２の差動
増幅回路３２を有する。第１の差動増幅回路３１および
第２の差動増幅回路３２の各参照入力端子には、抵抗分
割による基準電位発生回路４からの第１の基準電位ＶＲ
ＥＦＩおよび第２の基準電位ＶＲＥＦ２がそれぞれ入力
される。第］の基準電位ＶＲＥｒ１は、所望の中間電位
例えば（１／２）Ｖｃｃより低いある値に設定され、第
２の基準電位Ｖ ＲＥＰ２は中間電位より高いある値に
設定される。第１．第２の差動増幅回路３１．３２の電
流源トランジスタには、バイアス回路５により一定のバ
イアスか与えられている。
この中間電位発生回路の動作は次の通りである。
定常状態すなわち出力回路１の出力電位が第１の基準電
位ＶＲＲＰＩと第２の基準電位Ｖ ＲＦ、Ｆ２の間にあ
る状態では、出力回路１の二つのＭＯＳトランジスタＱ
ｌ、Ｑ２は共にオフである。出力電位が低下して第１の
基準電位Ｖゎ、１より低くなると、第１の差動増幅回路
３１がこれを判定して出力回路１のｐチャネルＭＯＳト
ランジスタＱ１をオン駆動する。これにより電源電位Ｖ
ｃｃから負荷に充電が行われて、低下した出力電位が上
昇する。出力電位が上昇して第２の基準電位ＶゎＦ２を
越えると、第２の差動増幅回路３２がこれを判定して出
力回路１のｎチャネルＭＯＳトランジスタＱ２をオン］
２ 駆動する。これにより負荷の放電が行なわれて、上昇し
た出力電位が低下する。こうしてこの中間電位発生回路
では、第１の基準電位ＶＲＥＦＩと第２の基準電位ＶＲ
ＥＦ２の間を不感帯として、出力電位かその範囲を外れ
ると自動的にこれを補償するという動作が行なわれる。
位ＶＲＲＰＩと第２の基準電位Ｖ ＲＦ、Ｆ２の間にあ
る状態では、出力回路１の二つのＭＯＳトランジスタＱ
ｌ、Ｑ２は共にオフである。出力電位が低下して第１の
基準電位Ｖゎ、１より低くなると、第１の差動増幅回路
３１がこれを判定して出力回路１のｐチャネルＭＯＳト
ランジスタＱ１をオン駆動する。これにより電源電位Ｖ
ｃｃから負荷に充電が行われて、低下した出力電位が上
昇する。出力電位が上昇して第２の基準電位ＶゎＦ２を
越えると、第２の差動増幅回路３２がこれを判定して出
力回路１のｎチャネルＭＯＳトランジスタＱ２をオン］
２ 駆動する。これにより負荷の放電が行なわれて、上昇し
た出力電位が低下する。こうしてこの中間電位発生回路
では、第１の基準電位ＶＲＥＦＩと第２の基準電位ＶＲ
ＥＦ２の間を不感帯として、出力電位かその範囲を外れ
ると自動的にこれを補償するという動作が行なわれる。
この中間電位発生回路は、差動増幅回路を利用している
ため大きい駆動能力を有し、また抵抗分割による基準電
位を利用しているために基準電位ＶｌｌＲＦｌ＋ Ｖ
ＲＩ’：Ｆ２はプロセスパラメータの変動の影響を受け
に＜＜、安定した電位が発生できるという利点を有する
。しかしながらこれを、例えば、１６Ｍ或いは６４Ｍビ
ットという次世代の大規模ＤＲＡＭに適用する場合には
、まだ問題がある。
ため大きい駆動能力を有し、また抵抗分割による基準電
位を利用しているために基準電位ＶｌｌＲＦｌ＋ Ｖ
ＲＩ’：Ｆ２はプロセスパラメータの変動の影響を受け
に＜＜、安定した電位が発生できるという利点を有する
。しかしながらこれを、例えば、１６Ｍ或いは６４Ｍビ
ットという次世代の大規模ＤＲＡＭに適用する場合には
、まだ問題がある。
高速応答性と低消費電力という要求を満たすことが難し
いからである。すなわち、第６図の構成から明らかなよ
うにこの中間電位発生回路は、第１゜第２の差動増幅回
路３１．３２、基準電位発生回路４およびバイアス回路
５の４か所に貫通電流が流れる。回路を構成する素子の
デイメンジョンを］ ３ 最適化することである程度消費電力を低減することは可
能である。しかし、差動増幅回路の貫通電流を小さく設
定すると、駆動能力が低下して十分な高速応答性が得ら
れなくなる。
いからである。すなわち、第６図の構成から明らかなよ
うにこの中間電位発生回路は、第１゜第２の差動増幅回
路３１．３２、基準電位発生回路４およびバイアス回路
５の４か所に貫通電流が流れる。回路を構成する素子の
デイメンジョンを］ ３ 最適化することである程度消費電力を低減することは可
能である。しかし、差動増幅回路の貫通電流を小さく設
定すると、駆動能力が低下して十分な高速応答性が得ら
れなくなる。
（発明が解決しようとする課題）
以上のように従来提案されている差動増幅回路を用いた
中間電位発生回路は、低消費電力と高速応答性という条
件を十分に満たすことができない、という問題があった
。
中間電位発生回路は、低消費電力と高速応答性という条
件を十分に満たすことができない、という問題があった
。
本発明の目的は、動作状態に応じて貫通電流を制御して
全体として消費電力低減を図り、高速性能を実現した中
間電位発生回路を提供することにある。
全体として消費電力低減を図り、高速性能を実現した中
間電位発生回路を提供することにある。
本発明の他の目的は、貫通電流は一定の低レベルに保っ
た状態でかつ高速性能を実現した中間電位発生回路を提
供することにある。
た状態でかつ高速性能を実現した中間電位発生回路を提
供することにある。
本発明のさらに他の目的は、上述のような中間電位発生
回路をプリチャージ電位発生回路として用いたＤＲＡＭ
を提供することにある。
回路をプリチャージ電位発生回路として用いたＤＲＡＭ
を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明に係る中間電位発生回路は、
電源電位と接地電位間に直列接続された、定常状態でオ
フである充電用トランジスタおよび放電用トランジスタ
を有し、これらトランジスタの共通接続端子を中間電位
を出力する出力端子とした出力回路と、 前記中間電位より低く接地電位より高い第１の基準電位
、および前記中間電位より高く電源電位より低い第２の
基準電位を発生する基準電位発生回路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第１の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記充電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第１の基準電位より低くなったときに前記充電用トラン
ジスタをオン駆動する第１の差動増幅回路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第２の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記放電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第２の基準電位より高くなったときに前記放電用ＭＯ３
＋−ランジスタをオン駆動する第２の差動増幅回路と、
前記出力回路の出力端子に得られる中間電位の変動に応
じて前記第１および第２の差動増幅回路の電流源回路を
制御して、前記第１および第２の差動増幅回路の貫通電
流を制御する手段と、を有することを特徴とする。
フである充電用トランジスタおよび放電用トランジスタ
を有し、これらトランジスタの共通接続端子を中間電位
を出力する出力端子とした出力回路と、 前記中間電位より低く接地電位より高い第１の基準電位
、および前記中間電位より高く電源電位より低い第２の
基準電位を発生する基準電位発生回路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第１の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記充電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第１の基準電位より低くなったときに前記充電用トラン
ジスタをオン駆動する第１の差動増幅回路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第２の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記放電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第２の基準電位より高くなったときに前記放電用ＭＯ３
＋−ランジスタをオン駆動する第２の差動増幅回路と、
前記出力回路の出力端子に得られる中間電位の変動に応
じて前記第１および第２の差動増幅回路の電流源回路を
制御して、前記第１および第２の差動増幅回路の貫通電
流を制御する手段と、を有することを特徴とする。
本発明にかかる中間電位発生回路はまた、電源電位と接
地電位間に直列接続された、定常状態でオフである充電
用トランジスタおよび放電用トランジスタを有し、これ
らトランジスタの共通接続端子を中間電位を出力する出
力端子とした出力回路と、 前記中間電位より低く接地電位より高い第１の基準電位
、および前記中間電位より高く電源電位より低い第２の
基準電位を発生する基準電位発生回路と、 参照入力端子に前記基準電位発生回路の第１の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記充電用トランジスタのゲート
に接続され、かつ、定常状態で前記充電用トランジスタ
をしきい値近傍のオフ状態に設定するレベルシフト手段
を内蔵し、前記中間電位か前記第１の基準電位より低く
なったときに前記充電用トランジスタをオン駆動する第
１の差動増幅回路と、 参照入力端子に前記基準電位発生回路の第２の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記放電用トランジスタのゲート
に接続され、かつ、定常状態で前記放電用トランジスタ
をしきい値近傍のオフ状態に設定するレベルシフト手段
を内蔵し、前記中間電位が前記第２の基準電位より高く
なったときに前記放電用トランジスタをオン駆動する第
２の差動増幅回路と、 を有することを特徴とする。
地電位間に直列接続された、定常状態でオフである充電
用トランジスタおよび放電用トランジスタを有し、これ
らトランジスタの共通接続端子を中間電位を出力する出
力端子とした出力回路と、 前記中間電位より低く接地電位より高い第１の基準電位
、および前記中間電位より高く電源電位より低い第２の
基準電位を発生する基準電位発生回路と、 参照入力端子に前記基準電位発生回路の第１の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記充電用トランジスタのゲート
に接続され、かつ、定常状態で前記充電用トランジスタ
をしきい値近傍のオフ状態に設定するレベルシフト手段
を内蔵し、前記中間電位か前記第１の基準電位より低く
なったときに前記充電用トランジスタをオン駆動する第
１の差動増幅回路と、 参照入力端子に前記基準電位発生回路の第２の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記放電用トランジスタのゲート
に接続され、かつ、定常状態で前記放電用トランジスタ
をしきい値近傍のオフ状態に設定するレベルシフト手段
を内蔵し、前記中間電位が前記第２の基準電位より高く
なったときに前記放電用トランジスタをオン駆動する第
２の差動増幅回路と、 を有することを特徴とする。
本発明にかかるＤＲＡＭは、複数のワード線と複数のビ
ット線対が交差配列され、それらの交差位置にダイナミ
ック型メモリセ、ルが配置されたメモリセルアレイと、
前記各ビット線対をプリチャージ期間に互いに等しい中
間電位にプリチャージするためのプリチャージ電位発生
回路とを有し、そのプリチャージ電位発生回路として上
述のような中間電位発生回路を用いたことを特徴とする
。
ット線対が交差配列され、それらの交差位置にダイナミ
ック型メモリセ、ルが配置されたメモリセルアレイと、
前記各ビット線対をプリチャージ期間に互いに等しい中
間電位にプリチャージするためのプリチャージ電位発生
回路とを有し、そのプリチャージ電位発生回路として上
述のような中間電位発生回路を用いたことを特徴とする
。
（作 用）
本発明による中間電位発生回路は、出力される中間電位
の状態に応じて出力回路を制御する差動増幅回路の貫通
電流が制御される。すなわち中間電位が不感帯内（定常
状態）にあるときは、差動増幅回路の貫通電流を小さく
保ち、不感帯を出る直前には貫通電流を増大させるとい
う制御が行われる。したがって、出力される中間電位が
変動したときには、貫通電流を大きくしだ差動増幅回路
により出力回路が制御されるから、その変動補償が高速
に行われる。一方定常状態では差動増幅回路の貫通電流
が小さく保たれることから、全体としての消費電力は小
さいレベルに保たれる。
の状態に応じて出力回路を制御する差動増幅回路の貫通
電流が制御される。すなわち中間電位が不感帯内（定常
状態）にあるときは、差動増幅回路の貫通電流を小さく
保ち、不感帯を出る直前には貫通電流を増大させるとい
う制御が行われる。したがって、出力される中間電位が
変動したときには、貫通電流を大きくしだ差動増幅回路
により出力回路が制御されるから、その変動補償が高速
に行われる。一方定常状態では差動増幅回路の貫通電流
が小さく保たれることから、全体としての消費電力は小
さいレベルに保たれる。
本発明によるｒｉｒ間電位発生回路はまた、出力回路を
制御する差動増幅回路内に、出力回路を構成するＭｏ８
）ランジスタを定常状態でそのしきい値近傍のオフ状態
に保つレベルシフト手段を内蔵する。これにより、差動
増幅回路の貫通電流を小さいレベルに設定したままの状
態でも、出力される中間電位の変動が生じたときの出力
回路の駆動が高速に行われ、変動補償の高速応答性が実
現される。
制御する差動増幅回路内に、出力回路を構成するＭｏ８
）ランジスタを定常状態でそのしきい値近傍のオフ状態
に保つレベルシフト手段を内蔵する。これにより、差動
増幅回路の貫通電流を小さいレベルに設定したままの状
態でも、出力される中間電位の変動が生じたときの出力
回路の駆動が高速に行われ、変動補償の高速応答性が実
現される。
さらに本発明によるＤＲＡＭは、上述のような中間電位
発生回路をビット線等のプリチャージ電位発生回路とし
て用いることによって、高速性能と低消費電力特性が得
られる。
発生回路をビット線等のプリチャージ電位発生回路とし
て用いることによって、高速性能と低消費電力特性が得
られる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例の中間電位発生回路の構成を示す。こ
の中間電位発生回路は、中間電位として例えば（１／２
）Ｖｃｃを出力するための出力回路］、この出力回路１
の出力電位が帰還入力されて出力回路１を制御する信号
を川す第１．第２の差動増幅回路３］、、３２、同じく
出力回路］の出力電位が帰還入力されて、第１．第２の
差動増幅回路３１．．３２の電流源回路６，７を出力電
位に応じてそれぞれ制御するための第３．第４の差動増
幅回路３３．３４、これらの差動増幅回路３ｊ〜３４の
参照入力としてそれぞれ必要な基準電位を発生する基準
電位発生回路４、第１．第２の差動増幅回路３１．３２
の電流源回路６，７に、定常状態で一定電流が流れるよ
うにバイアスを与えるバイアス回路５等により構成され
る。
の中間電位発生回路は、中間電位として例えば（１／２
）Ｖｃｃを出力するための出力回路］、この出力回路１
の出力電位が帰還入力されて出力回路１を制御する信号
を川す第１．第２の差動増幅回路３］、、３２、同じく
出力回路］の出力電位が帰還入力されて、第１．第２の
差動増幅回路３１．．３２の電流源回路６，７を出力電
位に応じてそれぞれ制御するための第３．第４の差動増
幅回路３３．３４、これらの差動増幅回路３ｊ〜３４の
参照入力としてそれぞれ必要な基準電位を発生する基準
電位発生回路４、第１．第２の差動増幅回路３１．３２
の電流源回路６，７に、定常状態で一定電流が流れるよ
うにバイアスを与えるバイアス回路５等により構成され
る。
出力回路１は、電源電位Ｖｃｃと接地電位Ｖｃｃ間に直
列接続された充電用のｐチャネルＭＯ８Ｉ−ランジスタ
Ｑ１と放電用のｎチャネルＭＯＳトランジスタＱ２によ
り構成されている。これらのＭＯＳトランジスタＱｌ、
Ｑ２の接続点か出力端子２となる。基準電位発生回路４
は、電源電位Ｖｃｃと接地電位Ｖｃｃ間に４個の抵抗Ｒ
１〜Ｒ４が直列接続されて構成されている。接地端子に
最も近いノードＮ１には、（１／２）Ｖｃｃより低い第
１の基準電位Ｖやｒｌが得られ、電源端子に最も近いノ
ードＮ２には（］／２）Ｖｃｃより高い第２の基準電位
Ｖ ｌｌ［！Ｐ２が得られる。接地側の２番目のノード
Ｎ３には、（１／２）Ｖｃｃより低く、かつ第１の基準
電位よりは高い第３の基準電位Ｖ ＲＢＰ３が得られ、
電源側の２番目のノードＮ４には、（１／２）Ｖｃｃよ
り高く、かつ第２の基準電位Ｖゎ、２よりは低い第４の
基準電位ＶＲＥＰ４が得られる。
列接続された充電用のｐチャネルＭＯ８Ｉ−ランジスタ
Ｑ１と放電用のｎチャネルＭＯＳトランジスタＱ２によ
り構成されている。これらのＭＯＳトランジスタＱｌ、
Ｑ２の接続点か出力端子２となる。基準電位発生回路４
は、電源電位Ｖｃｃと接地電位Ｖｃｃ間に４個の抵抗Ｒ
１〜Ｒ４が直列接続されて構成されている。接地端子に
最も近いノードＮ１には、（１／２）Ｖｃｃより低い第
１の基準電位Ｖやｒｌが得られ、電源端子に最も近いノ
ードＮ２には（］／２）Ｖｃｃより高い第２の基準電位
Ｖ ｌｌ［！Ｐ２が得られる。接地側の２番目のノード
Ｎ３には、（１／２）Ｖｃｃより低く、かつ第１の基準
電位よりは高い第３の基準電位Ｖ ＲＢＰ３が得られ、
電源側の２番目のノードＮ４には、（１／２）Ｖｃｃよ
り高く、かつ第２の基準電位Ｖゎ、２よりは低い第４の
基準電位ＶＲＥＰ４が得られる。
第１の差動増幅回路３１は、ｎチャネルＭＯＳトランジ
スタＱ Ｉｔ、 Ｑ １２を差動トランジスタとし、
ｐチャネルＭＯＳトランジスタＱ１３．Ｑ１４によりカ
レントミラー回路が構成されたカレントミラー型ＣＭＯ
５差動増幅回路である。この第１の差動増幅回路３１の
電流源回路６は、差動トランジスタＱ１１． Ｑ１２の
共通ソースと接地端子間に並列接続された２個のｎチャ
ネルＭＯＳトランジスタＱ１５． Ｑ１１３により構
成されている。この差動増幅回路３１の参照入力端子す
なわちＭｏ８）ランジスタＱｌｌのゲートには基準電位
発生回路４からの第１の基準電位ＶｌｉＥＦｌが入力さ
れ、信号入力端子すなわちＭｏ８＋−ランジスタＱｌ−
２のゲートには出力回路１の出力端子２が帰還されて入
力されている。第１の差動増幅回路３１の出力端子は出
力回路１のｐチャネルＭＯＳトランジスタＱ１のゲトに
接続されている。第２の差動増幅回路３２は、ｐチャネ
ルＭＯ８）ランジスタＱ２３． Ｑ２４を差動トランジ
スタとし、ｎチャネルＭＯＳトランジスタＱ２１．Ｑ２
２によりカレントミラー回路が構成されたカレントミラ
ー型ＣＭＯ５差動増幅回路である。この第２の差動増幅
回路３２の電流源回路７は、差動トランジスタＱ２８．
Ｑ２４の共通ソースと電源端子間に並列接続された２
個のｐチャネルＭＯ８）ランジスタＱ２５． Ｑ１０
により構成されている。この差動増幅回路３２の参照入
力端子すなわちＭｏ３）ランジスタＱ２１のゲートには
基準電位発生回路４からの第２の基準電位ＶＲＥＦ２が
入力され、信号入力端子すなわちＭｏ３）ランジスタＱ
２２のゲートには出力回路１の出力端子２が帰還されて
入力されている。この第２の差動増幅回路３２の出力端
子は出力回路１のｎチャネルＭＯ８トランジスタＱ２の
ゲートに接続されている。
スタＱ Ｉｔ、 Ｑ １２を差動トランジスタとし、
ｐチャネルＭＯＳトランジスタＱ１３．Ｑ１４によりカ
レントミラー回路が構成されたカレントミラー型ＣＭＯ
５差動増幅回路である。この第１の差動増幅回路３１の
電流源回路６は、差動トランジスタＱ１１． Ｑ１２の
共通ソースと接地端子間に並列接続された２個のｎチャ
ネルＭＯＳトランジスタＱ１５． Ｑ１１３により構
成されている。この差動増幅回路３１の参照入力端子す
なわちＭｏ８）ランジスタＱｌｌのゲートには基準電位
発生回路４からの第１の基準電位ＶｌｉＥＦｌが入力さ
れ、信号入力端子すなわちＭｏ８＋−ランジスタＱｌ−
２のゲートには出力回路１の出力端子２が帰還されて入
力されている。第１の差動増幅回路３１の出力端子は出
力回路１のｐチャネルＭＯＳトランジスタＱ１のゲトに
接続されている。第２の差動増幅回路３２は、ｐチャネ
ルＭＯ８）ランジスタＱ２３． Ｑ２４を差動トランジ
スタとし、ｎチャネルＭＯＳトランジスタＱ２１．Ｑ２
２によりカレントミラー回路が構成されたカレントミラ
ー型ＣＭＯ５差動増幅回路である。この第２の差動増幅
回路３２の電流源回路７は、差動トランジスタＱ２８．
Ｑ２４の共通ソースと電源端子間に並列接続された２
個のｐチャネルＭＯ８）ランジスタＱ２５． Ｑ１０
により構成されている。この差動増幅回路３２の参照入
力端子すなわちＭｏ３）ランジスタＱ２１のゲートには
基準電位発生回路４からの第２の基準電位ＶＲＥＦ２が
入力され、信号入力端子すなわちＭｏ３）ランジスタＱ
２２のゲートには出力回路１の出力端子２が帰還されて
入力されている。この第２の差動増幅回路３２の出力端
子は出力回路１のｎチャネルＭＯ８トランジスタＱ２の
ゲートに接続されている。
これら第１ 第２の差動増幅回路３１．３２の各電流源
回路６．７を構成する一方のＭＯＳトランジスタＱ１．
５． Ｑ２５は、それぞれ第１．第２の差動増幅回路
３１．３２の定常状態での貫通電流を設定するためのも
のであって、バイアス回路５により一定のバイアスが与
えられている。ここでバイアス回路５は、ダイオード接
続されたｐチャネルＭＯ８＋−ランジスタＱ５］とｎチ
ャネルＭＯＳトランジスタＱ５２とが間に電流制限抵抗
ＲＢを挟んで電源電位ｖｅｃと接地電位ＶＳ２間に直列
接続されて構成されている。そして、電源電位Ｖｃｃか
らＭＯＳトランジスタＱ５１のしきい値の絶対値分低下
した電位が、第２の差動増幅回路３２の一つの電流源Ｍ
Ｏ５）ランジスタＱ２５のバイアスとして与えられてい
る。また接地電位からＭＯＳトランジスタＱ５１のしき
い値分高い電位が第１の差動増幅回路３１の一つの電流
源ＭＯＳトランジスタＱＩ５のゲートにバイアスとして
与えられている。
回路６．７を構成する一方のＭＯＳトランジスタＱ１．
５． Ｑ２５は、それぞれ第１．第２の差動増幅回路
３１．３２の定常状態での貫通電流を設定するためのも
のであって、バイアス回路５により一定のバイアスが与
えられている。ここでバイアス回路５は、ダイオード接
続されたｐチャネルＭＯ８＋−ランジスタＱ５］とｎチ
ャネルＭＯＳトランジスタＱ５２とが間に電流制限抵抗
ＲＢを挟んで電源電位ｖｅｃと接地電位ＶＳ２間に直列
接続されて構成されている。そして、電源電位Ｖｃｃか
らＭＯＳトランジスタＱ５１のしきい値の絶対値分低下
した電位が、第２の差動増幅回路３２の一つの電流源Ｍ
Ｏ５）ランジスタＱ２５のバイアスとして与えられてい
る。また接地電位からＭＯＳトランジスタＱ５１のしき
い値分高い電位が第１の差動増幅回路３１の一つの電流
源ＭＯＳトランジスタＱＩ５のゲートにバイアスとして
与えられている。
第１．第２の差動増幅回路３１．３２の各電流源回路６
，７を構成する他方のＭＯ８＋−ランジスタＱ １Ｂ、
Ｑ ２［ｉは、出力回路１の出力電位が変動してこれ
を補償する際に第１．第２の差動増幅回路３１、．３２
の貫通電流を増大させるためのものであって、それぞれ
第３．第４の差動増幅回路３３゜３４により制御される
ようになっている。第３の差動増幅回路３３は、差動回
路を構成するｐチャネルＭＯＳトランジスタＱ３１．
Ｑ３２と、カレントミラー回路を構成するｎチャネルＭ
Ｏ８）ランジスタＱ ３３． Ｑ ３４、および電流
源用のｐチャネルＭＯＳトランジスタＱ３５により構成
されたカレントミラー型ＣＭＯ８差動増幅回路である。
，７を構成する他方のＭＯ８＋−ランジスタＱ １Ｂ、
Ｑ ２［ｉは、出力回路１の出力電位が変動してこれ
を補償する際に第１．第２の差動増幅回路３１、．３２
の貫通電流を増大させるためのものであって、それぞれ
第３．第４の差動増幅回路３３゜３４により制御される
ようになっている。第３の差動増幅回路３３は、差動回
路を構成するｐチャネルＭＯＳトランジスタＱ３１．
Ｑ３２と、カレントミラー回路を構成するｎチャネルＭ
Ｏ８）ランジスタＱ ３３． Ｑ ３４、および電流
源用のｐチャネルＭＯＳトランジスタＱ３５により構成
されたカレントミラー型ＣＭＯ８差動増幅回路である。
その参照入力端子すなわちＭＯＳトランジスタＱ３］の
ゲートには、基準電位発生回路４からの第３の基準電位
ＶＲＥＰ３が入力され、信号入力端子すなわちＭＯＳト
ランジスタＱ３２のゲートには出力回路１の出力端子２
か帰還入力されている。電流源ＭＯＳトランジスタＱ３
５のゲートにはバイアス回路５の高電位側の一定バイア
スが与えられている。
ゲートには、基準電位発生回路４からの第３の基準電位
ＶＲＥＰ３が入力され、信号入力端子すなわちＭＯＳト
ランジスタＱ３２のゲートには出力回路１の出力端子２
か帰還入力されている。電流源ＭＯＳトランジスタＱ３
５のゲートにはバイアス回路５の高電位側の一定バイア
スが与えられている。
この第３の差動増幅回路３８の出力端子が、第１の差動
増幅回路３１の電流源回路６の他方のＭＯ３Ｉ−ランジ
スタＱＩＧのゲートに接続されている。第４の差動増幅
回路３４は、差動回路を構成するｎチャネルＭＯＳトラ
ンジスタＱ ４１． Ｑ ４２と、カレントミラー回
゛路を構成するｐチャネルＭＯＳトランジスタＱ４３．
Ｑ４４、および電流源用のｎチャネルＭＯＳトランジ
スタＱ４５により構成されている。その参照入力端子す
なわちＭＯ８＋−ランジスタＱ４１のゲートには、基準
電位発生回路４からの第４の基準電位ＶＲＥＰ４が入力
され、信号入力端子すなわちＭＯＳ）ランジスタＱ４２
のゲートには出力回路１の出力端子２が帰還入力されて
いる。
増幅回路３１の電流源回路６の他方のＭＯ３Ｉ−ランジ
スタＱＩＧのゲートに接続されている。第４の差動増幅
回路３４は、差動回路を構成するｎチャネルＭＯＳトラ
ンジスタＱ ４１． Ｑ ４２と、カレントミラー回
゛路を構成するｐチャネルＭＯＳトランジスタＱ４３．
Ｑ４４、および電流源用のｎチャネルＭＯＳトランジ
スタＱ４５により構成されている。その参照入力端子す
なわちＭＯ８＋−ランジスタＱ４１のゲートには、基準
電位発生回路４からの第４の基準電位ＶＲＥＰ４が入力
され、信号入力端子すなわちＭＯＳ）ランジスタＱ４２
のゲートには出力回路１の出力端子２が帰還入力されて
いる。
電流源ＭＯ８）ランジスタＱ４５のゲートにはバイアス
回路５の低電位側の一定バイアスが与えられている。こ
の第４の差動増幅回路３４の出力端子は、第２の差動増
幅回路３２の電流源回路７の他方のＭＯＳ）ランジスタ
Ｑ２Ｂのゲートに接続されている。
回路５の低電位側の一定バイアスが与えられている。こ
の第４の差動増幅回路３４の出力端子は、第２の差動増
幅回路３２の電流源回路７の他方のＭＯＳ）ランジスタ
Ｑ２Ｂのゲートに接続されている。
このように構成された中間電位発生回路の動作を、第２
図および第３図を参照して次に説明する。
図および第３図を参照して次に説明する。
第２図は出力電位ｖＯと出力回路］による充放電電流の
関係を示し、第３図は出力電位ｖＯと第１゜第２の差動
増幅回路３１．３２の貫通電流の関係を示している。こ
の中間電位発生回路では、出力回路２を制御する第１．
第２の差動増幅回路３１３２の貫通電流が、第３図に示
すように、定常状態では小さ（、出力補償を行うときに
は大き（なるような制御が行われる。まず、出力端子２
に得られる出力電位ＶＯが（１／２）Ｖｃｅまたはその
ごく近傍にある定常状態についてみる。すなわち出力電
位■０が基準電位発生回路４からの第１の基準電位ＶＲ
ＥＦＩより高く、第２の基準電位Ｖ Ｉ＋□２より低い
範囲が出力の定常状態（不感帯）である。
関係を示し、第３図は出力電位ｖＯと第１゜第２の差動
増幅回路３１．３２の貫通電流の関係を示している。こ
の中間電位発生回路では、出力回路２を制御する第１．
第２の差動増幅回路３１３２の貫通電流が、第３図に示
すように、定常状態では小さ（、出力補償を行うときに
は大き（なるような制御が行われる。まず、出力端子２
に得られる出力電位ＶＯが（１／２）Ｖｃｅまたはその
ごく近傍にある定常状態についてみる。すなわち出力電
位■０が基準電位発生回路４からの第１の基準電位ＶＲ
ＥＦＩより高く、第２の基準電位Ｖ Ｉ＋□２より低い
範囲が出力の定常状態（不感帯）である。
出力電位ＶＯが、第３の基準電位Ｖ １ｌＥＰ３より高
く、第４の基準電位Ｖ ＲＥＦ４より低い範囲にあると
き、第３の差動増幅回路３３の出力ｖ３は“Ｌ”レベル
である。したがってこのとき、第１の差動増幅回路３１
の電流源回路６の一つのＭＯＳトランジスタＱ１Ｂはオ
フになっている。また第４の差動増幅回路３４の出力ｖ
４は“Ｈ”レベルであり、これにより第２の差動増幅回
路３２の一つの電流源ＭＯ８）ランジスタＱ２６はやは
りオフになっている。つまり、第１の差動増幅回路３１
の貫通電流は、はぼしきい値近傍にバイアスされたもう
一方の電流源ＭＯＳトランジスタＱ１５により決まる小
さいレベルに保たれる。第２の差動増幅回路３２の貫通
電流も、はぼしきい値近傍にバイアスされた電流源ＭＯ
８）ランジスタＱ２５により決まる小さいレベルに保た
れる。第３．第４の差動増幅回路３３．３４についても
、それらの電流源トランジスタＱ３５． Ｑ４５はそ
れぞれのしきい値近傍にバイアスされており、貫通電流
は小さい。またこの定常状態では、出力回路１のＭＯ５
ｈラントランジスタＱ２は共にオフであり、ここでも貫
通電流は流れない。
く、第４の基準電位Ｖ ＲＥＦ４より低い範囲にあると
き、第３の差動増幅回路３３の出力ｖ３は“Ｌ”レベル
である。したがってこのとき、第１の差動増幅回路３１
の電流源回路６の一つのＭＯＳトランジスタＱ１Ｂはオ
フになっている。また第４の差動増幅回路３４の出力ｖ
４は“Ｈ”レベルであり、これにより第２の差動増幅回
路３２の一つの電流源ＭＯ８）ランジスタＱ２６はやは
りオフになっている。つまり、第１の差動増幅回路３１
の貫通電流は、はぼしきい値近傍にバイアスされたもう
一方の電流源ＭＯＳトランジスタＱ１５により決まる小
さいレベルに保たれる。第２の差動増幅回路３２の貫通
電流も、はぼしきい値近傍にバイアスされた電流源ＭＯ
８）ランジスタＱ２５により決まる小さいレベルに保た
れる。第３．第４の差動増幅回路３３．３４についても
、それらの電流源トランジスタＱ３５． Ｑ４５はそ
れぞれのしきい値近傍にバイアスされており、貫通電流
は小さい。またこの定常状態では、出力回路１のＭＯ５
ｈラントランジスタＱ２は共にオフであり、ここでも貫
通電流は流れない。
出力電位■０が低下して、これが第１の基準電位Ｖ。Ｐ
ｌより低くなると、第１の差動増幅回路３１の出力ｖ１
が“Ｌ”レベルになる。これにより、出力回路１の電源
側のｐチャネルＭＯ８）ランジスタＱ１がオンになって
、第２図に示すように電源電位Ｖｃｅから出力端子２に
繋がる負荷に充電が行われ、出力電位低下が補償される
。このとき出力電位ＶＯの低下は、第１の基準電位Ｖ
ＲＥＰ□に達する前に第３の基準電位ＶＲＥＦ３を横切
る。そして第３の基準電位ＶＲＦｉＰ３をよぎると、第
３の差動増幅回路３３の出力Ｖ３が′Ｈ”レベルになり
、これにより第１の差動増幅回路３１のもう一方の電流
源トランジスタＱＩＧがオン駆動される。すなわち出力
電位ＶＤが低下して、第３図に示すように出力回路１か
充電を開始する直前には、出力回路］を駆動する第１の
差動増幅回路３１は貫通電流が大きい状態に設定される
。このように第１の差動増幅回路３１の貫通電流が大き
くなることによって、これにより駆動される出力回路１
による充電動作の高速性能が確保される。
ｌより低くなると、第１の差動増幅回路３１の出力ｖ１
が“Ｌ”レベルになる。これにより、出力回路１の電源
側のｐチャネルＭＯ８）ランジスタＱ１がオンになって
、第２図に示すように電源電位Ｖｃｅから出力端子２に
繋がる負荷に充電が行われ、出力電位低下が補償される
。このとき出力電位ＶＯの低下は、第１の基準電位Ｖ
ＲＥＰ□に達する前に第３の基準電位ＶＲＥＦ３を横切
る。そして第３の基準電位ＶＲＦｉＰ３をよぎると、第
３の差動増幅回路３３の出力Ｖ３が′Ｈ”レベルになり
、これにより第１の差動増幅回路３１のもう一方の電流
源トランジスタＱＩＧがオン駆動される。すなわち出力
電位ＶＤが低下して、第３図に示すように出力回路１か
充電を開始する直前には、出力回路］を駆動する第１の
差動増幅回路３１は貫通電流が大きい状態に設定される
。このように第１の差動増幅回路３１の貫通電流が大き
くなることによって、これにより駆動される出力回路１
による充電動作の高速性能が確保される。
出力電位ｖＯが上昇した場合の動作も同様である。出力
電位ＶＯが第２の基準電位Ｖ ＲＥＦ２より高くなると
、第２の差動増幅回路３２の出力Ｖ２が“Ｈ”レベルに
なる。これにより出力回路１のｎチャネルＭＯＳトラン
ジスタＱ２がオン駆動されて、出力端子２に繋がる負荷
の放電が行われ、出力電位上昇か補償される。このとき
出力電位ＶＯの上昇は、第２の基準電位Ｖゎ、２に達す
る前に第４の基準電位ＶＲ１，Ｆ４を横切る。そして第
４の基準電位Ｖｌｌ□ｒ４を横切ると、第４の差動増幅
回路３４の出力Ｖ４が“Ｌ”レベルになり、これにより
第２の差動増幅回路３２のもう一方の電流源トランジス
タＱ２６がオン駆動される。すなわち出力電位ｖＯが」
１昇して、第３図に示すように出力回路１が放電を開始
する直前には、出力回路］を駆動する第２の差動増幅回
路３２は貫通電流か大きい状態に設定される。このよう
に第２の差動増幅回路３２の貫通電流が大きくなること
によって、電位低下の場合と同様に、出力回路１による
放電動作が高速性能が確保される。
電位ＶＯが第２の基準電位Ｖ ＲＥＦ２より高くなると
、第２の差動増幅回路３２の出力Ｖ２が“Ｈ”レベルに
なる。これにより出力回路１のｎチャネルＭＯＳトラン
ジスタＱ２がオン駆動されて、出力端子２に繋がる負荷
の放電が行われ、出力電位上昇か補償される。このとき
出力電位ＶＯの上昇は、第２の基準電位Ｖゎ、２に達す
る前に第４の基準電位ＶＲ１，Ｆ４を横切る。そして第
４の基準電位Ｖｌｌ□ｒ４を横切ると、第４の差動増幅
回路３４の出力Ｖ４が“Ｌ”レベルになり、これにより
第２の差動増幅回路３２のもう一方の電流源トランジス
タＱ２６がオン駆動される。すなわち出力電位ｖＯが」
１昇して、第３図に示すように出力回路１が放電を開始
する直前には、出力回路］を駆動する第２の差動増幅回
路３２は貫通電流か大きい状態に設定される。このよう
に第２の差動増幅回路３２の貫通電流が大きくなること
によって、電位低下の場合と同様に、出力回路１による
放電動作が高速性能が確保される。
以上のようにこの実施例による中間電位発生回路では、
回路の高速応答性が要求されない状態、すなわち出力電
位■０が不感帯にあるときは、差動増幅回路はほとんど
電流が流れない状態に保たれる。そして、高速応答性が
要求される不感帯の端付近では差動増幅回路の貫通電流
が大きくなるように制御される。これにより、低消費電
力でかつ高速性能に優れた中間電位発生回路が得られる
。
回路の高速応答性が要求されない状態、すなわち出力電
位■０が不感帯にあるときは、差動増幅回路はほとんど
電流が流れない状態に保たれる。そして、高速応答性が
要求される不感帯の端付近では差動増幅回路の貫通電流
が大きくなるように制御される。これにより、低消費電
力でかつ高速性能に優れた中間電位発生回路が得られる
。
次に、出力回路を制御する差動増幅回路の貫通電流は常
時一定の低レベルに保ったまま、高速応答性を改善した
実施例を説明する。
時一定の低レベルに保ったまま、高速応答性を改善した
実施例を説明する。
第４図は、その様な実施例の中間電位発生回路である。
第１図と対応する部分には第１図と同一符号を付して詳
細な説明は省略する。この実施例では、第１図の実施例
における第３．第４の差動増幅回路３３．３４はない。
細な説明は省略する。この実施例では、第１図の実施例
における第３．第４の差動増幅回路３３．３４はない。
第１の差動増幅回路３１の電流源回路６は、一つのｎチ
ャネルＭＯＳトランジスタＱ１５により構成されている
。この電流源ＭＯＳトランジスタＱ１５は、バイアス回
路５によってそのしきい値近傍にゲートがバイアスされ
て、微小レベルの電流が流れるようになっている。また
電源Ｖｃｅ側には、レベルシフト素子としてダイオード
接続されたｐチャネルＭＯＳトランジスタＱＩ８が設け
られている。これにより、第１の差動増幅回路３１の出
力電位■１の“Ｈ”レベルの上限は、Ｖ ｃｃ −１Ｖ
ｔｈｐ２ ｌに設定される。
ャネルＭＯＳトランジスタＱ１５により構成されている
。この電流源ＭＯＳトランジスタＱ１５は、バイアス回
路５によってそのしきい値近傍にゲートがバイアスされ
て、微小レベルの電流が流れるようになっている。また
電源Ｖｃｅ側には、レベルシフト素子としてダイオード
接続されたｐチャネルＭＯＳトランジスタＱＩ８が設け
られている。これにより、第１の差動増幅回路３１の出
力電位■１の“Ｈ”レベルの上限は、Ｖ ｃｃ −１Ｖ
ｔｈｐ２ ｌに設定される。
Ｖ ｔｈｐ２はレベルシフト用ＭＯＳトランジスタＱＩ
ｇのしきい値電圧である。ここでレベルシフト用ＭＯ８
）ランジスタＱ１ｇのしきい値Ｖｔｈｐ２は、好ましく
は、出力回路１のｐチャネルＭＯＳトランジスタＱ１の
しきい値Ｖｔｂｐｌより僅かに絶対値が小さくなるよう
に、すなわち、 Ｖ ｔｌ＋ｐｌ Ｉ ＞ ｌ Ｖ ｔｈｐ２を満たすよ
うに設定される。この様なしきい値の差をつけるにはチ
ャネルイオン注入の条件を選択すればよい。イオン注入
工程を追加することなくしきい値に差をつける方法とし
ては、例えば、両ＭＯＳトランジスタの寸法を異ならせ
て、短チヤネル効果の差を利用すればよい。
ｇのしきい値電圧である。ここでレベルシフト用ＭＯ８
）ランジスタＱ１ｇのしきい値Ｖｔｈｐ２は、好ましく
は、出力回路１のｐチャネルＭＯＳトランジスタＱ１の
しきい値Ｖｔｂｐｌより僅かに絶対値が小さくなるよう
に、すなわち、 Ｖ ｔｌ＋ｐｌ Ｉ ＞ ｌ Ｖ ｔｈｐ２を満たすよ
うに設定される。この様なしきい値の差をつけるにはチ
ャネルイオン注入の条件を選択すればよい。イオン注入
工程を追加することなくしきい値に差をつける方法とし
ては、例えば、両ＭＯＳトランジスタの寸法を異ならせ
て、短チヤネル効果の差を利用すればよい。
ｔｊＳ２の差動増幅回路３２についても、電流源回路７
は一つのｐチャネルＭＯＳトランジスタＱ２５のみによ
り構成されている。この電流源ＭＯＳトランジスタＱ２
５も、バイアス回路５・によってそのしきい値近傍にゲ
ート・バイアスされて、微小な一定電流か流れるように
なっている。そして接地側にはレベルシフト素子として
、ダイオード接続されたｎチャネルＭＯ５＋−ランジス
タＱ２Ｂが設けられている。これにより、第２の差動増
幅回路３の出力電位ｖ２の″Ｌ″レベルの下限が、ＭＯ
ＳトランジスタＱ２８のしきい値Ｖｔｈｎ２に設定され
る。
は一つのｐチャネルＭＯＳトランジスタＱ２５のみによ
り構成されている。この電流源ＭＯＳトランジスタＱ２
５も、バイアス回路５・によってそのしきい値近傍にゲ
ート・バイアスされて、微小な一定電流か流れるように
なっている。そして接地側にはレベルシフト素子として
、ダイオード接続されたｎチャネルＭＯ５＋−ランジス
タＱ２Ｂが設けられている。これにより、第２の差動増
幅回路３の出力電位ｖ２の″Ｌ″レベルの下限が、ＭＯ
ＳトランジスタＱ２８のしきい値Ｖｔｈｎ２に設定され
る。
またこのレベルシフト用ＭＯ８Ｉ−ランジスタＱ２８の
しきい値電圧Ｖ ｔｈｎ２は、好ましくは出力回路］の
ｎチャネルＭＯ８Ｉ−ランジスタＱ２のしきい値電圧Ｖ
ｔｈｎｌより僅かに低く、 Ｖ ｔｂｎｌ ＞ Ｖ ｔｈｎ２ を満たすように設定される。
しきい値電圧Ｖ ｔｈｎ２は、好ましくは出力回路］の
ｎチャネルＭＯ８Ｉ−ランジスタＱ２のしきい値電圧Ｖ
ｔｈｎｌより僅かに低く、 Ｖ ｔｂｎｌ ＞ Ｖ ｔｈｎ２ を満たすように設定される。
基準電位発生回路４は、３個の抵抗Ｒ１１〜ＲＩ３を電
源電位と接地電位間に直列接続して構成されている。接
地側のノードＮ１１から（１／２）Ｖｃｃより低い第１
の基準電位ＶＲ１ｉＦｌか得られ、電源側のノードＮ１
２からは（１／２）Ｖｃｃより高い第２の基準電位Ｖ
ＲＥＦ２が得られる。これらの基準電位Ｖ ｂｇｐ＋、
Ｖ Ｒｐ：ｐ２ハソｈ（’ ｔＬ、第１．第２の差動
増幅回路３１．３２の参照入力端子に入力される。
源電位と接地電位間に直列接続して構成されている。接
地側のノードＮ１１から（１／２）Ｖｃｃより低い第１
の基準電位ＶＲ１ｉＦｌか得られ、電源側のノードＮ１
２からは（１／２）Ｖｃｃより高い第２の基準電位Ｖ
ＲＥＦ２が得られる。これらの基準電位Ｖ ｂｇｐ＋、
Ｖ Ｒｐ：ｐ２ハソｈ（’ ｔＬ、第１．第２の差動
増幅回路３１．３２の参照入力端子に入力される。
この実施例による中間電位発生回路の動作は次の通りで
ある。出力電位■０が定常状態、すなわち第１の基準電
位Ｖ ＲＥＦＩと第２の基準電位ＶＲＥＩ’２の間の不
感帯にあるとき、第１の差動増幅回路３１の出力電位Ｖ
１は“Ｈ″レベル第２の差動増幅回路３２の出力電位ｖ
２は“Ｌ”レベルである。これにより、出力回路１のｐ
チャネルＭＯＳトランジスタＱｌ、ｎチャネルＱ２は共
にオフに保たれる。そして出力電位ＶＤが第１の基準電
位ＶＲＥＦＩより低下すると、第１の差動増幅回路３１
の出力■１が“Ｌ″レベルなって、出力回路１のｐチャ
ネルＭＯＳトランジスタＱ１がオン駆動される。これに
より出力電位の低下が補償される。
ある。出力電位■０が定常状態、すなわち第１の基準電
位Ｖ ＲＥＦＩと第２の基準電位ＶＲＥＩ’２の間の不
感帯にあるとき、第１の差動増幅回路３１の出力電位Ｖ
１は“Ｈ″レベル第２の差動増幅回路３２の出力電位ｖ
２は“Ｌ”レベルである。これにより、出力回路１のｐ
チャネルＭＯＳトランジスタＱｌ、ｎチャネルＱ２は共
にオフに保たれる。そして出力電位ＶＤが第１の基準電
位ＶＲＥＦＩより低下すると、第１の差動増幅回路３１
の出力■１が“Ｌ″レベルなって、出力回路１のｐチャ
ネルＭＯＳトランジスタＱ１がオン駆動される。これに
より出力電位の低下が補償される。
逆に出力電位■０か第２の基準電位Ｖ ＲＥＦ２より上
昇すると、第２の差動増幅回路３２の出力ｖ２が“Ｈ″
レベルなって、出力回路１のｎチャネルＭＯＳトランジ
スタＱ２がオン駆動される。これにより出力電位の上昇
が補償される。
昇すると、第２の差動増幅回路３２の出力ｖ２が“Ｈ″
レベルなって、出力回路１のｎチャネルＭＯＳトランジ
スタＱ２がオン駆動される。これにより出力電位の上昇
が補償される。
以上の動作において、定常状態での第１の差動増幅回路
３１の“Ｈ“レベル出力は、レベルシフトＭＯ８）ラン
ジスタＱＩ８によって、ＶＣＣＶ ｔｈｐ２ ｌに設定
され、また第２の差動増幅回路３２のＬ” レベル出力
は、レベルシフトＭＯＳトランジスタＱ２８によって、
Ｖｔｈｎ２に設定されている。これにより、出力回路１
のｐチャネルＭＯ８）ランジスタＱｌ、ｎチャネルＭＯ
８＋−ランジスタＱ２は共に、定常状態であってもオン
になる直前までゲート・バイアスされたオフ状態になっ
ている。したがってｌ：ＪＩ力電位ｖＯか不感帯から逸
脱して、出力回路１のｐチャネルＭＯＳトランジスタＱ
ｌまたはｎチャネルＭＯＳトランジスタＱ２がオン駆動
される時、これらは速やかにオン状態になる。
３１の“Ｈ“レベル出力は、レベルシフトＭＯ８）ラン
ジスタＱＩ８によって、ＶＣＣＶ ｔｈｐ２ ｌに設定
され、また第２の差動増幅回路３２のＬ” レベル出力
は、レベルシフトＭＯＳトランジスタＱ２８によって、
Ｖｔｈｎ２に設定されている。これにより、出力回路１
のｐチャネルＭＯ８）ランジスタＱｌ、ｎチャネルＭＯ
８＋−ランジスタＱ２は共に、定常状態であってもオン
になる直前までゲート・バイアスされたオフ状態になっ
ている。したがってｌ：ＪＩ力電位ｖＯか不感帯から逸
脱して、出力回路１のｐチャネルＭＯＳトランジスタＱ
ｌまたはｎチャネルＭＯＳトランジスタＱ２がオン駆動
される時、これらは速やかにオン状態になる。
以上のようにしてこの実施例によれば、貫通電流を一定
の低レベルに保った状態でしかも高速応答が可能な中間
電位発生回路が得られる。
の低レベルに保った状態でしかも高速応答が可能な中間
電位発生回路が得られる。
第５図は、本発明をＤＲＡＭに適用した実施例の要部構
成である。図では、−本のワード線ＷＬとこれと交差す
る一対のビット線ＢＬ、ＢＬ、およびこれらの交差位置
に配置された１個のダイナミック型メモリセルを示して
いる。メモリセルは、トランスフアゲ−［・ＭＯＳトラ
ンジスタＱＭとメモリ・キャパシタＣＭからなる。メモ
リセルアレイは、この様なワード線とビット線対が多数
配列され、それぞれの交差位置にメモリセルが配置され
て構成される。ビット線対ＢＬ、ＢＬには、例えばサブ
セルアレイ毎にビット線センスアンプ１０が設けられる
。またビット線対ＢＬ、ＢＬにはこれを（１，／２）Ｖ
ｃｃにプリチャージするためのイコライズ回路１１が設
けられている。イコライズ回路１１は、プリチャージ電
位発生回路］３から得られるプリチャージ電位ＶＰＬを
ビット線対ＢＬ、ＢＬにそれぞれ与えるためのＭＯＳ）
ランスタＱＢＩ、 ＱＢ２と、ビット線対ＢＬ、ＢＬ
間を短絡するＭＯＳトランジスタＱＯ３とから構成され
ている。プリチャージ電位発生回路１３には、先の実施
例で説明した第１図或いは第４図の中間電位発生回路が
用いられる。図には示していないが、プリチャージ電位
発生回路１３の出力はビット線対ＢＬ、ＢＬだけでなく
、例えばセル・プレートやＩ１０線等にも与えられる。
成である。図では、−本のワード線ＷＬとこれと交差す
る一対のビット線ＢＬ、ＢＬ、およびこれらの交差位置
に配置された１個のダイナミック型メモリセルを示して
いる。メモリセルは、トランスフアゲ−［・ＭＯＳトラ
ンジスタＱＭとメモリ・キャパシタＣＭからなる。メモ
リセルアレイは、この様なワード線とビット線対が多数
配列され、それぞれの交差位置にメモリセルが配置され
て構成される。ビット線対ＢＬ、ＢＬには、例えばサブ
セルアレイ毎にビット線センスアンプ１０が設けられる
。またビット線対ＢＬ、ＢＬにはこれを（１，／２）Ｖ
ｃｃにプリチャージするためのイコライズ回路１１が設
けられている。イコライズ回路１１は、プリチャージ電
位発生回路］３から得られるプリチャージ電位ＶＰＬを
ビット線対ＢＬ、ＢＬにそれぞれ与えるためのＭＯＳ）
ランスタＱＢＩ、 ＱＢ２と、ビット線対ＢＬ、ＢＬ
間を短絡するＭＯＳトランジスタＱＯ３とから構成され
ている。プリチャージ電位発生回路１３には、先の実施
例で説明した第１図或いは第４図の中間電位発生回路が
用いられる。図には示していないが、プリチャージ電位
発生回路１３の出力はビット線対ＢＬ、ＢＬだけでなく
、例えばセル・プレートやＩ１０線等にも与えられる。
プリチャージ期間は、プリチャージ信号ＰＲＣＨが″Ｈ
″レベルであって、イコライズ回路］１が働く。これに
より、ビット線対ＢＬ。
″レベルであって、イコライズ回路］１が働く。これに
より、ビット線対ＢＬ。
ＢＬはプリチャージ電位発生回路１３から得られる電位
Ｖｐｔ＝ （１／ ２） Ｖｃｃに設定されている。
Ｖｐｔ＝ （１／ ２） Ｖｃｃに設定されている。
アクティブ期間に入ると、イコライズ回路１１がオフに
なってビット線対ＢＬ、ＢＬはフローティング状態にな
り、データの読出し、書き込みの動作が行われる。
なってビット線対ＢＬ、ＢＬはフローティング状態にな
り、データの読出し、書き込みの動作が行われる。
大容量Ｄ ＲＡ Ｍに於いては、ビット線対やセル・プ
レート、その池中間電位にプリチャージすべき負荷は極
めて大きいものとなる。その様な大容量ＤＲＡＭのプリ
チャージ電位発生回路として先の実施例で詳細に説明し
たような中間電位発生回路を用いることによって、低消
費電力で高性能のＤＲＡＭを得ることができる。
レート、その池中間電位にプリチャージすべき負荷は極
めて大きいものとなる。その様な大容量ＤＲＡＭのプリ
チャージ電位発生回路として先の実施例で詳細に説明し
たような中間電位発生回路を用いることによって、低消
費電力で高性能のＤＲＡＭを得ることができる。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲でさらに種々変形して実施することが
可能である。
を逸脱しない範囲でさらに種々変形して実施することが
可能である。
［発明の効果］
以上詳細に説明したように本発明によれば、低消費電力
と高速応答性を両立させた大規模集積回路に適用して有
利な中間電位発生回路、およびその様な中間電位発生回
路をプリチャージ電位発生回路として用いた高性能ＤＲ
ＡＭを提供することができる。
と高速応答性を両立させた大規模集積回路に適用して有
利な中間電位発生回路、およびその様な中間電位発生回
路をプリチャージ電位発生回路として用いた高性能ＤＲ
ＡＭを提供することができる。
第１図は本発明の一実施例の中間電位発生回路を示す図
、 第２図はその中間電位発生回路による出力電位と充放電
電流との関係を示す図、 第３図は同じく出力電位と貫通電流の関係を丞す図、 第４図は他の実施例の中間電位発生回路を示す図、 第５図はさらに他の実施例のＤＲＡＭの要部構成を示す
図、 第６図は従来の中間電位発生回路を示す図である。 １・・・出力回路、Ｑｌ・・・充電用ｐチャネルＭＯＳ
トランジスタ、Ｑ２・・・放電用ｎチャネルＭＯＳトラ
ンジスタ、２・・・出力端子、３１・・・第１の差動増
幅回路、３２・・・第２の差動増幅回路、３３・・・第
３の差動増幅回路、３４・・第４の差動増幅回路、４・
・・基準電位発生回路、５・・・バイアス回路、６・・
・電流源回路、７・・・電流源回路。 出願人代理人 弁理士 鈴江武彦
、 第２図はその中間電位発生回路による出力電位と充放電
電流との関係を示す図、 第３図は同じく出力電位と貫通電流の関係を丞す図、 第４図は他の実施例の中間電位発生回路を示す図、 第５図はさらに他の実施例のＤＲＡＭの要部構成を示す
図、 第６図は従来の中間電位発生回路を示す図である。 １・・・出力回路、Ｑｌ・・・充電用ｐチャネルＭＯＳ
トランジスタ、Ｑ２・・・放電用ｎチャネルＭＯＳトラ
ンジスタ、２・・・出力端子、３１・・・第１の差動増
幅回路、３２・・・第２の差動増幅回路、３３・・・第
３の差動増幅回路、３４・・第４の差動増幅回路、４・
・・基準電位発生回路、５・・・バイアス回路、６・・
・電流源回路、７・・・電流源回路。 出願人代理人 弁理士 鈴江武彦
Claims (9)
- （１）電源電位と接地電位間に直列接続された、定常状
態でオフである充電用トランジスタおよび放電用トラン
ジスタを有し、これらトランジスタの共通接続端子を中
間電位を出力する出力端子とした出力回路と、 前記中間電位より低く接地電位より高い第１の基準電位
、および前記中間電位より高く電源電位より低い第２の
基準電位を発生する基準電位発生回路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第１の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記充電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第１の基準電位より低くなったときに前記充電用トラン
ジスタをオン駆動する第１の差動増幅回路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第２の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記放電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第２の基準電位より高くなったときに前記放電用ＭＯＳ
トランジスタをオン駆動する第２の差動増幅回路と、 前記出力回路の出力端子に得られる中間電位の変動に応
じて前記第１および第２の差動増幅回路の電流源回路を
制御して、前記第１および第２の差動増幅回路の貫通電
流を制御する手段と、を有することを特徴とする中間電
位発生回路。 - （２）前記基準電位発生回路は、前記電源電位と接地電
位間に直列接続された複数の抵抗により構成されている
請求項１記載の中間電位発生回路。 - （３）前記貫通電流を制御する手段は、 参照入力端子に前記中間電位より低く第１の基準電位よ
り高い第３の基準電位が入力され、信号入力端子に前記
出力回路の出力端子が接続され、出力端子が前記第１の
差動増幅回路の電流源回路の制御端子に接続されて、前
記中間電位が前記第３の基準電位より低くなったときに
前記第１の差動増幅回路の電流源回路を制御してその電
流量を増大させる第３の差動増幅回路と、 参照入力端子に前記中間電位より高く第２の基準電位よ
り低い第４の基準電位が入力され、信号入力端子に前記
出力回路の出力端子が接続され、出力端子が前記第２の
差動増幅回路の電流源回路の制御端子に接続されて、前
記中間電位が前記第４の基準電位より高くなったときに
前記第２の差動増幅回路の電流源回路を制御してその電
流量を増大させる第４の差動増幅回路と、 を有する請求項１記載の中間電位発生回路。 - （４）前記第１の差動増幅回路の電流源回路が、ゲート
に一定のバイアスが印加された第１の電流源トランジス
タと、前記第３の差動増幅回路によりゲートが制御され
る第２の電流源トランジスタの並列接続回路により構成
され、前記第２の差動増幅回路の電流源回路が、ゲート
に一定のバイアスが印加された第３の電流源トランジス
タと、前記第４の差動増幅回路によりゲートが制御され
る第４の電流源トランジスタの並列接続回路により構成
されている請求項３記載の中間電位発生回路。 - （５）電源電位と接地電位間に直列接続された、定常状
態でオフである充電用トランジスタおよび放電用トラン
ジスタを有し、これらトランジスタの共通接続端子を中
間電位を出力する出力端子とした出力回路と、 前記中間電位より低く接地電位より高い第１の基準電位
、および前記中間電位より高く電源電位より低い第２の
基準電位を発生する基準電位発生回路と、 参照入力端子に前記基準電位発生回路の第１の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記充電用トランジスタのゲート
に接続され、かつ、定常状態で前記充電用トランジスタ
をしきい値近傍のオフ状態に設定するレベルシフト手段
を内蔵し、前記中間電位が前記第１の基準電位より低く
なったときに前記充電用トランジスタをオン駆動する第
１の差動増幅回路と、 参照入力端子に前記基準電位発生回路の第２の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記放電用トランジスタのゲート
に接続され、かつ、定常状態で前記放電用トランジスタ
をしきい値近傍のオフ状態に設定するレベルシフト手段
を内蔵し、前記中間電位が前記第２の基準電位より高く
なったときに前記放電用トランジスタをオン駆動する第
２の差動増幅回路と、 を有することを特徴とする中間電位発生回路。 - （６）複数のワード線と複数のビット線対が交差配列さ
れ、それらの交差位置にダイナミック型メモリセルが配
置されたメモリセルアレイと、前記各ビット線対をプリ
チャージ期間に互いに等しい中間電位にプリチャージす
るためのプリチャージ電位発生回路とを有するダイナミ
ック半導体記憶装置において、前記プリチャージ電位発
生回路は、電源電位と接地電位間に直列接続された、定
常状態でオフである充電用トランジスタおよび放電用ト
ランジスタを有し、これらトランジスタの共通接続端子
を中間電位を出力する出力端子とした出力回路と、 前記電源電位と接地電位間に直列接続された複数の抵抗
により構成されて、前記中間電位より低く接地電位より
高い第１の基準電位、および前記中間電位より高く電源
電位より低い第２の基準電位を発生する基準電位発生回
路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第１の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記充電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第１の基準電位より低くなったときに前記充電用トラン
ジスタをオン駆動する第１の差動増幅回路と、 電流源回路を持ち、参照入力端子に前記基準電位発生回
路の第２の基準電位が入力され、信号入力端子に前記出
力回路の出力端子が接続され、出力端子が前記放電用ト
ランジスタのゲートに接続されて、前記中間電位が前記
第２の基準電位より高くなったときに前記放電用トラン
ジスタをオン駆動する第２の差動増幅回路と、 前記出力端子に得られる中間電位の変動に応じて前記第
１および第２の差動増幅回路の電流源回路を制御して、
前記第１および第２の差動増幅回路の貫通電流を制御す
る手段と、 を有することを特徴とするダイナミック型半導体記憶装
置。 - （７）前記貫通電流を制御する手段は、 参照入力端子に前記中間電位より低く第１の基準電位よ
り高い第３の基準電位が入力され、信号入力端子に前記
出力回路の出力端子が接続され、出力端子が前記第１の
差動増幅回路の電流源回路の制御端子に接続されて、前
記中間電位が前記第３の基準電位より低くなったときに
前記第１の差動増幅回路の電流源回路を制御してその電
流量を増大させる第３の差動増幅回路と、 参照入力端子に前記中間電位より高く第２の基準電位よ
り低い第４の基準電位が入力され、信号入力端子に前記
出力端子が接続され、出力端子が前記第２の差動増幅回
路の電流源回路の制御端子に接続されて、前記中間電位
が前記第４の基準電位より高くなったときに前記第２の
差動増幅回路の電流源回路を制御してその電流量を増大
させる第４の差動増幅回路と、 を有する請求項６記載のダイナミック型半導体記憶装置
。 - （８）前記第１の差動増幅回路の電流源回路が、ゲート
に一定のバイアスが印加された第１の電流源トランジス
タと、前記第３の差動増幅回路によりゲートが制御され
る第２の電流源トランジスタの並列接続回路により構成
され、前記第２の差動増幅回路の電流源回路が、ゲート
に一定のバイアスが印加された第３の電流源トランジス
タと、前記第４の差動増幅回路によりゲートが制御され
る第４の電流源トランジスタの並列接続回路により構成
されている請求項７記載のダイナミック型半導体記憶装
置。 - （９）複数のワード線と複数のビット線対が交差配列さ
れ、それらの交差位置にダイナミック型メモリセルが配
置されたメモリセルアレイと、前記各ビット線対をプリ
チャージ期間に互いに等しい中間電位にプリチャージす
るためのプリチャージ電位発生回路とを有するダイナミ
ック半導体記憶装置において、前記プリチャージ電位発
生回路は、電源電位と接地電位間に直列接続された、定
常状態でオフである充電用トランジスタおよび放電用ト
ランジスタを有し、これらトランジスタの共通接続端子
を中間電位を出力する出力端子とした出力回路と、 前記電源電位と接地電位間に直列接続された複数の抵抗
により構成されて、前記中間電位より低く接地電位より
高い第１の基準電位、および前記中間電位より高く電源
電位より低い第２の基準電位を発生する基準電位発生回
路と、 参照入力端子に前記基準電位発生回路の第１の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記充電用トランジスタのゲート
に接続され、かつ定常状態で前記充電用トランジスタを
しきい値近傍のオフ状態に設定するレベルシフト手段を
内蔵し、前記中間電位が前記第１の基準電位より低くな
ったときに前記充電用トランジスタをオン駆動する第１
の差動増幅回路と、 参照入力端子に前記基準電位発生回路の第２の基準電位
が入力され、信号入力端子に前記出力回路の出力端子が
接続され、出力端子が前記放電用トランジスタのゲート
に接続され、かつ定常状態で前記放電用トランジスタを
しきい値近傍のオフ状態に設定するレベルシフト手段を
内蔵し、前記中間電位が前記第２の基準電位より高くな
ったときに前記放電用トランジスタをオン駆動する第２
の差動増幅回路と、 を有することを特徴とするダイナミック型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148475A JPH0442313A (ja) | 1990-06-08 | 1990-06-08 | 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148475A JPH0442313A (ja) | 1990-06-08 | 1990-06-08 | 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442313A true JPH0442313A (ja) | 1992-02-12 |
Family
ID=15453584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148475A Pending JPH0442313A (ja) | 1990-06-08 | 1990-06-08 | 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442313A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339318B1 (en) | 1999-06-23 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6847253B2 (en) * | 2002-11-08 | 2005-01-25 | Samsung Electronics Co., Ltd. | Half voltage generator having low power consumption |
| JP2006286170A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 内部電源の生成装置 |
| JP2007034860A (ja) * | 2005-07-29 | 2007-02-08 | Oki Electric Ind Co Ltd | 駆動用電源回路 |
| JP2008152706A (ja) * | 2006-12-20 | 2008-07-03 | Toshiba Corp | 電圧発生回路 |
| JP2010166767A (ja) * | 2009-01-19 | 2010-07-29 | Shindengen Electric Mfg Co Ltd | 電力変換装置 |
-
1990
- 1990-06-08 JP JP2148475A patent/JPH0442313A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339318B1 (en) | 1999-06-23 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6847253B2 (en) * | 2002-11-08 | 2005-01-25 | Samsung Electronics Co., Ltd. | Half voltage generator having low power consumption |
| JP2006286170A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 内部電源の生成装置 |
| JP2007034860A (ja) * | 2005-07-29 | 2007-02-08 | Oki Electric Ind Co Ltd | 駆動用電源回路 |
| JP2008152706A (ja) * | 2006-12-20 | 2008-07-03 | Toshiba Corp | 電圧発生回路 |
| JP2010166767A (ja) * | 2009-01-19 | 2010-07-29 | Shindengen Electric Mfg Co Ltd | 電力変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4999519A (en) | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier | |
| US10332571B2 (en) | Memory device including memory cell for generating reference voltage | |
| US8976612B2 (en) | Sense amplifier circuit and semiconductor device | |
| CN210606637U (zh) | 灵敏放大器、存储器读写电路以及存储器 | |
| US8072828B2 (en) | Sense amplifier circuit and semiconductor memory device | |
| JP5112208B2 (ja) | レギュレータ及び半導体装置 | |
| US5473568A (en) | Read write memory with negative feedback-controlled dummy memory circuit | |
| US7719910B2 (en) | Sense amplifier circuit and method for a dram | |
| CN112542185B (zh) | 灵敏放大器及其控制方法、存储器读写电路以及存储器 | |
| US11551739B2 (en) | Dual-precision analog memory cell and array | |
| JPH09147580A (ja) | 半導体記憶装置 | |
| US4939691A (en) | Static random access memory | |
| JPH0689576A (ja) | 半導体記憶装置 | |
| JPH0442313A (ja) | 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 | |
| US20230335189A1 (en) | Novel dynamic inhibit voltage to reduce write power for random-access memory | |
| US4467456A (en) | Memory circuit | |
| US5075891A (en) | Memory with a variable impedance bit line load circuit | |
| US5285416A (en) | Semiconductor memory device with restricted potential amplitude of data lines and operation method thereof | |
| US5781491A (en) | Memory device having divided cell array blocks to which different voltage levels are applied | |
| JPH04119589A (ja) | 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 | |
| JP2002124085A (ja) | 半導体記憶装置 | |
| JP2014142994A (ja) | センスアンプ回路及び半導体記憶装置 | |
| JP2001325792A (ja) | 電圧供給回路 | |
| JP2010140557A (ja) | 不揮発性半導体記憶装置 | |
| JPH01235094A (ja) | Ｉ／ｏ線負荷回路 |