JP2006180303A - プログラマブル遅延発生装置 - Google Patents
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Abstract
【解決手段】一端に第一の電圧が印加され、入力時間信号に応じてオン・オフするスイッチと、一端がスイッチの他端に接続され、他端に第二の電圧が印加された定電流源と、一方の入力端に入力時間信号が入力され、他方の入力端に遅延設定信号がそれぞれ入力される複数個の論理和回路と、この論理和回路の各出力端とスイッチの他端との間にそれぞれ接続されたキャパシタと、微小遅延設定信号の設定コードに対応した比較基準電圧を発生するデジタルアナログ変換器と、スイッチの他端の電圧と比較基準電圧とを比較して遅延時間信号を出力する比較器を備え、遅延設定信号の設定コードによる論理和回路の選択により、遅延時間を調整し、微小遅延設定信号の設定コードにより遅延時間の微調整を行うように構成する。
【選択図】 図1
Description
比較器7は、スイッチ3と電流源4の共通接続点(ノード)Nの電圧VNと、比較基準の電圧Vthとを比較して遅延時間信号Voを出力する。
高分解能化しようとすると、コンデンサの容量値を2のべき乗で重み付けすることから、使用するコンデンサの総容量が飛躍的に増大する。例えば、6ビット分解能では単位容量の63倍でよいが、10ビット分解能を得ようとすると1023倍となる。特に集積回路においては、使用するコンデンサの単位容量には精度確保および製造ルールによる下限値があり、総容量を低減することは困難である。
この結果、高分解化に伴い、回路規模・消費電力が増大し、また動作速度が低下するという問題が発生する。
入力時間信号を遅延して遅延時間信号を発生するプログラマブル遅延発生装置において、
一端に第一の電圧が印加され、前記入力時間信号に応じてオン・オフするスイッチと、
一端が前記スイッチの他端に接続され、他端に第二の電圧が印加された定電流源と、
一方の入力端に前記入力時間信号が入力され、他方の入力端に遅延設定信号がそれぞれ入力される複数個の論理和回路と、
この論理和回路の各出力端と前記スイッチの他端との間にそれぞれ接続されたキャパシタと、
微小遅延設定信号の設定コードに対応した比較基準電圧を発生するデジタルアナログ変換器と、
前記スイッチの他端の電圧と前記比較基準電圧とを比較して前記遅延時間信号を出力する比較器
を備え、遅延時間に応じて、前記遅延設定信号の設定コードによる前記論理和回路の選択により、遅延時間を調整すると共に、前記比較基準電圧の変化範囲が前記スイッチの他端の電圧変化に対して相対的に小さくなるようにしておき前記微小遅延設定信号の設定コードにより遅延時間の微調整を行うように構成したことを特徴とする。
したがって、本発明によれば、キャパシタの容量の総計を増やすことなく、高分解能なプログラマブル遅延発生装置が容易に実現でき、また、構成が簡単で小型であり、消費電力も少ないという効果がある。
各ORゲートは、その一方の入力端が入力端子1に共通に接続され、他方の入力端にはnビットの遅延設定信号CD1〜CDnがそれぞれ入力されている。そして、正の電圧Vdd(第一の電圧という)を持つ電源により駆動され、出力電圧はVddもしくは0Vのいずれかの値をとるように構成されている。
21×Co、...コンデンサ60nは2n-1×Coの容量で重み付けされている。
各コンデンサの一端はそれぞれORゲート501〜50nの出力に接続され、他端はスイッチ3と定電流源4との共通接続点Nに接続されている。
なお、定電流源4の他端は、負の電圧−Vs(第二の電圧という)を持つ電源に接続されている。
DAコンバータ10は、mビットの分解能を有するDAコンバータであり、mビットの微小遅延設定分解能に対応した微小遅延設定信号FD1〜FDmが入力され、その微小遅延設定信号の設定コードに対応した比較基準電圧Vthを発生するように構成されている。
入力時間信号Vi がHであるときは、スイッチ3がオンであり、共通接続点Nの電位はVddに固定される。一方、ORゲート501〜50nの出力はすべてHであり、コンデンサ601〜60nの両端の電位はすべてVddとなる。すなわち、遅延動作前の初期状態を維持する。
入力時間信号ViをLに変化させると、ORゲート501から50n−1の出力は高速にLに変化する。一方、ORゲート50nの出力はHのままである。このとき、コンデンサ601〜60n−1の電荷は、ORゲート501〜50n−1の出力の変化に伴いごく短期間に移動し(図2中のA部)、すべてのコンデンサで電荷再分配され、図2中のB点で示されるVNの屈曲点電位を決定する。
本発明によれば、前記従来例について指摘した問題点である、高分解能化に伴うコンデンサの総容量の増大とそれに伴う種々の特性劣化について、効果的に解決できる。以下詳しく説明する。
加えて、DAコンバータ10については、その精度は遅延設定の下位であるため、要求が緩やかであり、かつビット数が少ないため、実現は容易である。
また、ORゲート501〜50nの遅延設定とDAコンバータ10の微小遅延設定とのそれぞれの遅延設定を、独立に微調整設定と粗調整設定として用いるようにしてもよい。
3 スイッチ
4 電流源
7 比較器
8 出力端子
10 DAコンバータ
501〜50n ORゲート
601〜60n コンデンサ
Claims (2)
- 入力時間信号を遅延して遅延時間信号を発生するプログラマブル遅延発生装置において、
一端に第一の電圧が印加され、前記入力時間信号に応じてオン・オフするスイッチと、
一端が前記スイッチの他端に接続され、他端に第二の電圧が印加された定電流源と、
一方の入力端に前記入力時間信号が入力され、他方の入力端に遅延設定信号がそれぞれ入力される複数個の論理和回路と、
この論理和回路の各出力端と前記スイッチの他端との間にそれぞれ接続されたキャパシタと、
微小遅延設定信号の設定コードに対応した比較基準電圧を発生するデジタルアナログ変換器と、
前記スイッチの他端の電圧と前記比較基準電圧とを比較して前記遅延時間信号を出力する比較器
を備え、遅延時間に応じて、前記遅延設定信号の設定コードによる前記論理和回路の選択により遅延時間を調整すると共に、前記比較基準電圧の変化範囲が前記スイッチの他端の電圧変化に対して相対的に小さくなるようにしておき前記微小遅延設定信号の設定コードにより遅延時間の微調整を行うように構成したことを特徴とするプログラマブル遅延発生装置。 - 前記キャパシタの容量の重み付けを2のべき乗とし、前記比較基準電圧の変化スパンを電荷注入部で発生する最小電圧変化に調整し、前記デジタルアナログ変換器に入力する微小遅延設定信号の設定コードを遅延時間設定ビットの下位ビット、電荷注入部に入力する遅延設定信号の設定コードを遅延時間設定ビットの上位ビットとした直線的遅延設定により遅延時間を調整するようにしたことを特徴とするプログラマブル遅延発生装置。
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