JP7112060B2 - 半導体装置およびその電源制御方法 - Google Patents

半導体装置およびその電源制御方法 Download PDF

Info

Publication number
JP7112060B2
JP7112060B2 JP2018242324A JP2018242324A JP7112060B2 JP 7112060 B2 JP7112060 B2 JP 7112060B2 JP 2018242324 A JP2018242324 A JP 2018242324A JP 2018242324 A JP2018242324 A JP 2018242324A JP 7112060 B2 JP7112060 B2 JP 7112060B2
Authority
JP
Japan
Prior art keywords
switch
memory block
memory
electrically connected
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018242324A
Other languages
English (en)
Other versions
JP2020107372A (ja
Inventor
浩太郎 作村
浩司 橘
秀紀 大津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018242324A priority Critical patent/JP7112060B2/ja
Priority to US16/702,167 priority patent/US11107539B2/en
Priority to CN201911324135.2A priority patent/CN111383671A/zh
Publication of JP2020107372A publication Critical patent/JP2020107372A/ja
Application granted granted Critical
Publication of JP7112060B2 publication Critical patent/JP7112060B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

本発明は、半導体装置およびその電源制御方法に関する。
マイコン（マイクロコントローラ、マイクロプロセッサ、マイクロコンピュータ）が内蔵された半導体チップを備え、自動車、産業機器、家電製品、および電子機器等に搭載される半導体装置がある。
近年のマイコンは、不揮発性メモリであるフラッシュメモリと、このフラッシュメモリへの書き込み、および消去を制御する制御回路と、を備えたフラッシュモジュールを搭載している場合が多い。マイコンは、フラッシュメモリに書き込まれたプログラムの内容に従って動作し、制御される。
なお、特許文献１には、計算機システムのメモリ管理技術が記載されている。さらに、特許文献２には、書き換え頻度の高いデータの記憶にも対応することができる一括消去型不揮発性メモリ技術に関して記載されている。
特開２００９－２５８９２５号公報 特開２００８－４７１５５号公報
半導体装置は、半導体チップと、その半導体チップと電気的に接続された複数の外部端子と、を有する。複数の外部端子は、外部の電源から半導体装置を動作させるための電源電圧が供給される端子を含む。
外部の電源から外部端子を介して供給された電源電圧は、半導体チップに内蔵されたマイコンに供給されることにより、マイコン内のＣＰＵ、ＲＯＭ、およびフラッシュモジュールに供給される。これにより、フラッシュモジュールに内蔵されたフラッシュメモリにも電源電圧が供給されるので、フラッシュメモリは動作することができる。
このように、マイコンに内蔵されているフラッシュモジュールへの電源電圧の供給は、半導体チップ全体へ電源電圧を供給している電源と共通である場合が多い。そのため、フラッシュモジュールに内蔵された制御回路や、フラッシュメモリのプログラムデータを格納していない未使用領域が存在しても、それらへの電源電圧の供給を停止することが困難である。
その結果、フラッシュモジュールに内蔵された制御回路やフラッシュメモリ内の未使用領域に電源電圧が供給され続けるので、不要な消費電流が大きくなる問題が発生する。さらに、半導体チップ内の配線の微細化が進むと、リーク電流が増大する問題も無視できなくなる。
近年では、半導体装置が搭載される最終システムも複雑化しており、半導体装置のメーカー各社は、それに対応するために、フラッシュメモリの容量を大きくした製品構成とする傾向が強い。そのため、ユーザーがフラッシュメモリに書き込むプログラムデータの容量が小さい場合、フラッシュメモリ内の未使用領域はさらに大きくなってしまうため、前述した問題はより顕著になる。
本発明の課題は、半導体装置の消費電力を低減することである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
特許文献１および２には、メモリ管理技術や一括消去型不揮発性メモリ技術が記載されているが、マイコンに搭載されたフラッシュメモリの未使用領域が存在する場合に、消費電流やリーク電流が発生する課題は、記載も示唆もされていない。
一実施の形態によれば、半導体装置は、第１メモリブロックと第２メモリブロックとを備えた第１不揮発性メモリと、第１不揮発性メモリを制御するＣＰＵと、第１メモリブロックに電気的に接続され、第１メモリブロックへの第１電源電圧の供給を制御する第１スイッチと、第２メモリブロックに電気的に接続され、第２メモリブロックへの第１電源電圧の供給を制御する第２スイッチと、第１スイッチおよび第２スイッチのそれぞれに電気的に接続され、第１スイッチおよび第２スイッチを制御するフラグ情報が格納された第２不揮発性メモリと、を備えた半導体チップを有し、第１スイッチおよび第２スイッチのそれぞれの制御は、第１メモリブロックおよび第２メモリブロックにＣＰＵで実行するプログラムデータが書き込まれているか否かを示すフラグ情報に基づいて実行される。
また、一実施の形態によれば、半導体装置は、Ａ面に第１メモリブロックと第２メモリブロックと、Ｂ面に第３メモリブロックと第４メモリブロックと、を備えた第１不揮発性メモリと、第１不揮発性メモリを制御するＣＰＵと、第１メモリブロックに電気的に接続され、第１メモリブロックへの第１電源電圧の供給を制御する第１スイッチと、第２メモリブロックに電気的に接続され、第２メモリブロックへの第１電源電圧の供給を制御する第２スイッチと、第３メモリブロックに電気的に接続され、第３メモリブロックへの第１電源電圧の供給を制御する第３スイッチと、第４メモリブロックに電気的に接続され、第４メモリブロックへの第１電源電圧の供給を制御する第４スイッチと、第１スイッチ、第２スイッチ、第３スイッチ、および第４スイッチのそれぞれに電気的に接続され、第１スイッチ、第２スイッチ、第３スイッチ、および第４スイッチを制御するフラグ情報が格納された第２不揮発性メモリと、Ａ面とＢ面とを判別し、第１スイッチ、第２スイッチ、第３スイッチ、および第４スイッチのそれぞれに電気的に接続された複数の判別回路と、を備えた半導体チップを有し、判別回路は、Ａ面およびＢ面にＣＰＵで実行するプログラムデータが書き込まれているか否かをフラグ情報に基づいて判別し、第１スイッチ、第２スイッチ、第３スイッチ、および第４スイッチの制御は、判別回路の判別結果に基づいて実行される。
また、一実施の形態によれば、半導体装置の電源制御方法は、（ａ）ＣＰＵがＲＯＭに格納されているブートプログラムを読み込む工程と、（ｂ）（ａ）工程の後、ＣＰＵが第２不揮発性メモリから、第１不揮発性メモリの第１メモリブロックに電気的に接続された第１スイッチと、第１不揮発性メモリの第２メモリブロックに電気的に接続された第２スイッチと、を制御するフラグ情報を読み込む工程と、（ｃ）（ｂ）工程の後、ＣＰＵは、フラグ情報に基づき、第１スイッチおよび第２スイッチを制御することにより、第１メモリブロックへの第１電源電圧の供給と、第２メモリブロックへの第１電源電圧の供給と、を制御する工程と、有し、フラグ情報は、第１メモリブロックおよび第２メモリブロックにＣＰＵで実行するプログラムデータが書き込まれているか否かを示す情報である。
一実施の形態に係る半導体装置では、半導体装置の消費電力を低減することができる。
図１は、一実施の形態に係る半導体装置の構成を示す平面透視図である。 図２は、一実施の形態に係る半導体装置の構成を示す側面図である。 図３は、一実施の形態に係る半導体チップに形成された複数の回路の回路ブロック図である。 図４は、発明者らが検討した回路ブロック図である。 図５は、一実施の形態に係るフラッシュメモリのメモリブロックの第１ハードマクロ構成図である。 図６は、一実施の形態に係るフラッシュメモリのメモリブロックの第２ハードマクロ構成図である。 図７は、一実施の形態に係る通常動作モードの動作タイミング図である。 図８は、一実施の形態に係るフラッシュメモリ書き換え動作モードの動作タイミング図である。 図９は、一実施の形態に係る通常動作モードの制御回路とＣＰＵの動作タイミング図である。 図１０は、一実施の形態に係るフラッシュメモリ書き換え動作モードのフラグ情報消去時の制御回路とＣＰＵの動作タイミング図である。 図１１は、一実施の形態に係るフラッシュメモリ書き換え動作モードのフラグ情報書き込み時の制御回路とＣＰＵの動作タイミング図である。 図１２は、一実施の形態に係る第１電源電圧の供給が停止されたメモリブロックの読み出し誤動作を防止する回路図である。 図１３は、一実施の形態に係わる半導体チップに形成された複数の回路において、第１フラッシュメモリがデュアルバンクモードの時の回路ブロック図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
＜半導体装置の構成概要＞
図１は、本実施の形態に係る半導体装置ＰＫＧの構成を示す模式的な平面透視図である。また、図２は、本実施の形態に係わる半導体装置ＰＫＧの構成を示す模式的な側面図である。図１および図２に示す半導体装置ＰＫＧは、ここではＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を一例に示す。
図１において、ＣＨＰは、半導体チップを示す。半導体チップＣＨＰは、半導体ウェハハ（半導体基板）にウェハプロセス製造技術を用いて種々の回路ブロックが形成され、その半導体ウェハをチップ状に切り出すことにより製造される。
半導体チップＣＨＰは、金属性のチップ搭載部ＣＨＰＭの上面に搭載されており、半導体チップＣＨＰの下面とチップ搭載部ＣＨＰＭの上面は、ここでは図示していない接着剤を介して固定されている。なお、チップ搭載部ＣＨＰＭの角部には、４本の吊りリードＳＵＳＬＤが一体で形成され、配置されている。
チップ搭載部ＣＨＰＭの周囲には、図１に示すように、外部端子である複数のリード端子ＬＤが半導体チップＣＨＰを囲むように配置されている。複数のリード端子ＬＤのそれぞれは、チップ搭載部ＣＨＰＭと同一の金属で形成されている。
半導体チップＣＨＰの下面とは反対側の面である上面には、複数のボンディングパッドＢＰが配置されている。複数のボンディングパッドＢＰは、半導体チップＣＨＰに形成された複数の回路ブロックのそれぞれと電気的に接続されている。さらに、複数のボンディングパッドＢＰは、複数のリード端子ＬＤのそれぞれと、金属製のワイヤＷＲを介して電気的に接続されている。
半導体チップＣＨＰ、チップ搭載部ＣＨＰＭ、および複数のリードＬＤのワイヤＷＲが接続されている部分は、主にエポキシ樹脂を主成分とする封止体ＭＬで封止されている。なお、封止体ＭＬの平面形状は、図１に示すように四角形状である。
複数のリードＬＤのワイヤＷＲが接続されていない部分は、図１および図２に示すように封止体ＭＬの側面から突出している。さらに、複数のリードＬＤの封止体ＭＬの側面から突出した部分は、ガルウイング形状に成型されている。これら複数のリードＬＤのガルウイング形状に成型された先端部分は、半導体装置ＰＫＧが実装基板上に実装される際、実装基板の端子と半田付けされ、電気的に接続される部分である。半導体装置ＰＫＧが実装された実装基板は、最終的に、自動車、産業機器、家電製品、および電子機器等に組み込まれる。
＜半導体チップ内部の回路構成概要＞
図３は、本実施の形態に係わる半導体チップＣＨＰに形成された複数の回路の回路ブロック図である。半導体チップＣＨＰには、マイコンＭＣＵ（マイクロコントローラ、マイクロプロセッサ、マイクロコンピュータ）が内蔵されている。マイコンＭＣＵは、ここでは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央演算処理装置）、フラッシュモジュールＦＭＪ、およびＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を備える。ＣＰＵ、フラッシュモジュールＦＭＪ、およびＲＯＭは、半導体チップＣＨＰに形成された配線を介してそれぞれ電気的に接続されている。
フラッシュモジュールＦＭＪは、第１不揮発性メモリである第１フラッシュメモリＦＭ１、第２不揮発性メモリである第２フラッシュメモリＦＭ２、第１フラッシュメモリＦＭ１へのプログラムデータの書き込みや消去を制御する制御回路ＷＥＣＬ、および複数の電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３を備える。
第１フラッシュメモリＦＭ１は、複数のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３で構成されている。さらに、複数のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、それぞれ複数のデコーダ回路ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３と、それらの出力部と電気的に接続されたメモリセルアレイＭＳＡＬ０、ＭＳＡＬ１、ＭＳＡＬ２、ＭＳＡＬ３と、を備える。
ＣＰＵ、ＲＯＭ、フラッシュモジュールＦＭＪ内の制御回路ＷＥＣＬ、および第１フラッシュメモリＦＭ１の複数のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、それぞれＣＰＵアドレスバス・データバスＡＤＢで電気的に接続されている。ＣＰＵアドレスバス・データバスＡＤＢは、半導体チップＣＨＰに形成された配線である。
ＣＰＵ、ＲＯＭ、制御回路ＷＥＣＬ、および第１フラッシュメモリＦＭ１のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のそれぞれのデコーダ回路ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３は、ボンディングパッドＢＰ１と半導体チップＣＨＰ内の配線で電気的に接続されている。ボンディングパッドＢＰ１は、リード端子ＬＤ１とワイヤＷＲ１を介して電気的に接続されている。これにより、半導体装置ＰＫＧの外部に設けられた電源ＰＷから、リードＬＤ１を介して、ＣＰＵ、ＲＯＭ、制御回路ＷＥＣＬ、および第１フラッシュメモリＦＭ１のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のそれぞれのデコーダ回路ＤＥＣに第１電源電圧が供給される。
さらに、複数の電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３のそれぞれは、第１フラッシュメモリＦＭ１のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のそれぞれのデコーダ回路ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３の入力部に電気的に接続されている。これにより、デコーダ回路ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３への第１電源電圧の供給は、複数の電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３のそれぞれをＯＮ／ＯＦＦすることによって制御される。
フラッシュモジュールＦＭＪ内の第２フラッシュメモリＦＭ２は、複数の電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３と、第１フラッシュメモリＦＭ１のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のそれぞれのメモリセルアレイＭＳＡＬと、に半導体チップＣＨＰに形成された配線を介して電気的に接続されている。これにより、複数の電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３のそれぞれのＯＮ／ＯＦＦは、第２フラッシュメモリＦＭ２に書き込まれたフラグ情報に従って制御される。
第１フラッシュメモリＦＭ１のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のそれぞれのメモリセルアレイＭＳＡＬは、ボンディングパッドＢＰ２と半導体チップＣＨＰ内の配線で電気的に接続されている。ボンディングパッドＢＰ２は、リード端子ＬＤ２とワイヤＷＲ２を介して電気的に接続されている。これにより、半導体装置ＰＫＧの外部に設けられたフラッシュメモリ書き込み・消去用電源ＰＷＷＥから、リードＬＤ２を介してメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のそれぞれのメモリセルアレイＭＳＡＬにプログラムデータを書き込むための、また、消去するための第２電源電圧が供給される。
以上、図３に基づいて、これまでいくつかの特徴を説明してきた。これらの数ある特徴の内、代表的な特徴は、第２フラッシュメモリＦＭ２と、第２フラッシュメモリＦＭ２に格納されたフラグ情報に従って制御される複数の電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３を設け、第１フラッシュメモリＦＭ１のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３毎に第１電源電圧の供給をＯＮ／ＯＦＦ制御することを可能にした点である。
図４は、発明者らが図３の回路ブロック図を見出す前に検討した回路ブロック図である。この図４を使って、発明者らが見出した技術課題を以下に説明する。
図４の回路ブロック図には、上述した第２フラッシュメモリＦＭ２と、第２フラッシュメモリＦＭ２に格納されたフラグ情報に従って制御される複数の電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３と、が設けられていない。
図４に示すフラッシュモジュールＦＭＪ内の第１フラッシュメモリＦＭ１のプログラムデータ使用領域ＰＧは、マイコンＭＣＵを動作させるためのプログラムデータを格納している領域であることを示し、プログラムデータ未使用領域ＮＰＧはプログラムデータを格納していない領域、所謂ブランクの領域であることを示す。マイコンＭＣＵに内蔵されているフラッシュモジュールＦＭＪへの第１電源電圧の供給は、半導体チップＣＨＰ全体へ第１電源電圧を供給している電源ＰＷと共通である。そのため、動作していない制御回路ＷＥＣＬや、第１フラッシュメモリＦＭ１にプログラムデータ未使用領域ＮＰＧが存在しても、第１電源電圧の供給を停止することはできない。つまり、半導体装置ＰＫＧのユーザーが、第１フラッシュメモリＦＭ１にプログラムデータを書き込んだ後、第１フラッシュメモリＦＭ１内にプログラムデータ未使用領域ＮＰＧが存在しても、その領域は常に通電された状態になる。
その結果、フラッシュモジュールＦＭＪに内蔵された制御回路ＷＥＣＬや第１フラッシュメモリＦＭ１内のプログラムデータ未使用領域ＮＰＧに第１電源電圧が供給され続けるので、不要な消費電流が大きくなる問題が発生する。さらに、半導体チップＣＨＰ内の配線の微細化が進むと、リーク電流が増大する問題も無視できなくなる。
また、特に近年では、半導体装置ＰＫＧが搭載される最終システムも複雑化しており、半導体装置ＰＫＧのメーカー各社は、それに対応するために、第１フラッシュメモリＦＭ１の容量を大きくした製品構成とする傾向が強い。そのため、ユーザーが書き込むプログラムデータの容量が小さい場合、第１フラッシュメモリＦＭ１のプログラムデータ未使用領域ＮＰＧはさらに増大し、前述した消費電流やリーク電流の問題はより顕著になってしまう。以上、説明してきた問題を解決するために、発明者らは、図３に示す回路ブロック図を見出したのである。
図３に基づいて、代表的な特徴の詳細を以下に説明する。ここでは、第１フラッシュメモリＦＭ１のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の内、メモリブロックＢＬ０とＢＬ１が、プログラムデータ使用領域ＰＧ、メモリブロックＢＬ２とＢＬ３が、プログラムデータ未使用領域ＮＰＧであるとする。
このとき、第２フラッシュメモリＦＭ２には、第１フラッシュメモリＦＭ１のメモリブロックＢＬ０とＢＬ１が、プログラムデータ使用領域ＰＧであることを定義された「１」のフラグ情報と、第１フラッシュメモリＦＭ１のメモリブロックＢＬ２とＢＬ３が、プログラムデータ未使用領域ＮＰＧであることを定義された「０」のフラグ情報と、を書き込んでおく。
ＣＰＵは、第２フラッシュメモリＦＭ２に書き込まれたフラグ情報を基に、プログラムデータ使用領域ＰＧである第１フラッシュメモリＦＭ１のメモリブロックＢＬ０とＢＬ１のそれぞれの入力部に電気的に接続された電源制御スイッチＳＷ０とＳＷ１を「ＯＮ」にする。反対に、ＣＰＵは、第２フラッシュメモリＦＭ２に書き込まれたフラグ情報を基に、プログラムデータ未使用領域ＮＰＧである第１フラッシュメモリＦＭ１のメモリブロックＢＬ２とＢＬ３のそれぞれの入力部に電気的に接続された電源制御スイッチＳＷ２とＳＷ３を「ＯＦＦ」にする。
これにより、第１フラッシュメモリＦＭ１のプログラムデータ未使用領域ＮＰＧであるメモリブロックＢＬ２とＢＬ３には第１電源電圧が供給されなくなるので、図４に示した回路ブロック図の時に比べて、不要な消費電流を低減することができる。さらに、半導体チップＣＨＰ内の配線の微細化が進めば、第１フラッシュメモリＦＭ１のプログラムデータ未使用領域ＮＰＧからのリーク電流も低減することができる。そして、これらの結果、半導体装置ＰＫＧ全体の消費電力を低減することができる。
図５は、本実施の形態に係る第１フラッシュメモリＦＭ１のメモリブロックＢＬ０とＢＬ１の第１ハードマクロ構成図である。図５に示すようにメモリブロックＢＬ０とＢＬ１のそれぞれは、デコーダ回路ＤＥＣ０、ＤＥＣ１、メモリセルアレイＭＳＡＬ０、ＭＳＡＬ１、複数のセンスアンプＳＡ、制御回路ＳＡＣＬ、および出力回路である出力ドライバＯＵＴＤＲ、を備える。
デコーダ回路ＤＥＣ０、ＤＥＣ１の複数の出力部のそれぞれは、メモリセルアレイＭＳＡＬ０、ＭＳＡＬ１の複数のワード線ＷＬと半導体チップＣＨＰ内の配線で電気的に接続されている。さらに、メモリセルアレイＭＳＡＬ０、ＭＳＡＬ１の複数のデータ線ＤＬの出力部のそれぞれは、トランジスタｐＭＯＳを介して複数のセンスアンプＳＡの入力部と半導体チップＣＨＰ内の配線で電気的に接続されている。
制御回路ＳＡＣＬは、複数のトランジスタｐＭＯＳのゲートと半導体チップＣＨＰ内の配線で電気的に接続されている。複数のセンスアンプＳＡの出力部は、出力ドライバＯＵＴＤＲのラッチ回路Ｌａｔｃｈと半導体チップＣＨＰ内の配線で電気的に接続されている。
メモリブロックＢＬ０とＢＬ１のそれぞれの出力ドライバＯＵＴＤＲの出力部には、ＣＰＵデータバスＣＰＵ＿ＤＡ＿ＢＵＳが電気的に接続され、出力したプログラムデータをＣＰＵに送信する。また、メモリブロックＢＬ０とＢＬ１のそれぞれのデコーダ回路ＤＥＣの入力部には、ＣＰＵアドレスバスＣＰＵ＿ＡＤ＿ＢＵＳが電気的に接続され、ＣＰＵからの信号が入力される。デコーダ回路ＤＥＣは、ＣＰＵからの信号を受け、処理した信号をメモリセルアレイＭＳＡＬに送信する。なお、ＣＰＵデータバスＣＰＵ＿ＤＡ＿ＢＵＳとＣＰＵアドレスバスＣＰＵ＿ＡＤ＿ＢＵＳは、共に半導体チップＣＨＰ内の配線である。
以上のように、第１フラッシュメモリＦＭ１の各メモリブロックを図５に示すメモリセルアレイＭＳＡＬ毎にセンスアンプＳＡで読み出す構成にすることにより、プログラムデータ使用領域ＰＧであるメモリブロックに格納されたプログラムデータを読み出すことができる。さらに、プログラムデータ未使用領域ＮＰＧであるメモリブロックの第１電源電圧の供給を、電源制御スイッチを「ＯＦＦ」することにより停止することが可能になる。これにより、プログラムデータ未使用領域ＮＰＧであるメモリブロックに流れる不要な消費電流を低減することができる。その結果、半導体装置ＰＫＧ全体の消費電力を低減することができる。
図６は、本実施の形態に係る第１フラッシュメモリＦＭ１のメモリブロックＢＬ０とＢＬ１の第２ハードマクロ構成図である。図６のハードマクロ構成と図５のそれとの違いは、各メモリブロックのそれぞれのメモリセルアレイＭＳＡＬを纏めて、１つのセンスアンプＳＡで、格納されているプログラムデータを読み出す構成になっていることである。具体的に言えば、メモリブロックＢＬ０のメモリセルアレイＭＳＡＬ０のワード線ＷＬは、デコーダ回路ＤＥＣ０の出力部と電気的に接続され、メモリブロックＢＬ１のメモリセルアレイＭＳＡＬ１のワード線ＷＬは、デコーダ回路ＤＥＣ１の出力部と電気的に接続され、メモリセルアレイＭＳＡＬ０のデータ線ＤＬとメモリセルアレイＭＳＡＬ１のデータ線ＤＬのそれぞれは、トランジスタｐＭＯＳを介して、複数のセンスアンプＳＡの入力部と電気的に接続されている。
本構成では、図５の構成と比較して、電源制御スイッチＳＷが、複数のメモリセルアレイＭＳＡＬと電気的に接続されていないので、複数のメモリセルアレイＭＳＡＬのそれぞれのメモリブロックＢＬ０からＢＬＸの中の任意のメモリブロックへの第１電源電圧の供給を停止することはできない。しかしながら、本構成は、複数のメモリセルアレイＭＳＡＬのそれぞれに接続される任意のデコーダ回路ＤＥＣや図示していない周辺の任意の制御回路にはそれぞれ電源制御スイッチが電気的に接続されているので、それらの回路への第１電源電圧の供給を停止することが可能になる。これにより、使用しないデコーダ回路ＤＥＣや周辺の制御回路に流れる不要な消費電流を低減することができる。その結果、半導体装置ＰＫＧ全体の消費電力を低減することができる。
＜半導体装置の電源制御の動作モード＞
次に、電源制御の動作モードについて説明する。ＣＰＵには、図３に示すように、電源制御動作モードを選択するためのモードセル端子ＭＯＤＥ＿ＳＥＬと、ＣＰＵにリセットをかけるためのリセット端子Ｒｅｓｅｔが備えられている。
メモリブロック単位で電源制御を行う動作モードは、「通常動作モード」と「フラッシュメモリ書き換え動作モード」の２種類がある。具体的には、モードセル端子ＭＯＤＥ＿ＳＥＬにより、この２つの動作モードを切り替える。
図７は、本実施の形態に係る通常動作モードの動作タイミング図である。図８は、本実施の形態に係るフラッシュメモリ書き換え動作モードの動作タイミング図である。通常動作モードは、フラッシュメモリＦＭ１に格納されたプログラムデータをＣＰＵで実行するモードである。フラッシュメモリ書き換え動作モードは、ＣＰＵを介してフラッシュメモリＦＭ１に格納されたプログラムデータの消去および書き込みを、電源制御されるメモリブロック単位で行うモードである。以下に各動作モードの詳細を説明する。
（通常動作モードの説明）
図３に示すモードセル端子ＭＯＤＥ＿ＳＥＬをＬｏｗにして、リセット端子ＲｅｓｅｔかマイコンＭＣＵにリセット信号を入力することによりマイコンＭＣＵをリセット解除し、マイコンＭＣＵを起動する（図７のＳ１）。
ＣＰＵは、あらかじめ図３のＲＯＭに格納されているブートプログラムを読み込み（図７のＯｐｅ１）、図３の制御回路ＷＥＣＬを通じて、第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報を読み出す（図７のＯｐｅ２）。フラグ情報が「１」のメモリブロックは、ここでは、メモリブロックＢＬ０、ＢＬ１、およびＢＬ２であり、それらのメモリブロックに接続された電源制御スイッチＳＷ０、ＳＷ１、およびＳＷ２を「ＯＮ」にする。また、フラグ情報が「０」のメモリブロックは、ここでは、メモリブロックＢＬ３であり、メモリブロックＢＬ３に接続された電源制御スイッチＳＷ３を「ＯＦＦ」にする（図７のＯｐｅ３とＯｐｅ４）。
その後、ＣＰＵは、第１フラッシュメモリＦＭ１に格納されたプログラムにジャンプし、動作を開始する（図７のＯｐｅ５）。
（フラッシュメモリ書き換え動作モードの説明）
メモリブロックＢＬ３の消去とメモリブロックＢＬ２の書き込みを例に説明する。
最初に、フラッシュメモリ書き込み・消去用電源ＰＷＷＥから、第１フラッシュメモリＦＭ１の複数のメモリブロックＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のそれぞれのメモリセルアレイＭＳＡＬに第２電源電圧を供給する。
次に、モードセル端子ＭＯＤＥ＿ＳＥＬをＨｉｇｈにして、リセット端子ＲｅｓｅｔかマイコンＭＣＵにリセット信号を入力することによりマイコンＭＣＵをリセット解除し、マイコンＭＣＵを起動する（図８のＳ２）。
ＣＰＵは、あらかじめ図３のＲＯＭに格納されているフラッシュ書き換えプログラムを読み込む（図８のＯｐｅ６）。
ＣＰＵは、第１フラッシュメモリＦＭ１の消去対象であるメモリブロックＢＬ３のプログラムデータを消去する（図８のＯｐｅ７）。その後、ＣＰＵは、第２フラッシュメモリＦＭ２のメモリブロックＢＬ３のフラグ情報を「ＯＦＦ（０）」に設定する（図８のＯｐｅ８）。
そして、ＣＰＵは、第２フラッシュメモリＦＭ２のメモリブロックＢＬ２のフラグ情報を「ＯＮ（１）」に設定する（図８のＯｐｅ９）。その後、ＣＰＵは、第１フラッシュメモリＦＭ１のメモリブロックＢＬ２に所定のプログラムデータを書き込む（図８のＯｐｅ１０）。
以上、メモリブロック単位で電源制御を行う動作モードとして、「通常動作モード」と「フラッシュメモリ書き換え動作モード」について説明してきた。第２フラッシュメモリＦＭ２の操作、および第１フラッシュメモリＦＭ１の各メモリブロックの電源制御スイッチを制御するプログラムは、上述した通り、ＲＯＭのブートプログラムとしてあらかじめ格納している。そのため、ユーザー側で制御を意識しなくても、ユーザーは半導体装置ＰＫＧを容易に使用することができる。
（通常動作モードの変形例の説明）
なお、通常動作モードの時に、ＣＰＵがＲＯＭに格納されたブートプログラムにより、第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報に基づいて、第１フラッシュメモリＦＭ１の各メモリブロックに接続された電源制御スイッチを制御していたが、制御回路ＷＥＣＬが、第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報に基づいて、電源制御スイッチを制御してもよい。
図９は、本実施の形態に係る通常動作モードの制御回路ＷＥＣＬとＣＰＵの動作タイミング図である。図３に示すモードセル端子ＭＯＤＥ＿ＳＥＬをＬｏｗにして、リセット端子ＲｅｓｅｔかマイコンＭＣＵにリセット信号を入力することによりマイコンＭＣＵをリセット解除し、マイコンＭＣＵを起動する（図９のＳ３）。
ＣＰＵは、あらかじめ図３のＲＯＭに格納されているブートプログラムを読み込み（図９のＯｐｅ１５）、制御回路ＷＥＣＬに電源制御命令を出す（図９のＯｐｅ１６）。制御回路ＷＥＣＬは、ＣＰＵから電源制御命令を受け取った後、第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報を読み出す（図９のＯｐｅ１１）。フラグ情報が「１」のメモリブロックは、ここでは、メモリブロックＢＬ０、ＢＬ１、ＢＬ２、およびＢＬ３であり、それらのメモリブロックに接続された電源制御スイッチＳＷ０、ＳＷ１、ＳＷ２、およびＳＷ３を「ＯＮ」にする。また、フラグ情報が「０」のメモリブロックは、ここでは、メモリブロックＢＬ４、ＢＬ５、およびＢＬ６であり、それらのメモリブロックに接続された電源制御スイッチＳＷ４、ＳＷ５、およびＳＷ６を「ＯＦＦ」にする（図９のＯｐｅ１２とＯｐｅ１３）。なお、制御回路ＷＥＣＬがこれらの設定を行っている間、ＣＰＵは制御回路ＷＥＣＬからの、応答を待っている状態になっている（図９のＯｐｅ１７）。
制御回路ＷＥＣＬの設定が終了すると、制御回路ＷＥＣＬは、ＣＰＵに終了の応答を返す（図９のＯｐｅ１４）。
ＣＰＵは、制御回路ＷＥＣＬから終了の応答を受け取った後（図９のＯｐｅ１８）、第１フラッシュメモリＦＭ１に格納されたプログラムにジャンプし、動作を開始する（図９のＯｐｅ１９）。
（フラッシュメモリ書き換え動作モードの変形例の説明）
また、フラッシュメモリ書き換え動作モードの時には、ＣＰＵの指示により、制御回路ＷＥＣＬが、第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報を更新してもよい。
図１０は、本実施の形態に係るフラッシュメモリ書き換え動作モードのフラグ情報消去時の制御回路ＷＥＣＬとＣＰＵの動作タイミング図である。
最初に、フラッシュメモリ書き込み・消去用電源ＰＷＷＥから、第１フラッシュメモリＦＭ１の複数のメモリブロックＢＬ０からＢＬ６までのそれぞれのメモリセルアレイＭＳＡＬに第２電源電圧を供給する。
次に、モードセル端子ＭＯＤＥ＿ＳＥＬをＨｉｇｈにして、リセット端子ＲｅｓｅｔかマイコンＭＣＵにリセット信号を入力することによりマイコンＭＣＵをリセット解除し、マイコンＭＣＵを起動する（図１０のＳ４）。
ＣＰＵは、あらかじめ図３のＲＯＭに格納されているフラッシュ書き換えプログラムを読み込む（図１０のＯｐｅ２３）。そして、ＣＰＵは、制御回路ＷＥＣＬに対して、ここではメモリブロックＢＬ３のフラグ情報の消去命令を出す（図１０のＯｐｅ２４）。
制御回路ＷＥＣＬは、ＣＰＵからのフラグ情報の消去命令を受け取った後、第１フラッシュメモリＦＭ１の消去対象であるメモリブロックＢＬ３のプログラムデータを消去する（図１０のＯｐｅ２０）。そして、制御回路ＷＥＣＬは、第２フラッシュメモリＦＭ２のメモリブロックＢＬ３のフラグ情報を「ＯＦＦ（０）」に設定する（図１０のＯｐｅ２１）。なお、制御回路ＷＥＣＬがこれらの設定を行っている間、ＣＰＵは制御回路ＷＥＣＬからの応答を待っている状態になっている（図１０のＯｐｅ２５）。
制御回路ＷＥＣＬの設定が終了すると、制御回路ＷＥＣＬは、ＣＰＵに終了の応答を返す（図１０のＯｐｅ２２）。
ＣＰＵは、制御回路ＷＥＣＬから終了の応答を受け取ることにより（図１０のＯｐｅ２６）、一連の消去動作を終了する。
図１１は、本実施の形態に係るフラッシュメモリ書き換え動作モードのフラグ情報書き込み時の制御回路ＷＥＣＬとＣＰＵの動作タイミング図である。
最初に、フラッシュメモリ書き込み・消去用電源ＰＷＷＥから、第１フラッシュメモリＦＭ１の複数のメモリブロックＢＬ０からＢＬ６までのそれぞれのメモリセルアレイＭＳＡＬに第２電源電圧を供給する。
次に、モードセル端子ＭＯＤＥ＿ＳＥＬをＨｉｇｈにして、リセット端子ＲｅｓｅｔかマイコンＭＣＵにリセット信号を入力することによりマイコンＭＣＵをリセット解除し、マイコンＭＣＵを起動する（図１１のＳ５）。
ＣＰＵは、あらかじめ図３のＲＯＭに格納されているフラッシュ書き換えプログラムを読み込む（図１１のＯｐｅ３０）。そして、ＣＰＵは、制御回路ＷＥＣＬに対して、ここではメモリブロックＢＬ３のフラグ情報の書き込み命令を出す（図１１のＯｐｅ３１）。
制御回路ＷＥＣＬは、ＣＰＵからのフラグ情報の書き込み命令を受け取った後、第１フラッシュメモリＦＭ１の書込対象であるメモリブロックＢＬ３に所定のプログラムデータを書き込む（図１１のＯｐｅ２７）。そして、制御回路ＷＥＣＬは、第２フラッシュメモリＦＭ２のメモリブロックＢＬ３のフラグ情報を「ＯＮ（１）」に設定する（図１１のＯｐｅ２８）。なお、制御回路ＷＥＣＬがこれらの設定を行っている間、ＣＰＵは制御回路ＷＥＣＬからの応答を待っている状態になっている（図１１のＯｐｅ３２）。
制御回路ＷＥＣＬの設定が終了すると、制御回路ＷＥＣＬは、ＣＰＵに終了の応答を返す（図１１のＯｐｅ２９）。
ＣＰＵは、制御回路ＷＥＣＬから終了の応答を受け取ることにより（図１１のＯｐｅ３３）、一連の書き込み動作を終了する。
以上、これまで通常動作モードとフラッシュメモリ書き換え動作モードのそれぞれの変形例について説明してきた。これらにより、（１）ＣＰＵが第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報を参照することや設定することが不要になるので、各動作モードのプログラムが簡略化することができる。さらに、（２）ＣＰＵが第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報を参照することや設定することが不要になるので、第２フラッシュメモリＦＭ２の存在をユーザーに公開する必要性を無くすことができる。さらに、（３）制御回路ＷＥＣＬが、第２フラッシュメモリＦＭ２のメモリブロック毎に設定されたフラグ情報に基づき、電源制御スイッチの制御を行うので、ＣＰＵが行う場合に比べてシステムが通常動作モードで起動する際の起動時間の短縮を図ることができる。さらに、（４）制御回路ＷＥＣＬが、第２フラッシュメモリＦＭ２の設定を行うので、ＣＰＵが行う場合に比べて第１フラッシュメモリＦＭ１の消去・書き込みの際に要する時間を短縮することができる。
＜半導体チップ内部の回路構成の変形例１＞
図１２は、本実施の形態に係る第１電源電圧の供給が停止されたメモリブロックの読み出し誤動作を防止する回路図である。これまで、第２フラッシュメモリＦＭ２を設け、これに格納されたメモリブロック毎に設定されたフラグ情報を基に第１フラッシュメモリＦＭ１に供給される第１電源電圧をメモリブロック毎にＯＮ／ＯＦＦ制御することを説明してきた。
この場合、ＣＰＵが誤って第１電源電圧が供給されていないメモリブロックを読み出す可能性がある。そこで、図１２に示すようにフラッシュモジュールＦＭＪの出力部にセレクタＳｅｌｅｃｔｏｒを設け、第２フラッシュメモリＦＭ２に格納されたメモリブロック毎のフラグ情報を基に固定値が読み出されるようにするとよい。なお、固定値は電流が流れないＬｏｗレベル、または未定義命令コードが望ましい。これにより、ここでは第１電源電圧が供給されていない状態のメモリブロックＢＬ０を誤って読み出した場合でも固定値が読み出されるので、読み出しの誤動作を防止することができる。
＜半導体チップ内部の回路構成の変形例２＞
また、第１フラッシュメモリＦＭ１が、例えばＡ面とＢ面とを有するデュアルバンクモードの場合がある。図１３は、本実施の形態に係わる半導体チップＣＨＰに形成された複数の回路において、第１フラッシュメモリＦＭ１がデュアルバンクモードの時の回路ブロック図である。
この場合、図１３に示すように、第２フラッシュメモリＦＭ２に新たにＡ面とＢ面を判別するための１ビットの判別回路、ここではメモリブロックＢＬ７のフラグ情報およびＡＮＤ回路ＡＮＤＣを設けることで、メモリブロック毎に第１電源電圧をＯＮ／ＯＦＦ制御することが可能となる。
具体的には、このような判別回路を設けることにより、第１フラッシュメモリＦＭ１のプログラムデータが格納されていない面は電源制御スイッチを「ＯＦＦ」にし、格納されている面は電源制御スイッチを「ＯＮ」にする。これにより、第１フラッシュメモリＦＭ１のプログラムデータが格納されていない面には、第１電源電圧が供給されなくなるので、判別回路を設けない場合に比べて、不要な消費電流を低減することができる。その結果、半導体装置ＰＫＧ全体の消費電力を低減することができる。
なお、マイコンＭＣＵの設定でデュアルバンクモードのＡ面、もしくはＢ面のどちらかを使用するか判別可能な場合、その設定内容を第２フラッシュメモリＦＭ２の新たに設けた判別ビット、ここではメモリブロックＢＬ７に反映してもよい。
ここでは、主にマイコンを例に説明してきたが、これまで説明してきた数ある特徴は、マイコンに限定されず、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれる半導体チップや、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）と呼ばれる半導体チップに適用してもよい。
また、ここではパッケージタイプとして、ＱＦＰを例に説明したが、パッケージタイプはこれに限らない。例えば、インターポーザ基板上に半導体チップを搭載し、金属製のワイヤやバンプを介してインターポーザと電気的に接続されたＢＧＡ（Ｂａｌｌ ＧｒｉｄＡｒｒａｙ）パッケージやＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージを採用してもよい。この場合、インターポーザ基板の半導体チップが搭載された面とは反対の面に設けられた複数のボール電極やランド電極が外部端子となる。
また、これまで半導体チップを封止体で封止した半導体パッケージを半導体装置と定義して説明してきたが、半導体チップ自体を半導体装置と定義することもできる。
ＡＤＢ ＣＰＵアドレスバス・データバス
ＡＮＤＣ ＡＮＤ回路
ＢＬ０ メモリブロック
ＢＬ１ メモリブロック
ＢＬ２ メモリブロック
ＢＬ３ メモリブロック
ＢＬ４ メモリブロック
ＢＬ５ メモリブロック
ＢＬ６ メモリブロック
ＢＬ７ メモリブロック
ＢＬＸ メモリブロック
ＢＰ ボンディングパッド
ＢＰ１ ボンディングパッド
ＢＰ２ ボンディングパッド
ＣＨＰ 半導体チップ
ＣＨＰＭ チップ搭載部
ＣＰＵ＿ＡＤ＿ＢＵＳ ＣＰＵアドレスバス
ＣＰＵ＿ＤＡ＿ＢＵＳ ＣＰＵデータバス
ＤＥＣ デコーダ回路
ＤＥＣ０ デコーダ回路
ＤＥＣ１ デコーダ回路
ＤＥＣ２ デコーダ回路
ＤＥＣ３ デコーダ回路
ＤＥＣＸ デコーダ回路
ＤＬ データ線
ＦＭＪ フラッシュモジュール
ＦＭ１ 第１フラッシュメモリ
ＦＭ２ 第２フラッシュメモリ
Ｌａｔｃｈ ラッチ回路
ＬＤ リード端子
ＬＤ１ リード端子
ＬＤ２ リード端子
ＭＣＵ マイコン
ＭＯＤＥ＿ＳＥＬ モードセル端子
ＭＳＡＬ メモリセルアレイ
ＭＳＡＬ０ メモリセルアレイ
ＭＳＡＬ１ メモリセルアレイ
ＭＳＡＬ２ メモリセルアレイ
ＭＳＡＬ３ メモリセルアレイ
ＭＬ 封止体
ＮＰＧ プログラムデータ未使用領域
ＯＵＴＤＲ 出力ドライバ
ＰＧ プログラムデータ使用領域
ＰＫＧ 半導体装置
ｐＭＯＳ トランジスタ
ＰＷ 電源
ＰＷＷＥ フラッシュメモリ書き込み・消去用電源
Ｒｅｓｅｔ リセット端子
ＳＡ センスアンプ
ＳＡＣＬ 制御回路
Ｓｅｌｅｃｔｏｒ セレクタ
ＳＵＳＬＤ 吊りリード
ＳＷ０ 電源制御スイッチ
ＳＷ１ 電源制御スイッチ
ＳＷ２ 電源制御スイッチ
ＳＷ３ 電源制御スイッチ
ＳＷＸ 電源制御スイッチ
ＷＥＣＬ 制御回路
ＷＬ ワード線
ＷＲ ワイヤ
ＷＲ１ ワイヤ
ＷＲ２ ワイヤ

Claims (15)

  1. 第１メモリブロックと第２メモリブロックとを備えた第１不揮発性メモリと、
    前記第１不揮発性メモリを制御するＣＰＵと、
    前記第１メモリブロックに電気的に接続され、前記第１メモリブロックへの第１電源電圧の供給を制御する第１スイッチと、
    前記第２メモリブロックに電気的に接続され、前記第２メモリブロックへの前記第１電源電圧の供給を制御する第２スイッチと、
    前記第１スイッチおよび前記第２スイッチのそれぞれに電気的に接続され、前記第１スイッチおよび前記第２スイッチを制御するフラグ情報が格納された第２不揮発性メモリと、を備えた半導体チップを有し、
    前記第１スイッチおよび前記第２スイッチのそれぞれの制御は、前記第１メモリブロックおよび前記第２メモリブロックに前記ＣＰＵで実行するプログラムデータが書き込まれているか否かを示す前記フラグ情報に基づいて実行される、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１メモリブロックに前記プログラムデータが書き込まれ、かつ前記第２メモリブロックがブランクの時、前記第１メモリブロックへ前記第１電源電圧が供給され、かつ前記第２メモリブロックへ前記第１電源電圧が供給されないように定義された前記フラグ情報により、前記第１スイッチおよび前記第２スイッチが制御される、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記フラグ情報は、前記第１メモリブロックに前記プログラムデータが書き込まれていることにより、前記第１スイッチをＯＮにすることが定義された第１フラグ情報と、前記第２メモリブロックがブランクであることにより、前記第２スイッチをＯＦＦにすることが定義された第２フラグ情報を含む、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１メモリブロックは、前記ＣＰＵからの信号が入力される第１デコーダ回路と、前記第１デコーダ回路の出力部と電気的に接続され、前記プログラムデータを書き込む第１メモリセルアレイと、前記第１メモリセルアレイと第１トランジスタを介して入力部が電気的に接続された第１センスアンプと、前記第１トランジスタのゲートを制御する第１制御回路と、前記第１センスアンプの出力部と電気的に接続され、前記第１メモリセルアレイから出力された前記プログラムデータを前記ＣＰＵに送る第１出力回路と、を備え、
    前記第２メモリブロックは、前記ＣＰＵからの信号が入力される第２デコーダ回路と、前記第２デコーダ回路の出力部と電気的に接続され、前記プログラムデータを書き込む第２メモリセルアレイと、前記第２メモリセルアレイと第２トランジスタを介して入力部が電気的に接続された第２センスアンプと、前記第２トランジスタのゲートを制御する第２制御回路と、前記第２センスアンプの出力部と電気的に接続され、前記第２メモリセルアレイから出力された前記プログラムデータを前記ＣＰＵに送る第２出力回路と、を備える、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１メモリセルアレイのデータ線は、前記第１トランジスタを介して、前記第１センスアンプの前記入力部と電気的に接続され、前記第１メモリセルアレイのワード線は、前記第１デコーダ回路の前記出力部と電気的に接続され、前記第２メモリセルアレイのデータ線は、前記第２トランジスタを介して、前記第２センスアンプの前記入力部と電気的に接続され、前記第２メモリセルアレイのワード線は、前記第２デコーダ回路の前記出力部と電気的に接続される、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１スイッチおよび前記第２スイッチは、外部に設けられた電源から前記第１電源電圧が供給される外部端子と電気的に接続され、前記半導体チップは封止体により封止されている、半導体装置。
  7. 請求項３に記載の半導体装置において、
    前記第１メモリブロックは、前記ＣＰＵからの信号が入力される第１デコーダ回路と、前記第１デコーダ回路の出力部と電気的に接続され、前記プログラムデータを書き込む第１メモリセルアレイと、を備え、
    前記第２メモリブロックは、前記ＣＰＵからの信号が入力される第２デコーダ回路と、前記第２デコーダ回路の出力部と電気的に接続され、前記プログラムデータを書き込む第２メモリセルアレイと、を備え、
    前記第２メモリセルアレイとトランジスタを介して入力部が電気的に接続されたセンスアンプと、前記トランジスタのゲートを制御する制御回路と、前記センスアンプの出力部と電気的に接続され、前記第１メモリセルアレイもしくは前記第２メモリセルアレイから出力された前記プログラムデータを前記ＣＰＵに送る出力回路と、をさらに備え、
    前記第１スイッチは、前記第１デコーダ回路と電気的に接続され、前記第１メモリセルアレイとは電気的に接続されておらず、前記第２スイッチは、前記第２デコーダ回路と電気的に接続され、前記第２メモリセルアレイとは電気的に接続されていない、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１メモリセルアレイのワード線は、前記第１デコーダ回路の前記出力部と電気的に接続され、前記第２メモリセルアレイのワード線は、前記第２デコーダ回路の前記出力部と電気的に接続され、前記第１メモリセルアレイのデータ線と前記第２メモリセルアレイのデータ線のそれぞれは、前記トランジスタを介して、前記センスアンプの前記入力部と電気的に接続される、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１スイッチおよび前記第２スイッチは、外部に設けられた電源から前記第１電源電圧が供給される外部端子と電気的に接続され、前記半導体チップは封止体により封止されている、半導体装置。
  10. Ａ面に第１メモリブロックと第２メモリブロックと、Ｂ面に第３メモリブロックと第４メモリブロックと、を備えた第１不揮発性メモリと、
    前記第１不揮発性メモリを制御するＣＰＵと、
    前記第１メモリブロックに電気的に接続され、前記第１メモリブロックへの第１電源電圧の供給を制御する第１スイッチと、
    前記第２メモリブロックに電気的に接続され、前記第２メモリブロックへの前記第１電源電圧の供給を制御する第２スイッチと、
    前記第３メモリブロックに電気的に接続され、前記第３メモリブロックへの前記第１電源電圧の供給を制御する第３スイッチと、
    前記第４メモリブロックに電気的に接続され、前記第４メモリブロックへの前記第１電源電圧の供給を制御する第４スイッチと、
    前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、および前記第４スイッチのそれぞれに電気的に接続され、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、および前記第４スイッチを制御するフラグ情報が格納された第２不揮発性メモリと、
    前記Ａ面と前記Ｂ面とを判別し、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、および前記第４スイッチのそれぞれに電気的に接続された複数の判別回路と、を備えた半導体チップを有し、
    前記判別回路は、前記Ａ面および前記Ｂ面に前記ＣＰＵで実行するプログラムデータが書き込まれているか否かを前記フラグ情報に基づいて判別し、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、および前記第４スイッチの制御は、前記判別回路の判別結果に基づいて実行される、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    Ａ面に前記プログラムデータが書き込まれ、かつＢ面がブランクの時、前記第１メモリブロックと前記第２メモリブロックへ前記第１電源電圧が供給され、かつ前記第３メモリブロックと前記第４メモリブロックへ前記第１電源電圧が供給されないように、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、および前記第４スイッチは制御される、半導体装置。
  12. （ａ）ＣＰＵがＲＯＭに格納されているブートプログラムを読み込む工程と、
    （ｂ）前記（ａ）工程の後、前記ＣＰＵが第２不揮発性メモリから、第１不揮発性メモリの第１メモリブロックに電気的に接続された第１スイッチと、前記第１不揮発性メモリの第２メモリブロックに電気的に接続された第２スイッチと、を制御するフラグ情報を読み込む工程と、
    （ｃ）前記（ｂ）工程の後、前記ＣＰＵは、前記フラグ情報に基づき、前記第１スイッチおよび前記第２スイッチを制御することにより、前記第１メモリブロックへの第１電源電圧の供給と、前記第２メモリブロックへの前記第１電源電圧の供給と、を制御する工程と、を有し、
    前記フラグ情報は、前記第１メモリブロックおよび前記第２メモリブロックに前記ＣＰＵで実行するプログラムデータが書き込まれているか否かを示す情報である、半導体装置の電源制御方法。
  13. 請求項１２に記載の半導体装置の電源制御方法において、
    前記第１メモリブロックに前記プログラムデータが書き込まれていることにより、前記第１スイッチをＯＮにすることが定義された第１フラグ情報と、前記第２メモリブロックがブランクであることにより、前記第２スイッチをＯＦＦにすることが定義された第２フラグ情報を含む、半導体装置の電源制御方法。
  14. 請求項１３に記載の半導体装置の電源制御方法において、
    前記半導体装置は、前記ＣＰＵ、前記ＲＯＭ、前記第１不揮発性メモリ、および前記第２不揮発性メモリを備えた半導体チップを有する、半導体装置の電源制御方法。
  15. 請求項１２に記載の半導体装置の電源制御方法において、
    前記（ｃ）工程の後、前記ＣＰＵは、前記第１不揮発性メモリに格納された前記プログラムデータにジャンプし、動作を開始する、半導体装置の電源制御方法。
JP2018242324A 2018-12-26 2018-12-26 半導体装置およびその電源制御方法 Active JP7112060B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018242324A JP7112060B2 (ja) 2018-12-26 2018-12-26 半導体装置およびその電源制御方法
US16/702,167 US11107539B2 (en) 2018-12-26 2019-12-03 Semiconductor device and its power supply control method
CN201911324135.2A CN111383671A (zh) 2018-12-26 2019-12-20 半导体器件及其电源控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018242324A JP7112060B2 (ja) 2018-12-26 2018-12-26 半導体装置およびその電源制御方法

Publications (2)

Publication Number Publication Date
JP2020107372A JP2020107372A (ja) 2020-07-09
JP7112060B2 true JP7112060B2 (ja) 2022-08-03

Family

ID=71124040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018242324A Active JP7112060B2 (ja) 2018-12-26 2018-12-26 半導体装置およびその電源制御方法

Country Status (3)

Country Link
US (1) US11107539B2 (ja)
JP (1) JP7112060B2 (ja)
CN (1) CN111383671A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013196740A (ja) 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置およびその駆動方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03266091A (ja) * 1990-03-16 1991-11-27 Canon Inc Ｉｃカードシステム
JP4046877B2 (ja) 1998-12-14 2008-02-13 株式会社ルネサステクノロジ 一括消去型不揮発性メモリおよび携帯電話
KR100632952B1 (ko) * 2004-09-30 2006-10-11 삼성전자주식회사 정전으로 인한 프로그램 페일의 유무를 판별할 수 있는방법 및 장치
JP4794530B2 (ja) 2007-10-26 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置および携帯電話
JP2009258925A (ja) 2008-04-15 2009-11-05 Toshiba Corp 計算機システムおよび計算機システムのメモリ管理方法
KR101543763B1 (ko) * 2009-03-17 2015-08-12 삼성전자주식회사 집적 회로 카드
JP2012208564A (ja) * 2011-03-29 2012-10-25 Sanyo Electric Co Ltd プログラム処理装置
JP6613908B2 (ja) * 2016-01-14 2019-12-04 株式会社オートネットワーク技術研究所 給電制御装置
KR102475446B1 (ko) * 2016-09-20 2022-12-08 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
WO2018130929A1 (ja) * 2017-01-10 2018-07-19 株式会社半導体エネルギー研究所 半導体装置及びその動作方法、電子部品、並びに電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013196740A (ja) 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置およびその駆動方法

Also Published As

Publication number Publication date
US11107539B2 (en) 2021-08-31
US20200211658A1 (en) 2020-07-02
CN111383671A (zh) 2020-07-07
JP2020107372A (ja) 2020-07-09

Similar Documents

Publication Publication Date Title
US10861509B2 (en) Asynchronous/synchronous interface
JP2002251884A (ja) 半導体記憶装置及びそのシステム装置
JP2007227537A (ja) 不揮発性記憶装置
KR100442091B1 (ko) 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩
JP2007294039A (ja) 不揮発性半導体記憶装置
US20160141033A1 (en) Memory system and assembling method of memory system
US8046599B2 (en) Semiconductor integrated circuit device including semiconductor integrated circuit board supplied with no high voltage
TW201415464A (zh) 半導體記憶裝置及其製造方法
US7710138B2 (en) Semiconductor chip and semiconductor device including the same
US7576420B2 (en) Semiconductor integrated circuit device having reduced terminals and I/O area
KR102137889B1 (ko) 반도체 기억장치 및 그 리셋 방법
US6377486B1 (en) Block architecture option circuit for nonvolatile semiconductor memory devices
JP7112060B2 (ja) 半導体装置およびその電源制御方法
CN100468574C (zh) 非易失性半导体存储器件
CN112099856A (zh) 嵌入式系统及系统的启动方法
KR20040072054A (ko) 불휘발성 기억 장치
JP4229712B2 (ja) 不揮発性半導体記憶装置
US6385073B1 (en) Integrated circuit device with expandable nonvolatile memory
CN107017024A (zh) 半导体装置和半导体集成电路
JP2009134828A (ja) 半導体装置
JP2005190312A (ja) マルチチップパッケージ型メモリシステムおよびコンピュータシステム
CN115639946A (zh) 一种非易失性存储器
CN116737058A (zh) 存储器系统
JP2002352202A (ja) メモリカード
JPH11328980A (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210609

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220614

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220713

R150 Certificate of patent or registration of utility model

Ref document number: 7112060

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150